JP2748050B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、配線コンタクト部に
近接した導電層を有する半導体装置において、導電層と
配線コンタクト部との間の絶縁性を向上し得る構造およ
びその製造方法に関するものである。
近接した導電層を有する半導体装置において、導電層と
配線コンタクト部との間の絶縁性を向上し得る構造およ
びその製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置として、記憶情報のラ
ンダムな入出力が可能なＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構造につ
いて説明している。図１５は一般的なＤＲＡＭの構成を
示すブロック図である。図１５を参照して、ＤＲＡＭ５
０は、データ信号をストアするためのメモリセルアレイ
５１と、メモリセルを選択するためのアドレス信号（Ａ
0 〜Ａ9 ）を外部から受取るローアンドカラムアドレス
バッファ５２と、そのアドレス信号をデコードすること
によりメモリセルを指定するためのローデコーダ５３お
よびカラムデコーダ５４と、指定されたメモリセルにス
トアされた信号を増幅して読出すセンスリフレッシュア
ンプ５５と、データ入出力のためのデータインバッファ
５６およびデータアウトバッファ５７と、クロック信号
を発生するクロックジェネレータ５８とを含む。クロッ
クジェネレータ５８は、外部からローアドレスストロー
ブ信号ＲＡＳバーと、カラムアドレスストローブ信号Ｃ
ＡＳバーとを受けるように接続される。
ンダムな入出力が可能なＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構造につ
いて説明している。図１５は一般的なＤＲＡＭの構成を
示すブロック図である。図１５を参照して、ＤＲＡＭ５
０は、データ信号をストアするためのメモリセルアレイ
５１と、メモリセルを選択するためのアドレス信号（Ａ
0 〜Ａ9 ）を外部から受取るローアンドカラムアドレス
バッファ５２と、そのアドレス信号をデコードすること
によりメモリセルを指定するためのローデコーダ５３お
よびカラムデコーダ５４と、指定されたメモリセルにス
トアされた信号を増幅して読出すセンスリフレッシュア
ンプ５５と、データ入出力のためのデータインバッファ
５６およびデータアウトバッファ５７と、クロック信号
を発生するクロックジェネレータ５８とを含む。クロッ
クジェネレータ５８は、外部からローアドレスストロー
ブ信号ＲＡＳバーと、カラムアドレスストローブ信号Ｃ
ＡＳバーとを受けるように接続される。
【０００３】動作において、アドレス信号により指定さ
れたメモリセルにストアされたデータ信号がセンスリフ
レッシュアンプ２４により読出され、そしてプリアンプ
を介してデータアウトバッファ５７に与えられる。デー
タアウトバッファ５７は信号およびクロックジェネレー
タ５８からのクロック信号に応答してそのデータ信号を
出力する。
れたメモリセルにストアされたデータ信号がセンスリフ
レッシュアンプ２４により読出され、そしてプリアンプ
を介してデータアウトバッファ５７に与えられる。デー
タアウトバッファ５７は信号およびクロックジェネレー
タ５８からのクロック信号に応答してそのデータ信号を
出力する。
【０００４】図１６はメモリセルアレイを構成する１つ
のメモリセルの等価回路図である。メモリセル３は１つ
のＭＯＳトランジスタ５と１つのキャパシタ６とから構
成される。ＭＯＳトランジスタ５の一方のソース・ドレ
イン領域がビット２０に接続され、ゲート電極はワード
線８ａに接続されている。
のメモリセルの等価回路図である。メモリセル３は１つ
のＭＯＳトランジスタ５と１つのキャパシタ６とから構
成される。ＭＯＳトランジスタ５の一方のソース・ドレ
イン領域がビット２０に接続され、ゲート電極はワード
線８ａに接続されている。
【０００５】図１７はメモリセルの平面構造図であり、
図１８は図１７中の切断線Ａ−Ａに沿った方向からの断
面構造図である。両図を参照して、シリコン基板１の主
表面には１つのＭＯＳトランジスタ５と１つのスタック
トタイプキャパシタ６とが形成されている。
図１８は図１７中の切断線Ａ−Ａに沿った方向からの断
面構造図である。両図を参照して、シリコン基板１の主
表面には１つのＭＯＳトランジスタ５と１つのスタック
トタイプキャパシタ６とが形成されている。
【０００６】ＭＯＳトランジスタ５は１対のソース・ド
レイン領域９、９と、シリコン基板１表面上に薄いゲー
ト絶縁膜７を介して形成されたゲート電極８ａとを有し
ている。ゲート電極８ａはワード線の一部を構成する。
レイン領域９、９と、シリコン基板１表面上に薄いゲー
ト絶縁膜７を介して形成されたゲート電極８ａとを有し
ている。ゲート電極８ａはワード線の一部を構成する。
【０００７】スタックトタイプキャパシタ６は下部電極
１２、誘電体層１３および上部電極１４の積層構造から
なる。下部電極１２の一部はソース・ドレイン領域９の
表面上に接続されている。キャパシタ６の一方側の端部
はゲート電極８ａの上部に絶縁層１０を介在して延在し
ている。キャパシタ６の上部電極（セルプレート）１４
はメモリセルアレイ領域の全面を覆うように形成されて
おり、ビット線２０とソース・ドレイン領域９とのビッ
ト線コンタクト部近傍に開口部が形成されている。図１
８において、ゲート電極８ａの上部に位置する上部電極
１４の端部はこの開口部の端面を示している。キャパシ
タ６の上部電極１４の表面上には第１層間絶縁層１６が
形成されている。ゲート電極８ａの上部における第１層
間絶縁層１６の端面はキャパシタの上部電極１４の端面
と整列して形成されている。さらに、キャパシタの上部
電極１４の端面および第１層間絶縁層１６の端面には側
壁絶縁層１５が形成されている。
１２、誘電体層１３および上部電極１４の積層構造から
なる。下部電極１２の一部はソース・ドレイン領域９の
表面上に接続されている。キャパシタ６の一方側の端部
はゲート電極８ａの上部に絶縁層１０を介在して延在し
ている。キャパシタ６の上部電極（セルプレート）１４
はメモリセルアレイ領域の全面を覆うように形成されて
おり、ビット線２０とソース・ドレイン領域９とのビッ
ト線コンタクト部近傍に開口部が形成されている。図１
８において、ゲート電極８ａの上部に位置する上部電極
１４の端部はこの開口部の端面を示している。キャパシ
タ６の上部電極１４の表面上には第１層間絶縁層１６が
形成されている。ゲート電極８ａの上部における第１層
間絶縁層１６の端面はキャパシタの上部電極１４の端面
と整列して形成されている。さらに、キャパシタの上部
電極１４の端面および第１層間絶縁層１６の端面には側
壁絶縁層１５が形成されている。
【０００８】ビット線とコンタクトされる側のソース・
ドレイン領域９の表面上には導電性のパッド層１８が形
成されている。パッド層１８はソース・ドレイン領域９
を中心に周囲の絶縁層１０、側壁絶縁層１５および第１
層間絶縁層１６の表面上に延在している。第１層間絶縁
層１６およびパッド層１８の表面上の全面には第２層間
絶縁層１７が厚く形成されている。第２層間絶縁層１７
のパッド層１８の上部に位置する領域にはコンタクトホ
ール１９が形成されている。ビット線２０は層間絶縁層
１７の表面上に配置され、コンタクトホール１９を介し
てパッド層１８およびソース・ドレイン領域９に接続さ
れている。
ドレイン領域９の表面上には導電性のパッド層１８が形
成されている。パッド層１８はソース・ドレイン領域９
を中心に周囲の絶縁層１０、側壁絶縁層１５および第１
層間絶縁層１６の表面上に延在している。第１層間絶縁
層１６およびパッド層１８の表面上の全面には第２層間
絶縁層１７が厚く形成されている。第２層間絶縁層１７
のパッド層１８の上部に位置する領域にはコンタクトホ
ール１９が形成されている。ビット線２０は層間絶縁層
１７の表面上に配置され、コンタクトホール１９を介し
てパッド層１８およびソース・ドレイン領域９に接続さ
れている。
【０００９】次に、図１８に示すメモリセルの製造工程
について説明する。図１９ないし図２４はメモリセルの
製造工程断面図である。
について説明する。図１９ないし図２４はメモリセルの
製造工程断面図である。
【００１０】図１９を参照して、シリコン基板１の素子
分離領域にＬＯＣＯＳ法を用いてフィールド酸化膜２を
形成する。次に、熱酸化法を用いてゲート絶縁膜７を形
成し、さらにその表面上に多結晶シリコン層を形成す
る。その後、多結晶シリコン層をパターニングしてゲー
ト電極８ａを形成する。そして、ゲート電極８ａをマス
クとしてシリコン基板１の表面に基板と異なる導電型の
不純物をイオン注入してソース・ドレイン領域９、９を
形成する。その後、ゲート電極８ａの周囲を絶縁層１０
で被覆する。
分離領域にＬＯＣＯＳ法を用いてフィールド酸化膜２を
形成する。次に、熱酸化法を用いてゲート絶縁膜７を形
成し、さらにその表面上に多結晶シリコン層を形成す
る。その後、多結晶シリコン層をパターニングしてゲー
ト電極８ａを形成する。そして、ゲート電極８ａをマス
クとしてシリコン基板１の表面に基板と異なる導電型の
不純物をイオン注入してソース・ドレイン領域９、９を
形成する。その後、ゲート電極８ａの周囲を絶縁層１０
で被覆する。
【００１１】次に、図２０を参照して、全面を酸化膜３
０で被覆した後、所定の領域をエッチングにより除去す
る。この酸化膜３０はキャパシタ形成時において、キャ
パシタ以外の領域を保護するために設けられる。
０で被覆した後、所定の領域をエッチングにより除去す
る。この酸化膜３０はキャパシタ形成時において、キャ
パシタ以外の領域を保護するために設けられる。
【００１２】さらに、図２１を参照して、全面に多結晶
シリコン層を堆積した後、これをパターニングしてキャ
パシタの下部電極１２を形成する。さらに、下部電極１
２の表面に誘電体層１３を形成する。
シリコン層を堆積した後、これをパターニングしてキャ
パシタの下部電極１２を形成する。さらに、下部電極１
２の表面に誘電体層１３を形成する。
【００１３】さらに、図２２を参照して、誘電体層１３
の全面を覆うように上部電極層１４を堆積する。さら
に、上部電極層１４の表面上に第１層間絶縁層１６を堆
積する。そして、第１層間絶縁層１６および上部電極層
１４をパターニングする。このパターニングにより第１
層間絶縁層１６および上部電極層１４中に一方のソース
・ドレイン領域９の上方に位置する開口部が形成され
る。そして、この開口部に望む第１層間絶縁層１６と上
部電極層１４との端面は整列して形成されている。
の全面を覆うように上部電極層１４を堆積する。さら
に、上部電極層１４の表面上に第１層間絶縁層１６を堆
積する。そして、第１層間絶縁層１６および上部電極層
１４をパターニングする。このパターニングにより第１
層間絶縁層１６および上部電極層１４中に一方のソース
・ドレイン領域９の上方に位置する開口部が形成され
る。そして、この開口部に望む第１層間絶縁層１６と上
部電極層１４との端面は整列して形成されている。
【００１４】さらに、図２３を参照して、全面に絶縁膜
を堆積し、異方性エッチングを用いてこの絶縁膜を選択
的に除去する。このエッチング工程により第１層間絶縁
層１６および上部電極層１４の整列した端面に第２側壁
絶縁層１５が形成される。そして、上部電極１４の表面
が第１層間絶縁層１６および第２側壁絶縁層１５によっ
て被覆される。
を堆積し、異方性エッチングを用いてこの絶縁膜を選択
的に除去する。このエッチング工程により第１層間絶縁
層１６および上部電極層１４の整列した端面に第２側壁
絶縁層１５が形成される。そして、上部電極１４の表面
が第１層間絶縁層１６および第２側壁絶縁層１５によっ
て被覆される。
【００１５】その後、図２４を参照して、導電性を有す
るパッド層１８がソース・ドレイン領域９に接続して形
成される。パッド層１８はソース・ドレイン領域９を中
心としてその周囲に、たとえば第２層間絶縁層１５およ
び第１層間絶縁層１６の上部に乗上げて形成される。
るパッド層１８がソース・ドレイン領域９に接続して形
成される。パッド層１８はソース・ドレイン領域９を中
心としてその周囲に、たとえば第２層間絶縁層１５およ
び第１層間絶縁層１６の上部に乗上げて形成される。
【００１６】その後、第２層間絶縁膜１７が形成され、
さらにその内部にパッド層１８に達するコンタクトホー
ル１９が形成される。その後、第２層間絶縁層１７の表
面上およびコンタクトホール１９の内部にビット線２０
が形成される。以上の工程により図１８に示すメモリセ
ルが完成する。
さらにその内部にパッド層１８に達するコンタクトホー
ル１９が形成される。その後、第２層間絶縁層１７の表
面上およびコンタクトホール１９の内部にビット線２０
が形成される。以上の工程により図１８に示すメモリセ
ルが完成する。
【００１７】
【発明が解決しようとする課題】図１８に示す従来のメ
モリセル構造においては、キャパシタ６の上部電極１４
とビット線２０に接続されるパッド層１８との間の絶縁
性が問題となっていた。すなわち、キャパシタ６の上部
電極１４とパッド層１８とは主に第２層間絶縁層１５に
よって絶縁分離されている。ここで再び図２３を参照し
て、この第２側壁絶縁層１５は基板上の全面に堆積した
絶縁層を異方性エッチングを用いてエッチングすること
により上部電極１４および第１層間絶縁層１６の側壁に
のみ形成される。この異方性エッチングの工程では、た
とえばはソース・ドレイン領域９の表面を完全に露出す
るために、堆積された絶縁層の膜厚を除去するに必要な
エッチング量よりもさらに過度のエッチング処理を行な
う。したがって、第２側壁絶縁層１５の膜厚が堆積時よ
りもオーバーエッチされて薄膜化する傾向がある。この
ために、上部電極１４とパッド層１８との間の距離が近
接し、両者の間の絶縁耐圧が低下するという問題が生じ
た。
モリセル構造においては、キャパシタ６の上部電極１４
とビット線２０に接続されるパッド層１８との間の絶縁
性が問題となっていた。すなわち、キャパシタ６の上部
電極１４とパッド層１８とは主に第２層間絶縁層１５に
よって絶縁分離されている。ここで再び図２３を参照し
て、この第２側壁絶縁層１５は基板上の全面に堆積した
絶縁層を異方性エッチングを用いてエッチングすること
により上部電極１４および第１層間絶縁層１６の側壁に
のみ形成される。この異方性エッチングの工程では、た
とえばはソース・ドレイン領域９の表面を完全に露出す
るために、堆積された絶縁層の膜厚を除去するに必要な
エッチング量よりもさらに過度のエッチング処理を行な
う。したがって、第２側壁絶縁層１５の膜厚が堆積時よ
りもオーバーエッチされて薄膜化する傾向がある。この
ために、上部電極１４とパッド層１８との間の距離が近
接し、両者の間の絶縁耐圧が低下するという問題が生じ
た。
【００１８】したがって、この発明は上記のような問題
点を解消するためになされたもので、キャパシタと、前
記キャパシタに近接する導電層との間の絶縁耐圧を向上
し得る構造を有する半導体装置およびその製造方法を提
供することを目的とする。
点を解消するためになされたもので、キャパシタと、前
記キャパシタに近接する導電層との間の絶縁耐圧を向上
し得る構造を有する半導体装置およびその製造方法を提
供することを目的とする。
【００１９】
【課題を解決するための手段】この発明による半導体装
置は、主表面を有する第１導電型の半導体基板を有す
る。半導体基板の主表面に第２導電型の第１および第２
不純物領域が形成されている。さらに、第１および第２
不純物領域の間の半導体基板の主表面上にはゲート絶縁
層を介してゲート電極層が形成されている。ゲート電極
層の上部表面および両側部表面は第１絶縁層で覆われて
いる。第１不純物領域に接触して下部電極層が形成され
る。この下部電極層の一方端部は、ゲート電極層の上部
表面上に重なる位置まで延在するように第１絶縁層の表
面上に形成されている。下部電極層の上部表面および両
側部表面上には誘電体層が形成される。誘電体層の表面
上には、ゲート電極層の上部表面上に重なる位置で終端
を有する上部電極層が形成されている。上部電極層の上
部表面上には、第１層間絶縁層が形成される。この第１
層間絶縁層は、ゲート電極層の上部表面上に重なる位置
で終端を有し、かつこの終端位置が上部電極層の終端の
位置よりも第２不純物領域の方へ移動している。第１絶
縁層の上部において、上部電極層終端側面および第１層
間絶縁層の終端側面は側壁絶縁層によって覆われる。第
１層間絶縁層の表面上には、第２層間絶縁層が形成され
る。配線層は、第２層間絶縁層の中に形成されたコンタ
クトホールを通して第２不純物領域に接続される。
置は、主表面を有する第１導電型の半導体基板を有す
る。半導体基板の主表面に第２導電型の第１および第２
不純物領域が形成されている。さらに、第１および第２
不純物領域の間の半導体基板の主表面上にはゲート絶縁
層を介してゲート電極層が形成されている。ゲート電極
層の上部表面および両側部表面は第１絶縁層で覆われて
いる。第１不純物領域に接触して下部電極層が形成され
る。この下部電極層の一方端部は、ゲート電極層の上部
表面上に重なる位置まで延在するように第１絶縁層の表
面上に形成されている。下部電極層の上部表面および両
側部表面上には誘電体層が形成される。誘電体層の表面
上には、ゲート電極層の上部表面上に重なる位置で終端
を有する上部電極層が形成されている。上部電極層の上
部表面上には、第１層間絶縁層が形成される。この第１
層間絶縁層は、ゲート電極層の上部表面上に重なる位置
で終端を有し、かつこの終端位置が上部電極層の終端の
位置よりも第２不純物領域の方へ移動している。第１絶
縁層の上部において、上部電極層終端側面および第１層
間絶縁層の終端側面は側壁絶縁層によって覆われる。第
１層間絶縁層の表面上には、第２層間絶縁層が形成され
る。配線層は、第２層間絶縁層の中に形成されたコンタ
クトホールを通して第２不純物領域に接続される。
【００２０】また、他の発明による半導体装置は、上記
の構造において、さらにゲート電極の上部に位置する上
部電極層の終端側面が、半導体基板の主表面に対して傾
いて形成されていることを特徴としている。
の構造において、さらにゲート電極の上部に位置する上
部電極層の終端側面が、半導体基板の主表面に対して傾
いて形成されていることを特徴としている。
【００２１】さらに、他の発明における半導体装置の製
造方法は、不純物領域を有する半導体基板と、不純物領
域に接続される配線コンタクト部と、配線コンタクト部
に近接した終端部を有する導電層と、導電層の上部表面
および側部表面を覆う上部絶縁層および側壁絶縁層を有
する半導体装置の製造方法であって、以下の工程を備え
ている。
造方法は、不純物領域を有する半導体基板と、不純物領
域に接続される配線コンタクト部と、配線コンタクト部
に近接した終端部を有する導電層と、導電層の上部表面
および側部表面を覆う上部絶縁層および側壁絶縁層を有
する半導体装置の製造方法であって、以下の工程を備え
ている。
【００２２】まず、半導体基板の主表面中に不純物領域
を形成するとともに、主表面上に第１絶縁層を形成す
る。次に、第１絶縁層の表面上に導電層および第２絶縁
層を順次積層する。さらに、第２絶縁層および導電層を
所定の形状にパターニングし、第２絶縁層と導電層とが
整列した端面を形成する。さらに、第２絶縁層が形成さ
れた状態で導電層を部分的にエッチングして導電層の端
面を第２絶縁層の端面から後退させる。そして、第２絶
縁層および後退した導電層の端面に側壁絶縁層を形成す
る。さらに、第１絶縁層、第２絶縁層および側壁絶縁層
上に第３絶縁層を形成する。次に、第３絶縁層中に不純
物領域を露出させるコンタクトホールを形成する。そし
て、コンタクトホールを通して不純物領域に電気的に接
続される配線層を第３絶縁層上に形成する。
を形成するとともに、主表面上に第１絶縁層を形成す
る。次に、第１絶縁層の表面上に導電層および第２絶縁
層を順次積層する。さらに、第２絶縁層および導電層を
所定の形状にパターニングし、第２絶縁層と導電層とが
整列した端面を形成する。さらに、第２絶縁層が形成さ
れた状態で導電層を部分的にエッチングして導電層の端
面を第２絶縁層の端面から後退させる。そして、第２絶
縁層および後退した導電層の端面に側壁絶縁層を形成す
る。さらに、第１絶縁層、第２絶縁層および側壁絶縁層
上に第３絶縁層を形成する。次に、第３絶縁層中に不純
物領域を露出させるコンタクトホールを形成する。そし
て、コンタクトホールを通して不純物領域に電気的に接
続される配線層を第３絶縁層上に形成する。
【００２３】
【作用】この発明における半導体装置は、上部電極層と
第１層間絶縁層との端面を整列して形成した後、上部電
極層のみをエッチングにより後退させ、さらに第１層間
絶縁層の端面と後退した上部電極層の端面とに側壁絶縁
層を形成している。したがって、上部電極層の側壁にお
いて側壁絶縁層の膜厚が従来の構造に比べて厚く形成さ
れている。したがって、この側壁絶縁層を介して隣接す
る上部電極層と導電層との間の絶縁層の厚みが増大し絶
縁耐圧が向上する。
第１層間絶縁層との端面を整列して形成した後、上部電
極層のみをエッチングにより後退させ、さらに第１層間
絶縁層の端面と後退した上部電極層の端面とに側壁絶縁
層を形成している。したがって、上部電極層の側壁にお
いて側壁絶縁層の膜厚が従来の構造に比べて厚く形成さ
れている。したがって、この側壁絶縁層を介して隣接す
る上部電極層と導電層との間の絶縁層の厚みが増大し絶
縁耐圧が向上する。
【００２４】
【実施例】以下、この発明の実施例について図を用いて
詳細に説明する。
詳細に説明する。
【００２５】図１はこの発明の第１の実施例によるＤＲ
ＡＭのメモリセルの断面構造図である。図１を参照し
て、図中には１つのビット線コンタクトを共有する２ビ
ット分のメモリセルが示されている。メモリセル３は１
つのトランスファゲートトランジスタ５と１つのスタッ
クトキャパシタ６とから構成される。
ＡＭのメモリセルの断面構造図である。図１を参照し
て、図中には１つのビット線コンタクトを共有する２ビ
ット分のメモリセルが示されている。メモリセル３は１
つのトランスファゲートトランジスタ５と１つのスタッ
クトキャパシタ６とから構成される。
【００２６】トランスファゲートトランジスタ５は１対
のソース・ドレイン領域９、９と、ゲート絶縁層７を介
在してシリコン基板１表面上に形成されたゲート電極８
ａとを有する。ゲート電極８ａはワード線の一部を構成
する。図中フィールド酸化膜２の上部にはワード線８ｂ
が図示されている。ゲート電極８ａおよびワード線８ｂ
の上部表面は上部絶縁層１０ａに覆われており、その側
部表面は第１側壁絶縁層１０ｂに覆われている。
のソース・ドレイン領域９、９と、ゲート絶縁層７を介
在してシリコン基板１表面上に形成されたゲート電極８
ａとを有する。ゲート電極８ａはワード線の一部を構成
する。図中フィールド酸化膜２の上部にはワード線８ｂ
が図示されている。ゲート電極８ａおよびワード線８ｂ
の上部表面は上部絶縁層１０ａに覆われており、その側
部表面は第１側壁絶縁層１０ｂに覆われている。
【００２７】スタックトキャパシタ６は下部電極１２、
誘電体層１３および上部電極１４の積層構造からなる。
下部電極１２は一方のソース・ドレイン領域９に接続さ
れ、その一方側の端部がゲート電極８ａの上部に上部絶
縁層１０ａを介在して延在している。また、その他端が
ワード線８ｂの上部に上部絶縁層１０ａを介在して延在
している。誘電体層１３は下部電極１２の表面を覆って
形成されている。誘電体層１３は酸化膜、窒化膜あるい
はこれらの複合膜さらにはタンタル酸化膜などを用いて
形成される。
誘電体層１３および上部電極１４の積層構造からなる。
下部電極１２は一方のソース・ドレイン領域９に接続さ
れ、その一方側の端部がゲート電極８ａの上部に上部絶
縁層１０ａを介在して延在している。また、その他端が
ワード線８ｂの上部に上部絶縁層１０ａを介在して延在
している。誘電体層１３は下部電極１２の表面を覆って
形成されている。誘電体層１３は酸化膜、窒化膜あるい
はこれらの複合膜さらにはタンタル酸化膜などを用いて
形成される。
【００２８】上部電極１４は誘電体層１３の表面を完全
に覆い、メモリセルアレイ領域全面に延在している。そ
して、ビット線２０がソース・ドレイン領域９と接続さ
れるビット線コンタクト部の周囲にのみ開口部を形成し
ている。すなわち、図中ゲート電極８ａの上部に形成さ
れる終端部１４ａに囲まれた領域が開口部を構成してい
る。上部電極層１４の表面上には第１層間絶縁層１６が
形成されている。ビット線コンタクト部に面する第１層
間絶縁層１６の終端面１６ａはキャパシタの上部電極１
４の終端面１４ａより突出して形成されている。言い換
えると、キャパシタ６の上部電極１４の終端面１４ａは
第１層間絶縁層の終端面１６ａより後退した位置に形成
されている。そして、第１層間絶縁層の終端面１６ａお
よび上部電極層１４の終端面１４ａの側面は第２側壁絶
縁層１５に被覆されている。
に覆い、メモリセルアレイ領域全面に延在している。そ
して、ビット線２０がソース・ドレイン領域９と接続さ
れるビット線コンタクト部の周囲にのみ開口部を形成し
ている。すなわち、図中ゲート電極８ａの上部に形成さ
れる終端部１４ａに囲まれた領域が開口部を構成してい
る。上部電極層１４の表面上には第１層間絶縁層１６が
形成されている。ビット線コンタクト部に面する第１層
間絶縁層１６の終端面１６ａはキャパシタの上部電極１
４の終端面１４ａより突出して形成されている。言い換
えると、キャパシタ６の上部電極１４の終端面１４ａは
第１層間絶縁層の終端面１６ａより後退した位置に形成
されている。そして、第１層間絶縁層の終端面１６ａお
よび上部電極層１４の終端面１４ａの側面は第２側壁絶
縁層１５に被覆されている。
【００２９】トランスファゲートトランジスタ５の他方
のソース・ドレイン領域９にはポリシリコンなどの導電
性を有するパッド層１８が形成されている。パッド層１
８はソース・ドレイン領域９を中心に第２側壁絶縁層１
５および第１層間絶縁層１６の上部に延在している。パ
ッド層１８はビット線２０とソース・ドレイン領域９と
の位置合わせの裕度を確保するために設けられている。
すなわち、ビット線２０はソース・ドレイン領域９の露
出表面に直接コンタクトする必要はなく、ソース・ドレ
イン領域９に自己整合的に形成されたパッド層１８の拡
大された表面領域でビット線２０とのコンタクトを形成
すればよい。これにより、ビット線２０のコンタクトホ
ール１９とソース・ドレイン領域９とのマスク合わせ誤
差を考慮する必要がなくなる。
のソース・ドレイン領域９にはポリシリコンなどの導電
性を有するパッド層１８が形成されている。パッド層１
８はソース・ドレイン領域９を中心に第２側壁絶縁層１
５および第１層間絶縁層１６の上部に延在している。パ
ッド層１８はビット線２０とソース・ドレイン領域９と
の位置合わせの裕度を確保するために設けられている。
すなわち、ビット線２０はソース・ドレイン領域９の露
出表面に直接コンタクトする必要はなく、ソース・ドレ
イン領域９に自己整合的に形成されたパッド層１８の拡
大された表面領域でビット線２０とのコンタクトを形成
すればよい。これにより、ビット線２０のコンタクトホ
ール１９とソース・ドレイン領域９とのマスク合わせ誤
差を考慮する必要がなくなる。
【００３０】ビット線２０は比較的平坦な表面に形成さ
れた第２層間絶縁層１７の表面上に配置される。
れた第２層間絶縁層１７の表面上に配置される。
【００３１】次に、本実施例のメモリセルの製造方法を
図を用いて説明する。図２ないし図１１は図１に示すメ
モリセルの製造工程断面図である。
図を用いて説明する。図２ないし図１１は図１に示すメ
モリセルの製造工程断面図である。
【００３２】まず、図２を参照して、シリコン基板１主
表面の所定領域に、たとえばＬＯＣＯＳ法を用いて厚い
フィールド酸化膜２を形成する。次にシリコン基板１表
面を熱酸化してフィールド酸化膜２で囲まれた領域の主
表面にゲート絶縁膜７を形成する。次に、ゲート絶縁膜
７の表面上にたとえば減圧ＣＶＤ法を用いて、たとえば
リンドープさせた多結晶シリコン層などの導電層８を形
成する。さらにその表面上に減圧ＣＶＤ法を用いて酸化
膜などの絶縁膜１０を堆積する。
表面の所定領域に、たとえばＬＯＣＯＳ法を用いて厚い
フィールド酸化膜２を形成する。次にシリコン基板１表
面を熱酸化してフィールド酸化膜２で囲まれた領域の主
表面にゲート絶縁膜７を形成する。次に、ゲート絶縁膜
７の表面上にたとえば減圧ＣＶＤ法を用いて、たとえば
リンドープさせた多結晶シリコン層などの導電層８を形
成する。さらにその表面上に減圧ＣＶＤ法を用いて酸化
膜などの絶縁膜１０を堆積する。
【００３３】次に、図３を参照して、フォトリソグラフ
ィ法およびドライエッチング法を用いて、絶縁層１０、
多結晶シリコン層８およびゲート絶縁層７を所定の形状
にパターニングする。これによりトランスファゲートト
ランジスタのワード線８ｂおよびゲート電極８ａが形成
される。次に、パターニングされたゲート電極８ａ、上
部絶縁層１０ａをマスクとしてシリコン基板１表面にリ
ンあるいは砒素などの不純物イオン２６をイオン注入す
る。これにより、ソース・ドレイン領域９、９が形成さ
れる。
ィ法およびドライエッチング法を用いて、絶縁層１０、
多結晶シリコン層８およびゲート絶縁層７を所定の形状
にパターニングする。これによりトランスファゲートト
ランジスタのワード線８ｂおよびゲート電極８ａが形成
される。次に、パターニングされたゲート電極８ａ、上
部絶縁層１０ａをマスクとしてシリコン基板１表面にリ
ンあるいは砒素などの不純物イオン２６をイオン注入す
る。これにより、ソース・ドレイン領域９、９が形成さ
れる。
【００３４】さらに、図４を参照して、全面に酸化膜な
どの絶縁層を減圧ＣＶＤ法などを用いて堆積する。そし
て、この絶縁層の表面上にレジストを塗布した後、一方
のソース・ドレイン領域９の上部に開口を有するレジス
トパターン２５を形成する。そして、レジストパターン
２５の開口部内に露出した絶縁層を異方性エッチングに
より選択的にエッチング除去する。これにより、ソース
・ドレイン領域９の表面が露出し、かつゲート電極８ａ
およびワード線８ｂの側壁に側壁絶縁層１０ｂが形成さ
れる。
どの絶縁層を減圧ＣＶＤ法などを用いて堆積する。そし
て、この絶縁層の表面上にレジストを塗布した後、一方
のソース・ドレイン領域９の上部に開口を有するレジス
トパターン２５を形成する。そして、レジストパターン
２５の開口部内に露出した絶縁層を異方性エッチングに
より選択的にエッチング除去する。これにより、ソース
・ドレイン領域９の表面が露出し、かつゲート電極８ａ
およびワード線８ｂの側壁に側壁絶縁層１０ｂが形成さ
れる。
【００３５】さらに、図５を参照して、露出したソース
・ドレイン領域９および絶縁層１０ａ、１０ｂ、１０ｃ
の表面上にたとえば減圧ＣＶＤ法を用いて多結晶シリコ
ン層などの導電層を堆積する。そして、この導電層をフ
ォトリソグラフィ法およびエッチング法を用いてパター
ニングし、キャパシタ６の下部電極１２を形成する。こ
の工程を通して、ビット線とコンタクトされる側のソー
ス・ドレイン領域９の表面上には絶縁層１０ｃが残余し
ている。したがって、下部電極１２のパターニングのた
めのエッチング時にシリコン基板１表面がドライエッチ
ングによって損傷を受けるのを防止する。
・ドレイン領域９および絶縁層１０ａ、１０ｂ、１０ｃ
の表面上にたとえば減圧ＣＶＤ法を用いて多結晶シリコ
ン層などの導電層を堆積する。そして、この導電層をフ
ォトリソグラフィ法およびエッチング法を用いてパター
ニングし、キャパシタ６の下部電極１２を形成する。こ
の工程を通して、ビット線とコンタクトされる側のソー
ス・ドレイン領域９の表面上には絶縁層１０ｃが残余し
ている。したがって、下部電極１２のパターニングのた
めのエッチング時にシリコン基板１表面がドライエッチ
ングによって損傷を受けるのを防止する。
【００３６】さらに、図６を参照して、たとえば減圧Ｃ
ＶＤ法により窒化膜を全面に堆積し、次いでシリコン基
板１を酸素雰囲気中で熱処理を施すことにより窒化膜の
一部を酸化する。これにより、窒化膜とその表面に形成
された酸化膜との複合膜からなる誘電体層１３を形成す
る。その後、誘電体層１３をパターニングする。さら
に、減圧ＣＶＤ法を用いて全面に導電性を有する多結晶
シリコン層１４を堆積する。引続いて減圧ＣＶＤ法を用
いて酸化膜などの絶縁膜１６を形成する。
ＶＤ法により窒化膜を全面に堆積し、次いでシリコン基
板１を酸素雰囲気中で熱処理を施すことにより窒化膜の
一部を酸化する。これにより、窒化膜とその表面に形成
された酸化膜との複合膜からなる誘電体層１３を形成す
る。その後、誘電体層１３をパターニングする。さら
に、減圧ＣＶＤ法を用いて全面に導電性を有する多結晶
シリコン層１４を堆積する。引続いて減圧ＣＶＤ法を用
いて酸化膜などの絶縁膜１６を形成する。
【００３７】その後、図７を参照して、絶縁膜１６の表
面上にレジスト２７を塗布する。そして、フォトリソグ
ラフィ法およびエッチング法を用いてビット線開口部の
ための開口部２８を形成する。そして、開口部２８が形
成されたレジストパターン２７をマスクとして、第１層
間絶縁層１６およびキャパシタの上部電極層１４をエッ
チング除去する。これにより開口部２８に面して整列し
た端面が形成される。このエッチング工程においてもソ
ース・ドレイン領域９の表面上には絶縁層１０ｃが残余
している。したがって、シリコン基板１表面がエッチン
グにより損傷を受けることを防止している。
面上にレジスト２７を塗布する。そして、フォトリソグ
ラフィ法およびエッチング法を用いてビット線開口部の
ための開口部２８を形成する。そして、開口部２８が形
成されたレジストパターン２７をマスクとして、第１層
間絶縁層１６およびキャパシタの上部電極層１４をエッ
チング除去する。これにより開口部２８に面して整列し
た端面が形成される。このエッチング工程においてもソ
ース・ドレイン領域９の表面上には絶縁層１０ｃが残余
している。したがって、シリコン基板１表面がエッチン
グにより損傷を受けることを防止している。
【００３８】さらに、図８を参照して、レジスト２７を
除去した後、等方性を有するエッチング方法を用いてキ
ャパシタの上部電極層１４の端面を選択的にエッチング
除去する。このエッチングには上部の第１層間絶縁層１
６とキャパシタの上部電極層１４とに関して選択性のあ
るエッチング方法が用いられる。このエッチングにより
上部電極層１４の端面が第１層間絶縁層１６の端面位置
に対して後退する。このエッチングによる後退量は、た
とえば２０００Å程度に形成される。
除去した後、等方性を有するエッチング方法を用いてキ
ャパシタの上部電極層１４の端面を選択的にエッチング
除去する。このエッチングには上部の第１層間絶縁層１
６とキャパシタの上部電極層１４とに関して選択性のあ
るエッチング方法が用いられる。このエッチングにより
上部電極層１４の端面が第１層間絶縁層１６の端面位置
に対して後退する。このエッチングによる後退量は、た
とえば２０００Å程度に形成される。
【００３９】さらに、図９を参照して、全面にたとえば
減圧ＣＶＤ法を用いて絶縁層１５を堆積する。
減圧ＣＶＤ法を用いて絶縁層１５を堆積する。
【００４０】その後、図１０を参照して、絶縁層１５を
異方性エッチングを用いてエッチング除去する。これに
より第１層間絶縁層１６および上部電極層１４の側面に
第２側壁絶縁層１５が残余する。また、引続いてソース
・ドレイン領域９の表面上に残余した絶縁層１０ｃをエ
ッチング除去する。
異方性エッチングを用いてエッチング除去する。これに
より第１層間絶縁層１６および上部電極層１４の側面に
第２側壁絶縁層１５が残余する。また、引続いてソース
・ドレイン領域９の表面上に残余した絶縁層１０ｃをエ
ッチング除去する。
【００４１】さらに、図１１を参照して、たとえば導電
性を有する多結晶シリコン層などを全面に堆積した後、
所定の形状にパターニングしてパッド層１８を形成す
る。パッド層１８はソース・ドレイン領域９と自己整合
的に接続して形成される。そして、第２側壁絶縁層１５
および第１層間絶縁層１６の表面上に延在して形成され
る。このとき、パッド層１８はキャパシタ６の上部電極
層１４との間に第２側壁絶縁層１５あるいは第１層間絶
縁層１６を介在する。したがって、両者の間に十分な距
離を確保している。その後、全面に第２層間絶縁層１７
が厚く形成される。さらに、第２層間絶縁層１７中にコ
ンタクトホール１９が形成され、さらにビット線２０が
層間絶縁層１７の表面上およびコンタクトホール１９の
内部に形成される。以上の工程により図１に示されるメ
モリセルが完成する。
性を有する多結晶シリコン層などを全面に堆積した後、
所定の形状にパターニングしてパッド層１８を形成す
る。パッド層１８はソース・ドレイン領域９と自己整合
的に接続して形成される。そして、第２側壁絶縁層１５
および第１層間絶縁層１６の表面上に延在して形成され
る。このとき、パッド層１８はキャパシタ６の上部電極
層１４との間に第２側壁絶縁層１５あるいは第１層間絶
縁層１６を介在する。したがって、両者の間に十分な距
離を確保している。その後、全面に第２層間絶縁層１７
が厚く形成される。さらに、第２層間絶縁層１７中にコ
ンタクトホール１９が形成され、さらにビット線２０が
層間絶縁層１７の表面上およびコンタクトホール１９の
内部に形成される。以上の工程により図１に示されるメ
モリセルが完成する。
【００４２】次に、本発明の第２の実施例について説明
する。図１２は第２の実施例におけるメモリセルの断面
構造図である。この実施例においては、キャパシタの上
部電極層１４の後退した端面がシリコン基板の主表面に
対して斜めに傾斜して形成されていることを特徴として
いる。上部電極１４の端面に図示のようにシリコン基板
１の主表面に近い位置をビット線に対して前進した位
置、基板表面に遠い位置を後退した位置に形成すること
によりパッド層１８と上部電極層１４との間の最も近接
した距離をより大きくすることができる。
する。図１２は第２の実施例におけるメモリセルの断面
構造図である。この実施例においては、キャパシタの上
部電極層１４の後退した端面がシリコン基板の主表面に
対して斜めに傾斜して形成されていることを特徴として
いる。上部電極１４の端面に図示のようにシリコン基板
１の主表面に近い位置をビット線に対して前進した位
置、基板表面に遠い位置を後退した位置に形成すること
によりパッド層１８と上部電極層１４との間の最も近接
した距離をより大きくすることができる。
【００４３】次に、図１２に示すメモリセルの特徴的な
製造工程について説明する。図１３は第１の実施例にお
ける図７に示す工程と同じ工程を示している。また、図
１４は図８に示す工程と同じ工程を示している。すなわ
ち、図１３を参照して、開口部２８を有するレジストパ
ターン２５をマスクとして第１層間絶縁層１６および上
部電極層１４がエッチングされる。このとき、エッチン
グ時間を制御して上部電極層１４のエッチング量をわず
かに減少させる。すると、上部電極１４の開口部２８に
面する端面においては上部絶縁層１０ａの表面近傍でわ
ずかにエッチングされない部分が残る。
製造工程について説明する。図１３は第１の実施例にお
ける図７に示す工程と同じ工程を示している。また、図
１４は図８に示す工程と同じ工程を示している。すなわ
ち、図１３を参照して、開口部２８を有するレジストパ
ターン２５をマスクとして第１層間絶縁層１６および上
部電極層１４がエッチングされる。このとき、エッチン
グ時間を制御して上部電極層１４のエッチング量をわず
かに減少させる。すると、上部電極１４の開口部２８に
面する端面においては上部絶縁層１０ａの表面近傍でわ
ずかにエッチングされない部分が残る。
【００４４】その後、図１４を参照して、等方性のある
プラズマエッチングなどを用いて上部電極層１４を選択
的にエッチング除去する。このエッチングにより上部電
極層１４の露出した端面はエッチングされて第２層間絶
縁層１６の端面位置から後退する。このとき、上部電極
層１４の後退する表面の形状はエッチング前の端面の形
状にならってエッチング除去される。したがって、エッ
チングにより形成された上部電極層１４の端面は図示の
ように上部絶縁層１０ａの表面に近い面がより前進した
位置に、また第１層間絶縁層１６に近い表面がよりエッ
チングされた後退した位置に形成される。これにより、
キャパシタの上部電極層１４の端面はシリコン基板１の
主表面に対して傾斜した形状に形成される。
プラズマエッチングなどを用いて上部電極層１４を選択
的にエッチング除去する。このエッチングにより上部電
極層１４の露出した端面はエッチングされて第２層間絶
縁層１６の端面位置から後退する。このとき、上部電極
層１４の後退する表面の形状はエッチング前の端面の形
状にならってエッチング除去される。したがって、エッ
チングにより形成された上部電極層１４の端面は図示の
ように上部絶縁層１０ａの表面に近い面がより前進した
位置に、また第１層間絶縁層１６に近い表面がよりエッ
チングされた後退した位置に形成される。これにより、
キャパシタの上部電極層１４の端面はシリコン基板１の
主表面に対して傾斜した形状に形成される。
【００４５】なお、上記の第１および第２の実施例は一
般的なスタックトタイプのキャパシタについて説明した
が、キャパシタの構造はこれに限定されるものではなく
キャパシタの一部がさらに基板主表面に対して円筒状に
突出したような形状のキャパシタなどであっても構わな
い。
般的なスタックトタイプのキャパシタについて説明した
が、キャパシタの構造はこれに限定されるものではなく
キャパシタの一部がさらに基板主表面に対して円筒状に
突出したような形状のキャパシタなどであっても構わな
い。
【００４６】また、上記第１および第２の実施例におい
てはビット線コンタクト部がパッド層１８を介して接続
される構造について説明したが、このパッド層１８は特
に必要とされるものではなく、パッド層１８がない構造
であってもビット線のコンタクト部とキャパシタの上部
電極との間の絶縁性が問題となる構造に対して本発明を
適用することができる。
てはビット線コンタクト部がパッド層１８を介して接続
される構造について説明したが、このパッド層１８は特
に必要とされるものではなく、パッド層１８がない構造
であってもビット線のコンタクト部とキャパシタの上部
電極との間の絶縁性が問題となる構造に対して本発明を
適用することができる。
【００４７】
【発明の効果】このように、この発明による半導体装置
は、キャパシタの上部電極層を等方性エッチングにより
その上面を覆う第１層間絶縁層の端面より後退させ、さ
らにその側面を側壁絶縁層により覆うことによってキャ
パシタの上部電極と近接する導電層との間の絶縁膜の膜
厚を厚く構成したので、キャパシタの上部電極と近接す
る導電層との間の絶縁耐圧を向上することができる。
は、キャパシタの上部電極層を等方性エッチングにより
その上面を覆う第１層間絶縁層の端面より後退させ、さ
らにその側面を側壁絶縁層により覆うことによってキャ
パシタの上部電極と近接する導電層との間の絶縁膜の膜
厚を厚く構成したので、キャパシタの上部電極と近接す
る導電層との間の絶縁耐圧を向上することができる。
【図１】この発明の第１の実施例によるＤＲＡＭのメモ
リセルの断面構造図である。
リセルの断面構造図である。
【図２】図１に示すメモリセルの製造工程を示す第１工
程図である。
程図である。
【図３】図１に示すメモリセルの製造工程を示す第２工
程図である。
程図である。
【図４】図１に示すメモリセルの製造工程を示す第３工
程図である。
程図である。
【図５】図１に示すメモリセルの製造工程を示す第４工
程図である。
程図である。
【図６】図１に示すメモリセルの製造工程を示す第５工
程図である。
程図である。
【図７】図１に示すメモリセルの製造工程を示す第６工
程図である。
程図である。
【図８】図１に示すメモリセルの製造工程を示す第７工
程図である。
程図である。
【図９】図１に示すメモリセルの製造工程を示す第８工
程図である。
程図である。
【図１０】図１に示すメモリセルの製造工程を示す第９
工程図である。
工程図である。
【図１１】図１に示すメモリセルの製造工程を示す第１
０工程図である。
０工程図である。
【図１２】この発明の第２の実施例によるＤＲＡＭのメ
モリセルの断面構造図である。
モリセルの断面構造図である。
【図１３】図１２に示すメモリセルの主要な製造工程断
面図である。
面図である。
【図１４】図１３に続く製造工程の製造工程断面図であ
る。
る。
【図１５】一般的なＤＲＡＭの構成を示すブロック図で
ある。
ある。
【図１６】メモリセルの等価回路図である。
【図１７】従来のＤＲＡＭのメモリセルの平面構造図で
ある。
ある。
【図１８】図１７における切断線Ａ−Ａに沿った方向か
らの断面構造図である。
らの断面構造図である。
【図１９】図１８に示すメモリセルの製造工程の第１工
程図である。
程図である。
【図２０】図１８に示すメモリセルの製造工程の第２工
程図である。
程図である。
【図２１】図１８に示すメモリセルの製造工程の第３工
程図である。
程図である。
【図２２】図１８に示すメモリセルの製造工程の第４工
程図である。
程図である。
【図２３】図１８に示すメモリセルの製造工程の第５工
程図である。
程図である。
【図２４】図１８に示すメモリセルの製造工程の第６工
程図である。
程図である。
１ シリコン基板 ５ トランスファゲートトランジスタ ６ キャパシタ ８ａ ゲート電極 ８ｂ ワード線 ９ ソース・ドレイン １０ａ 上部絶縁層 １０ｂ 第１側壁絶縁層 １２ 下部電極 １３ 誘電体層 １４ 上部電極 １５ 第２側壁絶縁層 １６ 第１層間絶縁層 １８ パッド層 １９ コンタクトホール ２０ ビット線
Claims (3)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面に形成された第２導電型の第１
および第２不純物領域と、 前記第１および第２不純物領域の間の前記半導体基板の
主表面上にゲート絶縁層を介して形成されたゲート電極
層と、 前記ゲート電極層の上部表面および両側部表面を覆う第
１絶縁層と、 前記第１不純物領域に接触して形成され、その一方端部
が前記ゲート電極層の上部表面上に重なる位置まで延在
するように前記第１絶縁層の表面上に形成されている下
部電極層と、 前記下部電極層の上部表面および両側部表面上に形成さ
れた誘電体層と、 前記誘電体層の表面上に形成され、前記ゲート電極層の
上部表面上に重なる位置で終端を有する上部電極層と、 前記上部電極層の上部表面上に形成され、かつ前記ゲー
ト電極層の上部表面上に重なる位置で終端を有し、この
終端位置が前記上部電極層の終端の位置よりも前記第２
不純物領域の方へ移動している第１層間絶縁層と、 前記第１絶縁層の上部において、前記上部電極層終端側
面および前記第１層間絶縁層の終端側面を覆う側壁絶縁
層と、 前記第１層間絶縁層の表面上に形成された第２層間絶縁
層と、 前記第２層間絶縁層の中に形成されたコンタクトホール
を通して前記第２不純物領域に接続された配線層とを備
えた、半導体装置。 - 【請求項２】 前記ゲート電極上部に位置する前記上部
電極層の終端側面は、前記半導体基板の主表面に対して
傾いて形成されている、請求項１記載の半導体装置。 - 【請求項３】 不純物領域を有する半導体基板と、前記
不純物領域に接続される配線コンタクト部と、前記配線
コンタクト部に近接した終端部を有する導電層と、導電
層の上部表面および側部表面を覆う上部絶縁層および側
壁絶縁層とを有する半導体装置の製造方法であって、 半導体基板の主表面の中に不純物領域を形成するととも
に主表面上に第１絶縁層を形成する工程と、 前記第１絶縁層の表面上に導電層および第２絶縁層を順
次積層する工程と、 前記第２絶縁層および前記導電層を所定の形状にパター
ニングし、前記第２絶縁層と前記導電層とが整列した端
面を形成する工程と、 前記第２絶縁層が形成された状態で前記導電層を部分的
にエッチングして前記導電層の端面を前記第２絶縁層の
端面から後退させる工程と、 前記第２絶縁層および後退した前記導電層の端面に側壁
絶縁層を形成する工程と、 前記第１絶縁層、前記第２絶縁層および前記側壁絶縁層
上に第３絶縁層を形成する工程と、 前記第３絶縁層中に前記不純物領域を露出させるコンタ
クトホールを形成する工程と、 前記コンタクトホールを通して前記不純物領域に電気的
に接続される配線層を前記第３絶縁層上に形成する工程
とを備えた、半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018043A JP2748050B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置およびその製造方法 |
| US07/831,438 US5225699A (en) | 1991-02-08 | 1992-02-05 | Dram having a large dielectric breakdown voltage between an adjacent conductive layer and a capacitor electrode and method of manufacture thereof |
| DE4203565A DE4203565C2 (de) | 1991-02-08 | 1992-02-07 | Verfahren zur Herstellung einer Halbleitervorrichtung |
| US08/022,221 US5272103A (en) | 1991-02-08 | 1993-02-25 | DRAM having a large dielectric breakdown voltage between an adjacent conductive layer and a capacitor electrode and method of manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018043A JP2748050B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04256358A JPH04256358A (ja) | 1992-09-11 |
| JP2748050B2 true JP2748050B2 (ja) | 1998-05-06 |
Family
ID=11960662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018043A Expired - Fee Related JP2748050B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5225699A (ja) |
| JP (1) | JP2748050B2 (ja) |
| DE (1) | DE4203565C2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960004079B1 (en) * | 1992-12-19 | 1996-03-26 | Lg Semicon Co Ltd | Contact hole forming method |
| DE4309611A1 (de) * | 1993-03-24 | 1994-09-29 | Siemens Ag | Herstellverfahren für ein Kontaktloch |
| WO1996027901A1 (en) * | 1995-03-07 | 1996-09-12 | Micron Technology, Inc. | Improved semiconductor contacts to thin conductive layers |
| KR0155831B1 (ko) * | 1995-06-20 | 1998-12-01 | 김광호 | 셀프얼라인을 이용한 듀얼패드셀 반도체장치 및 그것의 제조방법 |
| US7217977B2 (en) * | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
| US6815816B1 (en) | 2000-10-25 | 2004-11-09 | Hrl Laboratories, Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
| US7294935B2 (en) * | 2001-01-24 | 2007-11-13 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide |
| US6774413B2 (en) * | 2001-06-15 | 2004-08-10 | Hrl Laboratories, Llc | Integrated circuit structure with programmable connector/isolator |
| US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| US6897535B2 (en) * | 2002-05-14 | 2005-05-24 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| US6979606B2 (en) * | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
| AU2003293540A1 (en) * | 2002-12-13 | 2004-07-09 | Raytheon Company | Integrated circuit modification using well implants |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855801A (en) * | 1986-08-22 | 1989-08-08 | Siemens Aktiengesellschaft | Transistor varactor for dynamics semiconductor storage means |
| JP2602219B2 (ja) * | 1987-02-06 | 1997-04-23 | 株式会社日立製作所 | 半導体記憶装置 |
| KR920010695B1 (ko) * | 1989-05-19 | 1992-12-12 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
| US5068707A (en) * | 1990-05-02 | 1991-11-26 | Nec Electronics Inc. | DRAM memory cell with tapered capacitor electrodes |
| JPH04134856A (ja) * | 1990-09-27 | 1992-05-08 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP3057779B2 (ja) * | 1991-02-05 | 2000-07-04 | ソニー株式会社 | 半導体メモリ装置の製造方法 |
-
1991
- 1991-02-08 JP JP3018043A patent/JP2748050B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-05 US US07/831,438 patent/US5225699A/en not_active Expired - Lifetime
- 1992-02-07 DE DE4203565A patent/DE4203565C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5225699A (en) | 1993-07-06 |
| DE4203565A1 (de) | 1992-08-13 |
| DE4203565C2 (de) | 1995-12-21 |
| JPH04256358A (ja) | 1992-09-11 |
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Legal Events
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|---|---|---|---|
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