DE4203565A1 - Dram und verfahren zu dessen herstellung - Google Patents

Description

Die Erfindung bezieht sich auf einen DRAM, insbesondere auf einen Aufbau in einer Halbleitereinrichtung mit einer zu einem Verbindungs-Kontaktabschnitt benachbarten Leiterschicht, bei dem die Isolationseigenschaften zwischen der leitenden Schicht und dem Verbindungs-Kontaktabschnitt verbessert sind, sowie auf ein Verfahren zu dessen Herstellung.

Als Beispiel einer herkömmlichen Halbleitereinrichtung wird im folgenden die Konfiguration eines DRAM (Dynamischen Speichers mit wahlfreiem Zugriff), der die wahlfreie Ein-/Ausgabe von zu speichernder Information erlaubt, beschrieben. Fig. 15 ist ein Blockschaltbild, das den allgemeinen Aufbau eines DRAM zeigt. Wie Fig. 15 zeigt, enthält ein DRAM 50 ein Speicherzellarray 51 zum Speichern von Datensignalen, einen Zeilen- und Spalten­ adreßpuffer 52, der externe Adreßsignale (A₀-A₀) zur Auswahl einer Speicherzelle aufnimmt, einen Zeilendekoder 53 und einen Spaltendekoder 54 zum Bestimmen einer Speicherzelle durch Deko­ dieren des Adreßsignales, einen Lese-Auffrisch-Verstärker 55, der ein in der bestimmten Speicherzelle gespeichertes Signal verstärkt und ausliest, einen Dateneingabepuffer 56 und einen Datenausgabepuffer 57 zur Datenein-/ausgabe und einen Taktge­ nerator 58 zur Erzeugung eines Taktsignals. Der Taktgenerator 58 ist so geschaltet, daß er ein Zeilenadreßabtastsignal und ein Spaltenadreßabtastsignal aufnimmt.

Im Betrieb wird ein in einer durch die Adreßsignale ausgewähl­ ten Speicherzelle gespeichertes Signal durch den Lese- Auffrisch-Verstärker 55 gelesen und über einen Vorverstärker an den Datenausgabepuffer 57 angelegt. Der Datenausgabepuffer 57 gibt das Datensignal in Reaktion auf ein Taktsignal vom Taktge­ nerator 58 aus.

Fig. 16 ist ein Ersatzschaltbild einer der Speicherzellen, wie sie das Speicherzellenarray bilden. Eine Speicherzelle 3 wird durch einen MOS-Transistor 5 und einen Kondensator 6 ge­ bildet. Entweder das Sourcegebiet oder das Draingebiet des MCS- Transistors 5 ist mit einer Bitleitung 20 verbunden, und die Gateelektrode ist mit einer Wortleitung 8a verbunden.

Fig. 17 ist eine Draufsicht des Aufbaues einer Speicherzelle, und Fig. 18 ist eine Querschnittsansicht des Aufbaues längs der Linie A-A nach Fig. 17. Wie beide Abbildungen zeigen, sind ein MOS-Transistor 5 und ein Stapelkondensator 6 in der Hauptoberfläche eines Siliziumsubstrates 1 gebildet.

Der MOS-Transistor 5 hat ein Paar von Source-/Drain-Gebieten 9, 9 und eine Gateelektrode 8a, die in bzw. mit einem dazwischen­ gelegten dünnen Gateisolierfilm 7 auf der Oberfläche des Siliziumsubstrates 1 gebildet sind. Die Gateelektrode 8a bildet einen Teil einer Wortleitung.

Der Stapelkondensator 6 weist einen Mehrschichtaufbau auf, bei dem eine untere Elektrode 12, eine dielektrische Schicht 13 und eine obere Elektrode 14 vorgesehen sind. Ein Abschnitt der unteren Elektrode 12 ist mit einer Oberfläche der Source- /Drain-Gebiete 9 verbunden. Einer der Endabschnitte des Kon­ densators 6 erstreckt sich mit einer dazwischengelegten Iso­ lierschicht 10 über die Gateelektrode 8a. Die obere Elektrode (Zellplatte) 14 des Kondensators 6 ist so gebildet, daß sie die gesamte Oberfläche des Speicherzellarray-Gebietes bedeckt. Eine Öffnung ist in der Umgebung eines Bitleitungs-Kontaktabschnit­ tes der Bitleitung 20 mit dem Source-/Drain-Gebiet 9 gebildet. Wie Fig. 18 zeigt, bestimmt der Endabschnitt der oberen Elek­ trode 14, der oberhalb der Gateelektrode 8a liegt, eine seitliche Oberfläche der Öffnung. Ein erster Zwischenschicht­ isolierfilm 16 ist auf der Oberfläche der oberen Elektrode 14 des Kondensators 6 gebildet. Ein Endabschnitt bzw. eine End­ oberfläche des ersten Zwischenschichtisolierfilmes 16 über der Gateelektrode 8a ist in Ausrichtung mit der (seitlichen) End­ fläche der oberen Elektrode 14 gebildet. Desweiteren ist auf dem seitlichen Endabschnitt der oberen Elektrode 14 des Kon­ densators und der Endfläche bzw. dem Endabschnitt des ersten Zwischenschichtisolierfilmes 16 eine Seitenwand-Isolierschicht 15 gebildet.

Auf der Oberfläche des Source-/Drain-Gebietes 9, das Kontakt mit der Bitleitung hat, ist eine leitende Anschlußschicht 18 gebildet. Die Anschlußschicht 18 erstreckt sich vom Zentrum des Source-/Drain-Gebietes 9 zur (seitlichen) Oberfläche der Iso­ lierschicht 10, zur Seitenwandisolierschicht 15 und zum ersten Zwischenschichtisolierfilm 16 hin. Ein zweiter Zwischenschicht­ isolierfilm 17 ist dick auf den Oberflächen des ersten Zwi­ schenschichtisolierfilmes 16 und der Anschlußschicht 18 gebil­ det. Ein Kontaktloch 19 ist in dem Gebiet, das oberhalb der Anschlußschicht 18 liegt, im zweiten Zwischenschichtisolier­ film gebildet. Die Bitleitung 20 ist auf der Oberfläche des Zwischenschichtisolierfilmes 17 angeordnet und mit der Anschlußfläche 18 und dem Source-/Drain-Gebiet 9 durch das Kon­ taktloch 19 verbunden.

Die Herstellungsschritte der in Fig. 18 gezeigten Speicherzel­ le werden im folgenden beschrieben. Die Fig. 19 bis 24 sind Querschnittsdarstellungen der Speicherzelle während ihrer Her­ stellungsschritte.

Wie Fig. 19 zeigt, wird unter Nutzung des LOCOS-Verfahrens in einem Isolationsgebiet des Halbleitersubstrates 1 eine Feld­ oxidschicht 2 gebildet. Die Gateisolierschicht 7 wird unter Nutzung eines thermischen Oxidationsverfahrens gebildet, und auf ihre Oberfläche wird des weiteren eine polykristalline Si­ liziumschicht ausgebildet. Durch Mustern der polykristallinen Siliziumschicht wird danach die Gateelektrode 8a gebildet. Die Oberfläche des Siliziumsubstrates 1 wird einer Ionenimplanta­ tion von Störstellen eines vom Substrat unterschiedlichen Lei­ tungstyps ausgesetzt, wobei die Gateelektrode 8a als Maske zur Bildung der Source-/Drain-Gebiete 9, 9 verwendet wird. Schließ­ lich wird der Randbereich bzw. die Peripherie der Gateelektrode 8a mit der Isolierschicht 10 bedeckt. Wie Fig. 20 zeigt, wird, nachdem die gesamte Oberfläche mit einer Oxidschicht 30 bedeckt wurde, ein vorbestimmtes Gebiet weggeätzt. Die Oxidschicht 30 ist dazu vorgesehen, bei der Bildung des Kondensators die Ge­ biete außerhalb des Kondensators zu schützen.

Wie Fig. 21 zeigt, wird, nachdem auf der gesamten Oberfläche eine polykristalline Siliziumschicht abgeschieden wurde, diese gemustert, um die untere Elektrode 12 des Kondensators zu bilden. Eine dielektrische Schicht 13 wird auf der Oberfläche der unteren Elektrode 12 gebildet.

Wie Fig. 22 zeigt, wird eine obere Elektrodenschicht 14 so ab­ geschieden, daß sie die gesamte Oberfläche der dielektrischen Schicht 13 bedeckt. Ein erster Zwischenschichtisolierfilm 16 wird auf der Oberfläche der oberen Elektrodenschicht 14 abge­ schieden. Der erste Zwischenschichtisolierfilm 16 und die obere Elektrodenschicht 14 werden strukturiert. Im ersten Zwischen­ schichtisolierfilm 16 und der oberen Elektrodenschicht 14 wird durch Strukturieren einer oberhalb der Source-/Drain-Gebiete 9 gelegene Öffnung gebildet. Die (seitlichen) Endflächen des ersten Zwischenschichtisolierfilmes 16 und der oberen Elektro­ denschicht 14, die der Öffnung zugewandt sind, werden mitein­ ander ausgerichtet gebildet.

Wie Fig. 23 zeigt, wird auf der gesamten Oberfläche eine Iso­ lierschicht abgeschieden, und die Isolierschicht wird unter An­ wendung eines anisotropen Ätzverfahrens selektiv weggeätzt. Eine zweite Seitenwandisolierschicht 15 wird auf den miteinan­ der ausgerichteten Endflächen des ersten Zwischenschichtiso­ lierfilmes 16 und der oberen Elektrodenschicht 14 im Ätzschritt gebildet. Die Oberfläche der oberen Elektrode 14 ist dann mit dem ersten Zwischenschichtisolierfilm 16 und der zweiten Sei­ tenwandisolierschicht 15 bedeckt.

Wie Fig. 24 zeigt, wird eine mit dem Source-/Drain-Gebiet 9 verbundene Anschlußschicht 18 gebildet. Die Anschlußschicht 18 erstreckt sich vom Zentrum des Source-/Drain-Gebietes 9 bei­ spielsweise oberhalb der zweiten Seitenwandisolierschicht 15 und des ersten Zwischenschichtisolierfilmes 16 zu dessen Rand hin.

Dann wird der zweite Zwischenschichtisolierfilm 17 gebildet, und darin wird ein die Anschlußschicht 18 erreichendes Kontaktloch 19 gebildet. Auf der Oberfläche des zweiten Zwi­ schenschichtisolierfilmes 17 und innerhalb des Kontaktloches 19 wird eine Bitleitung 20 gebildet. Die in Fig. 18 gezeigte Speicherzelle wird durch Ausführen dieser oben beschriebenen Schritte fertiggestellt.

Bei einem herkömmlichen Speicherzellaufbau, wie er in Fig. 18 gezeigt ist, gibt es das Problem der schlechten Isolationsei­ genschaften zwischen der oberen Elektrode 14 des Kondensators 6 und der mit der Bitleitung 20 verbundenen Anschlußschicht 18. Die obere Elektrode 14 des Kondensators 6 und die Anschluß­ schicht 18 sind voneinander hauptsächlich durch die zweite Sei­ tenwandisolierschicht 15 getrennt und isoliert.

Wie wiederum Fig. 23 zeigt, wird die zweite Seitenwandisolier­ schicht 15 nur auf den Seitenwänden der oberen Elektrode 14 und des ersten Zwischenschichtisolierfilmes 16 durch Aussetzen der auf der gesamten Oberfläche des Substrates gebildeten Isolier­ schicht durch einen anisotropen Ätzprozeß gebildet. In diesem anisotropen Ätzschritt wird üblicherweise ein etwas stärkeres Ätzen, als es zum Wegätzen der abgeschiedenen Isolierschicht erforderlich wäre, ausgeführt, um die Oberfläche des Source- /Drain-Gebietes 9 vollständig freizulegen. Als Folge dieses Überätzens neigt die zweite Seitenwandisolierschicht dazu, dün­ ner zu sein, als sie es zum Zeitpunkt des Abscheidens war. Da­ mit wird der Abstand zwischen der oberen Elektrode 14 und der Anschlußschicht 18 verringert, und daraus entsteht das Problem, daß die dielektrische Durchbruchsspannung zwischen diesen ab­ sinkt.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterein­ richtung, insbesondere einen DRAM, bereitzustellen, bei dem die dielektrische Durchbruchsspannung zwischen einer dem Kondensa­ tor benachbarten leitenden Schicht und einer Kondensatorelek­ trode erhöht und weiterhin die Isolation zwischen einem Bitlei­ tungs-Kontaktabschnitt und einem Stapelkondensator verbessert ist. Es ist weiter Aufgabe der Erfindung, ein Verfahren zur Herstellung eines DRAM bereitzustellen, durch dessen Anwendung die dielektrische Durchbruchsspannung zwischen einer Konden­ satorelektrode und einer zur Kondensatorelektrode benachbarten leitenden Schicht erhöht werden kann.

Gemäß einem Aspekt der Erfindung weist ein DRAM ein Halbleiter­ substrat eines ersten Leitungstyps mit einer Hauptoberfläche auf. Erste und zweite Störstellengebiete eines zweiten Lei­ tungstyps sind in der Hauptoberfläche des Halbleitersubstrates gebildet. Weiterhin ist auf der Hauptoberfläche des Halbleiter­ substrates zwischen dem ersten und dem zweiten Störstellenge­ biet mit einem dazwischengelegten Gateisolierfilm eine Ga­ teelektrodenschicht gebildet. Die Oberfläche der Gateelektro­ denschicht ist mit einer ersten Isolierschicht bedeckt. Auf der Oberfläche der ersten Störstellenschicht ist eine untere Elek­ trodenschicht, deren eines Ende sich zur Oberfläche der ersten Elektrodenschicht der Gateelektrode hin erstreckt, auf der Oberfläche der unteren Elektrodenschicht ist eine dielektrische Schicht und auf der Oberfläche der dielektrischen Schicht ist eine obere Elektrodenschicht, die oberhalb der Gateelektrode endet, gebildet. Ein erster Zwischenschichtisolierfilm ist auf der Oberfläche der oberen Elektrodenschicht gebildet. Der erste Zwischenschichtisolierfilm endet oberhalb der Gateelektrode, und die Lage seines Endabschnittes ist bezüglich der Lage des Endabschnittes der oberen Elektrodenschicht näher zu einem zweiten Störstellengebiet hin. Eine Seitenwandisolierschicht, die die seitlichen Endflächen der oberen Elektrodenschicht und des ersten Zwischenschichtisolierfilmes bedeckt, ist oberhalb der Gateelektrodenschicht gebildet. Ein zweiter Zwischen­ schichtisolierfilm ist auf der Oberfläche des ersten Zwischen­ schichtisolierfilmes gebildet, und eine Verbindungsschicht ist mit dem zweiten Störstellengebiet über ein im ersten Zwischen­ schichtisolierfilm gebildetes Kontaktloch verbunden. Nach einem zweiten Aspekt der Erfindung ist ein DRAM weiterhin dadurch charakterisiert, daß die seitliche (End-)Oberfläche der oberen Elektrodenschicht oberhalb der Gateelektrode bezüglich der Hauptoberfläche des Halbleitersubstrates geneigt gebildet ist.

Nach einem dritten Aspekt der Erfindung weist ein Verfahren zur Herstellung eines DRAM mit einem Halbleitersubstrat mit einem Störstellengebiet, einem mit dem Störstellengebiet verbundenen Kontaktabschnitt, einer einen zum Verbindungs-Kontaktabschnitt benachbarten Endabschnitt aufweisenden leitenden Schicht, einer eine obere Oberfläche und eine seitliche Oberfläche der leiten­ den Schicht bedeckenden oberen Isolierschicht und einer Seiten­ wandisolierschicht die folgenden Schritte auf:

Zuerst wird, während ein Störstellengebiet in der Hauptober­ fläche des Halbleitersubstrates gebildet ist, eine erste Isolierschicht auf der Hauptoberfläche gebildet. Danach werden eine leitende Schicht und eine zweite Isolierschicht aufeinan­ derfolgend auf die Oberfläche der ersten Isolierschicht ge­ stapelt. Die zweite Isolierschicht und die leitende Schicht werden in eine vorbestimmte Gestalt strukturiert, so daß End­ flächen der zweiten Isolierschicht und der leitenden Schicht in Ausrichtung miteinander gebildet werden. Dann wird, nachdem die zweite Isolierschicht gebildet ist, die leitende Schicht teil­ weise geätzt, so daß die Endfläche der leitenden Schicht sich von der seitlichen Oberfläche der zweiten Isolierschicht er­ streckt. Eine Seitenwandisolierschicht wird auf der Endfläche der zweiten Isolierschicht und der sich von dort erstreckenden Oberfläche der leitenden Schicht gebildet. Schließlich wird ein Verbindungs-Kontaktabschnitt, der mit dem Störstellengebiet verbunden ist, benachbart zur Seitenwandisolierschicht gebildet.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Er­ läuterung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine Querschnittsdarstellung des Aufbaues einer Speicherzelle eines DRAM nach einer ersten Aus­ führungsform,

Fig. 2 bis 11 Querschnittsdarstellungen des Aufbaues während der Schritte zur Herstellung einer Speicher­ zelle des DRAM nach Fig. 1,

Fig. 12 die Querschnittsdarstellung des Aufbaues einer Speicherzelle eines DRAM nach einer zweiten Aus­ führungsform der Erfindung,

Fig. 13 und 14 Querschnittsdarstellungen des Aufbaues, die die Hauptschritte bei der Herstellung der Speicher­ zelle des in Fig. 12 gezeigten DRAM zeigen,

Fig. 15 ein Blockschaltbild, das den allgemeinen Aufbau eines DRAM zeigt,

Fig. 16 ein Ersatzschaltbild einer Speicherzelle,

Fig. 17 eine Draufsicht des Aufbaues einer Speicherzelle eines herkömmlichen DRAM,

Fig. 18 eine Querschnittsdarstellung des Aufbaues längs der Linie A-A in Fig. 17,

Fig. 19 bis 24 Querschnittsdarstellungen des Aufbaues, die Schritte der Herstellung der in Fig. 18 gezeig­ ten Speicherzelle zeigen.

In Fig. 1 sind Speicherzellen für 2 Bit, die sich einen Bit­ leitungs-Kontaktabschnitt teilen, gezeigt. Eine Speicherzelle 3 ist aus einem Transfergate-Transistor 5 und einem Stapelkonden­ sator 6 gebildet. Der Transfergate-Transistor 5 hat ein Paar von Source-/Drain-Gebieten 9, 9 und eine Gateelektrode 8a, die in bzw. mit einer dazwischengelegten Gateisolierschicht 7 auf der Oberfläche eines Siliziumsubstrates gebildet sind. Die Gateelektrode 8a bildet einen Abschnitt einer Wortleitung. Eine Wortleitung 8b ist oberhalb der Feldoxidschicht 2 gezeigt. Die oberen Oberflächen der Gateelektrode 8a und der Wortleitung 8b sind mit einer oberen Isolierschicht 10a bedeckt, und ihre seitlichen Oberflächen sind mit einer ersten Seitenwandisolier­ schicht 10b bedeckt.

Der Stapelkondensator 6 hat einen Mehrschichtaufbau aus einer unteren Elektrode 12, einer dielektrischen Schicht 13 und einer oberen Elektrode 14. Die untere Elektrode 12 ist mit einem der Source-/Drain-Gebiete 9, 9 verbunden, und ein Ende von ihr erstreckt sich mit einer dazwischengelegten Isolierschicht 10a über die Gateelektrode 8a. Das andere Ende erstreckt sich mit der dazwischengelegten oberen Isolierschicht 10a über die Wortleitung 8b. Die dielektrische Schicht 13 ist so gebildet, daß sie die Oberfläche der unteren Elektrode 12 bedeckt. Die dielektrische Schicht 13 ist aus einer Oxidschicht, einer Nitridschicht oder einer zusammengesetzten Schicht aus diesen, einer Tantaloxidschicht o. ä. gebildet.

Eine obere Elektrode 14 bedeckt vollständig die Oberfläche der dielektrischen Schicht 13 und dehnt sich zur gesamten Oberflä­ che des Speicherzellarray-Gebietes aus. Eine Bitleitung 20 ist so gebildet, daß sie nur am Rande eines Bitleitungs-Kontakt­ abschnittes, durch den sie mit dem Source-/Drain-Gebiet 9 ver­ bunden ist, eine Öffnung aufweist. Das heißt, ein Gebiet, das durch den Endabschnitt 14a oberhalb der Gateelektrode 8a ein­ geschlossen wird, bildet die Öffnung. Ein erster Zwischen­ schichtisolierfilm 16 ist auf der Oberfläche der oberen Elek­ trode 14 gebildet. Eine End-Oberfläche 16a des ersten Zwischen­ schichtisolierfilmes 16, die dem Bitleitungs-Kontaktabschnitt gegenüber liegt, ist so gebildet, daß sie einen über die End- Oberfläche 14a der oberen Elektrode 14 des Kondensators hinaus­ stehenden Abschnitt aufweist. Mit anderen Worten, ist die End- Oberfläche 14a der oberen Elektrode 14 des Kondensators 6 so gebildet, daß sie hinter der End-Oberfläche 16a des ersten Zwischenschichtisolierfilmes zurücksteht. Die End- bzw. Kanten­ fläche 16a des ersten Zwischenschichtisolierfilmes und die End- bzw. zum Kontaktloch hinweisende Kantenfläche 14a der oberen Elektrode 14 sind mit einer zweiten Seitenwandisolierschicht 15 bedeckt.

Im anderen Source-/Drain-Gebiet 9 des Transfergate-Transistors 5 ist eine aus Polysilizium gebildete leitende Anschlußfläche 18 ausgebildet. Die Anschlußfläche 18 erstreckt sich vom Zentrum des Source-/Drain-Gebietes 9 auf die zweite Seiten­ wandisolierschicht 15 und den ersten Zwischenschichtisolier­ film 16. Die Anschlußfläche 18 ist so angeordnet, daß sie einen Rahmen zur Anordnung der Bitleitung 20 und des Source-/Drain- Gebietes 9 bildet. Das heißt, die Bitleitung 20 muß nicht direkt im Kontakt mit der freigelegten Oberfläche des Source- /Drain-Gebietes 9 stehen, sondern sie muß nur im Kontakt mit dem vergrößerten Oberflächengebiet der in Selbstausrichtung mit dem Source-/Drain-Gebiet 9 gebildeten Anschlußfläche 18 stehen. Das heißt, es ist nicht erforderlich, einen Maskenausrichtung- Fehler der Bitleitung 20 bezüglich des Kontaktloches 19 und des Source-/Drain-Gebietes 9 zu berücksichtigen.

Die Bitleitung 20 ist auf der Oberfläche des zweiten Zwischen­ schichtisolierfilmes 17 auf einer relativ ebenen Oberfläche ge­ bildet. Im folgenden wird unter Bezugnahme auf die Figuren ein Verfahren zur Herstellung einer Speicherzelle nach der vorlie­ genden Ausführungsform beschrieben.

Wie Fig. 2 zeigt, wird unter Anwendung beispielsweise eines LOCOS-Verfahrens in einem vorbestimmten Gebiet der Hauptober­ fläche des Halbleitersubstrates 1 eine dicke Feldoxidschicht 2 gebildet. Die Oberfläche des Siliziumsubstrates 1 wird einer thermischen Oxidation ausgesetzt, um auf der Hauptoberfläche eines durch die Feldoxidschicht 2 umgebenen Gebietes einen Gateisolierfilm 7 zu bilden. Dann wird beispielsweise aus einer phosphordotierten polykristallinen Siliziumschicht unter Ver­ wendung eines Niederdruck-CVD-Verfahrens auf einer Oberfläche der Gateisolierschicht 7 eine leitende Schicht 8 gebildet. Unter Anwendung des Niederdruck-CVD-Verfahrens wird auf einer Oberfläche der leitenden Schicht 8 eine Isolierschicht 10, etwa eine Oxidschicht, gebildet.

Wie Fig. 3 zeigt, werden unter Nutzung eines photolithographi­ schen und eines Trockenätzverfahrens die Isolierschicht 10, die polykristalline Siliziumschicht 8 und die Gateisolierschicht 7 in eine vorbestimmte Gestalt gemustert, wodurch eine Wortlei­ tung 8b und eine Gateelektrode 8a des Transfergate-Transistors gebildet werden. Unter Nutzung der strukturierten Gateelektrode 8a und der oberen Isolierschicht 10a als Masken werden Verun­ reinigungsionen 26, wie etwa Phosphor- oder Arsenionen, in die Oberfläche des Siliziumsubstrates 1 implantiert. Damit werden die Source-/Drain-Gebiete 9, 9 gebildet.

Wie Fig. 4 zeigt, wird eine Isolierschicht, etwa eine Oxid­ schicht, unter Nutzung des Niederdruck-CVD-Verfahrens auf die gesamte Oberfläche abgeschieden. Nachdem ein Resist auf die Oberfläche der Isolierschicht aufgebracht wurde, wird ein Re­ sistmuster 25 mit einer Öffnung über einem der Source-/Drain- Gebiete 9, 9 gebildet. Die innerhalb der Öffnung des Resist­ musters 25 freilegende Isolierschicht wird mittels eines ani­ sotropen Ätzverfahrens selektiv geätzt, so daß die Oberfläche eines Source-/Drain-Gebietes 9 freigelegt wird, und Seiten­ wandisolierschichten 10b, 10d werden auf den Seitenwänden der Gateelektrode 8a und der Wortleitung 8b gebildet.

Wie Fig. 5 zeigt, wird auf die Oberflächen des freigelegten Source-/Drain-Gebietes 9 und der Isolierschichten 10a, 10b, 10c beispielsweise unter Verwendung des Niederdruck-CVD-Verfahrens eine leitende Schicht, etwa eine polykristalline Silizium­ schicht, abgeschieden. Die leitende Schicht wird unter Anwen­ dung eines photolithographischen und eines Ätzverfahrens strukturiert, die untere Elektrode 12 des Kondensators 6 zu bilden. Während dieser Schritte verbleibt auf der Oberfläche des einen der Source-/Drain-Gebiete 9, das die Bitleitung be­ rührt, eine Isolierschicht 10c, die Oberfläche des Silizium­ substrates 1 wird damit vor Schädigungen infolge des Ätzens zum Strukturieren der unteren Elektrode 12 geschützt.

Wie Fig. 6 zeigt, wird auf der gesamten Oberfläche beispiels­ weise durch ein Niederdruck-CVD-Verfahren eine Nitridschicht abgeschieden und dann das Siliziumsubstrat 1 in einer Sauer­ stoffatmosphäre wärmebehandelt, wodurch ein Teil der Nitrid­ schicht oxidiert wird und die dielektrische Schicht 13, die aus einer Nitridschicht und einer auf deren Oberfläche gebildeten Oxidschicht besteht, gebildet wird. Danach wird die dielektri­ sche Schicht 13 gemustert bzw. strukturiert. Eine polykristal­ line Siliziumschicht 14, die Leitfähigkeit aufweist, wird unter Nutzung des Niederdruck-CVD-Verfahrens auf der gesamten Ober­ fläche abgeschieden. Unter Verwendung wiederum des Niederdruck- CVD-Verfahrens wird darauf die Isolierschicht 16, etwa eine Oxidschicht, gebildet.

Wie Fig. 7 zeigt, wird auf eine Oberfläche der Isolierschicht 16 ein Resist 27 aufgebracht. Unter Nutzung eines photolitho­ graphischen und eines Ätzverfahrens wird darin eine Öffnung 28 für eine Bitleitungsöffnung gebildet. Unter Nutzung des Resist­ musters 27 mit der gebildeten Öffnung 28 als Maske werden der erste Zwischenschichtisolierfilm 16 und die obere Elektroden­ schicht 14 des Kondensators weggeätzt, wodurch die miteinander ausgerichteten End- bzw. Kantenflächen, die der Öffnung 28 zu­ gewandt sind, gebildet werden. Auch in diesem Ätzschritt ver­ bleibt die Isolierschicht 10c auf der Oberfläche des Source- /Drain-Gebietes 9. Dadurch wird die Oberfläche des Silizium­ substrates 1 vor Schädigungen infolge des Ätzens geschützt.

Wie Fig. 8 zeigt, wird, nachdem der Resist 27 entfernt wurde, die Endfläche der oberen Elektrodenschicht 14 des Kondensators unter Anwendung eines Anisotropie aufweisenden Ätzverfahrens selektiv weggeätzt. Für diesen Ätzschritt wird ein Ätzverfah­ ren, welches Ätzselektivität zwischen dem ersten Zwischen­ schichtisolierfilm 16 und der oberen Elektrodenschicht 14 des Kondensators aufweist, angewendet. Die Endfläche der oberen Elektrodenschicht 14 steht im Ergebnis des Ätzschrittes hinter der Lage der Endfläche des ersten Zwischenschichtisolierfilmes 16 zurück. Der Betrag dieses Zurückstehens ist beispielsweise etwa 2000 Å.

Wie Fig. 9 zeigt, wird unter Anwendung beispielsweise des Nie­ derdruck-CVD-Verfahrens eine Isolierschicht 15 auf der gesamten Oberfläche abgeschieden.

Wie Fig. 10 zeigt, wird die Isolierschicht durch ein aniso­ tropes Ätzverfahren weggeätzt, so daß nur eine zweite Seiten­ wandisolierschicht 15 auf den Seitenoberflächen des ersten Zwi­ schenschichtisolierfilmes 16 und der oberen Elektrodenschicht 14 verbleibt. Die Isolierschicht 10c, die auf der Oberfläche des Source-/Drain-Gebietes 9 verblieben war, wird dann wegge­ ätzt.

Wie Fig. 11 zeigt, wird danach beispielsweise eine leitende polykristalline Siliziumschicht auf der gesamten Oberfläche ab­ geschieden und in eine vorbestimmte Gestalt gemustert, um die Anschlußfläche 18 zu bilden. Die Anschlußfläche 18 wird auf selbstausrichtende Weise so gebildet, daß sie mit dem Source- /Drain-Gebiet 9 verbunden ist und sich auf die Oberflächen der zweiten Isolierschicht 15 und des ersten Zwischenschichtiso­ lierfilmes 16 erstreckt. Zu dieser Zeit schließt die Anschluß­ fläche 18 die zweite Seitenwandisolierschicht 15 oder den ersten Zwischenschichtisolierfilm 16 zwischen sich und die obere Elektrodenschicht 14 des Kondensators 6 ein. Dadurch wird ein hinreichender Abstand zwischen diesen gewährleistet. Auf der gesamten Oberfläche wird dick ein zweiter Zwischenschicht­ isolierfilm gebildet. Ein Kontaktloch 19 wird im zweiten Zwi­ schenschichtisolierfilm 17 gebildet, und die Bitleitung 20 wird auf der Oberfläche des Zwischenschichtisolierfilmes 17 inner­ halb des Kontaktloches 19 gebildet. Durch die Abfolge der oben beschriebenen Schritte ist die in Fig. 1 gezeigte Speicher­ zelle fertiggestellt.

Nachfolgend wird eine zweite Ausführungsform beschrieben. Wie Fig. 12 zeigt, ist diese Ausführungsform dadurch charakteri­ siert, daß die zurückstehende seitliche Oberfläche der oberen Elektrodenschicht 14 des Kondensators bezüglich der Hauptober­ fläche des Siliziumsubstrates geneigt ist. Die End-Oberfläche der oberen Elektrode 14 ist so gebildet, daß der zur Haupt­ oberfläche des Siliziumsubstrates 1 nähere Abschnitt näher zur Bitleitung liegt und der von der Substratoberfläche entferntere Abschnitt entfernter von der Bitleitung ist, wie in der Abbil­ dung gezeigt, wodurch der kürzeste Abstand zwischen der An­ schlußschicht 18 und der oberen Elektrodenschicht 14 größer gemacht werden kann.

Im folgenden werden Herstellungsschritte der in Fig. 12 ge­ zeigten Speicherzelle beschrieben. Fig. 13 zeigt den gleichen Schritt wie Fig. 7 für die erste Ausführungsform. Fig. 14 zeigt den gleichen Schritt wie den in Fig. 8 gezeigten. Das heißt, wie Fig. 13 zeigt, werden der erste Zwischenschicht­ isolierfilm 16 und die obere Elektrodenschicht 14 unter Verwen­ dung des Resistmusters 25 mit der Öffnung 28 als Maske geätzt. Zu dieser Zeit wird der Ätzabtrag der oberen Elektrodenschicht 14 durch Steuern der Ätzdauer leicht verringert, so daß die seitliche Oberfläche der oberen Elektrode 14, die der Öffnung 28 gegenüberliegt, einen kleinen verbliebenen ungeätzten Ab­ schnitt in der Nachbarschaft der Oberfläche der oberen Isolier­ schicht 10a hat.

Wie Fig. 14 zeigt, wird unter Anwendung beispielsweise eines Plasmaätzens mit einer gewissen Anisotropie die obere Elektro­ denschicht 14 selektiv weggeätzt. Die freigelegte End-Oberflä­ che der oberen Elektrodenschicht 14, die durch diesen Ätz­ schritt geätzt wurde, steht hinter der Lage der End-Oberfläche des zweiten Zwischenschichtisolierfilmes 16 zurück. Zu diesem Zeitpunkt wird die zurückstehende Oberfläche der oberen Elek­ trodenschicht 14 derart weiter geätzt, daß sie die gleiche Ge­ stalt wie vor dem Ätzen behält. Damit wird die End- bzw. seit­ liche Oberfläche der oberen Elektrodenschicht 14, wie in der Abbildung gezeigt, so gebildet, daß ein Abschnitt, der zur Oberfläche der oberen Isolierschicht 10a näher liegt, weiter zurücksteht als ein Abschnitt, der zum ersten Zwischenschicht­ isolierfilm 16 näher liegt, da der erstere Abschnitt mehr ge­ ätzt wird als der letztere. Damit ist die End- bzw. seitliche Oberfläche der oberen Elektrodenschicht 14 des Kondensators so gebildet, daß sie bezüglich der Hauptoberfläche des Silizium­ substrates 1 eine geneigte Gestalt aufweist.

Bei der oben beschriebenen ersten und zweiten Ausführungsform wurde ein typischer Stapelkondensator beschrieben, die Anwen­ dung der Erfindung ist jedoch nicht auf einen Kondensator eines solchen Aufbaues beschränkt. Der Kondensator kann einen bezüg­ lich der Hauptoberfläche des Substrates zylindrisch hervorste­ henden Abschnitt haben.

Bei der oben beschriebenen ersten und zweiten Ausführungsform wurde ein Aufbau beschrieben, bei dem ein Bitleitungs-Kontakt­ abschnitt über die Anschlußfläche 18 angeschlossen ist, die Anschlußfläche 18 ist jedoch nicht speziell erforderlich. Die Erfindung kann auch auf eine Struktur ohne die Anschlußfläche 18 angewandt werden, wenn es Probleme bezüglich der Isolations­ eigenschaften zwischen einem Kontaktabschnitt einer Bitleitung und einer oberen Elektrode eines Kondensators gibt.

Bei der Halbleitereinrichtung entsprechend der Erfindung ist zwischen der oberen Elektrode eines Kondensators und einer be­ nachbarten leitenden Schicht dick eine Isolierschicht gebildet, wobei die obere Elektrodenschicht des Kondensators bezüglich der End- bzw. seitlichen Oberfläche eines ersten Zwischen­ schichtisolierfilmes, der die obere Oberfläche der oberen Elek­ trodenschicht bedeckt, durch isotropes Ätzen zurückstehend und so ausgebildet ist, daß die Seiten-Oberfläche bzw. -Kante mit einer Seitenwand-Isolierschicht bedeckt ist, so daß die dielek­ trische Durchbruchsspannung zwischen der oberen Elektrode des Kondensators und der benachbarten leitenden Schicht erhöht werden kann.

Claims (8)

1. DRAM mit
einem Halbleitersubstrat (1) eines ersten Leitungstpys mit einer Hauptoberfläche,
einem ersten und einem zweiten Störstellengebiet (9, 9) eines zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrates gebildet sind,
einer auf der Hauptoberfläche des Halbleitersubstrates (1) zwischen dem ersten und zweiten Störstellengebiet (9, 9) mit einer dazwischengelegten Gateisolierschicht (7) gebildeten Gateelektrodenschicht (8a),
einer die Oberfläche der Gateelektrodenschicht (8a) bedec­ kenden ersten Isolierschicht (10a, 10b),
einer auf der Oberfläche des ersten Störstellengebietes (9) gebildeten und einen sich auf die Oberfläche der ersten Iso­ lierschicht (10a) auf der Gateelektrodenschicht (8a) er­ streckenden Endabschnitt aufweisenden unteren Elektroden­ schicht (12),
einer auf einer Oberfläche der unteren Elektrodenschicht (12) gebildeten dielektrischen Schicht (13),
einer auf einer Oberfläche der dielektrischen Schicht (13) gebildeten und über der Gateelektrodenschicht (8a) endenden oberen Elektrodenschicht (14),
einem auf einer Oberfläche der oberen Elektrodenschicht (14) gebildeten und mit seinem Ende (16a) über der Gateelektro­ denschicht (8a) liegenden ersten Zwischenschichtisolierfilm (16), wobei die Lage dessen Endes (16a) zum zweiten Stör­ stellengebiet (9) näher ist als diejenige des Endes (14a) der oberen Elektrodenschicht (14),
einer Seitenwand-Isolierschicht (15), die die seitliche End- Oberflächen der oberen Elektrodenschicht (14a) und des ersten Zwischenschichtisolierfilmes (16a) bedeckt, oberhalb der Gateelektrodenschicht (8a),
einem auf einer Oberfläche des ersten Zwischenschichtiso­ lierfilmes (16) gebildeten zweiten Zwischenschichtisolier­ film (17) und
einer mit dem zweiten Störstellengebiet (9) durch ein Kon­ taktloch (19), das im zweiten Zwischenschichtisolierfilm (17) gebildet ist, verbundenen Verbindungsschicht (20).

2. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß die seit­ liche End-Oberfläche (14a) der oberen Elektrodenschicht (14), die oberhalb der Gateelektrode (8a) liegt, bezüglich der Hauptoberfläche des Halbleitersubstrates (1) geneigt ausgebildet ist.

3. DRAM nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Verbindungsschicht (20) eine Bitleitung bildet.

4. DRAM nach einem der Ansprüche 1 bis 3, dadurch gekennzeich­ net, daß der DRAM weiter eine leitende Anschlußfläche (18), die auf einer Oberfläche des zweiten Störstellengebietes gebildet ist, aufweist und daß die Verbindungsschicht (20) mit der leitenden Anschlußfläche (18) durch das Kontaktloch (19), welches die Oberfläche der leitenden Anschlußfläche (18) erreicht, verbunden ist.

5. Verfahren zur Herstellung eines DRAM, der ein ein Störstel­ lengebiet (9), einen mit dem Störstellengebiet verbundenen Verbindungs-Kontaktabschnitt (19), eine leitende Schicht (14), die einen zum Verbindungs-Kontaktabschnitt benachbar­ ten Endabschnitt aufweist, einen eine obere Oberfläche und seitliche Oberfläche der leitenden Schicht (13) bedeckenden oberen Isolierfilm (16) und eine Seitenwand-Isolierschicht (15) aufweisendes Halbleitersubstrat (1) aufweist, mit den Schritten:
Bilden einer ersten Isolierschicht (10a, 10b) auf einer Hauptoberfläche des Halbleitersubstrates (1) bei Bildung von Störstellengebieten (9) in der Hauptoberfläche, Stapeln der leitenden Schicht (14) und der zweiten Iso­ lierschicht (16) auf einer Oberfläche der ersten Isolier­ schicht,
Mustern der zweiten Isolierschicht (16) und der leitenden Schicht (14) in eine vorbestimmte Gestalt und Bilden ausge­ richteter End-Oberflächen (16a, 14a) der zweiten Isolier­ schicht und der leitenden Schicht,
wobei die End-Oberfläche der leitenden Schicht (14a) hinter der End-Oberfläche des zweiten Isolierfilmes (16a) durch se­ lektives Ätzen der leitenden Schicht mit gebildetem zweiten Isolierfilm zurückstehend ausgebildet wird,
Bilden der Seitenwand-Isolierschicht (15) auf der End-Ober­ fläche der zweiten Isolierschicht und der zurückstehenden End-Oberfläche der leitenden Schicht,
Bilden des Verbindungs-Kontaktabschnittes (19) benachbart zur Seitenwand-Isolierschicht in Verbindung mit dem Störstellengebiet (9).

6. Verfahren zur Herstellung eines DRAM nach Anspruch 5, da­ durch gekennzeichnet, daß der Schritt des Ausbildens einer gegenüber der End-Oberfläche des zweiten Isolierfilmes zu­ rückstehenden End-Oberfläche der leitenden Schicht unter An­ wendung eines anisotropen Ätzens ausgeführt wird.

7. Verfahren zur Herstellung eines DRAM nach Anspruch 6, da­ durch gekennzeichnet, daß das isotrope Ätzen unter Bedeckung der Oberfläche des Störstellengebietes (9) mit der ersten Isolierschicht (10a, 10b) ausgeführt wird.

8. Verfahren zur Herstellung eines DRAM nach einem der Ansprü­ che 5 bis 7, dadurch gekennzeichnet, daß der Schritt des Bildens der Seitenwand-Isolierschicht (15) die Schritte des Bedeckens der Oberfläche des zweiten Isolierfilmes (16) und der zurückstehenden Seiten-Oberfläche (14a) der leitenden Schicht mit einer dritten Isolierschicht (17) und des iso­ tropen Ätzens der dritten Isolierschicht aufweist.