DE3922456C2 - - Google Patents
Info
- Publication number
- DE3922456C2 DE3922456C2 DE3922456A DE3922456A DE3922456C2 DE 3922456 C2 DE3922456 C2 DE 3922456C2 DE 3922456 A DE3922456 A DE 3922456A DE 3922456 A DE3922456 A DE 3922456A DE 3922456 C2 DE3922456 C2 DE 3922456C2
- Authority
- DE
- Germany
- Prior art keywords
- insulating film
- film
- memory cell
- capacitor
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000003990 capacitor Substances 0.000 claims description 45
- 239000012535 impurity Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 4
- 239000012774 insulation material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 31
- 229920005591 polysilicon Polymers 0.000 description 22
- 238000009792 diffusion process Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- -1 aluminum Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
Die Erfindung bezieht sich auf eine Halbleiterspeicherzelle
nach dem Oberbegriff des Patentanspruches 1 und
auf ein Verfahren zum Herstellen derselben.
Eine derartige Halbleiterspeicherzelle ist in der nachveröffentlichten
DE 39 10 033 A1 beschrieben. Bei dieser
Halbleiterspeichereinrichtung ist der Öffnungsabschnitt vollständig
von der ersten Elektrodenschicht gefüllt.
Eine ähnliche Speicherzelle, bei der der Kondensator auch im
Öffnungsabschnitt gebildet ist, die jedoch keinen leitenden Film
im Sinne des Anspruches 1 aufweist, ist aus der US 41 51 607
bekannt.
Diese Speicherzellen sind vom Ein-Transistor-
Ein-Kondensator-Typ, die einen MOS-(Metalloxidhalbleiter)-
Transistor und ein Kondensatorelement, das damit verbunden
ist, aufweisen. Die Speicherzellenstruktur dieses Types ist
einfach und ermöglicht die Verbesserung des Grades der Inte
gration des Speicherzellenfeldes, so daß diese Struktur weit
verbreitet für DRAMs ist, die eine hohe Kapazität haben.
Fig. 5 ist eine Draufsicht, die ein Beispiel eines Speicher
zellenfeldes eines DRAMs vom Typ des übereinandergeschichte
ten Kondensators ist. Fig. 6A bis 6D sind Querschnittsan
sichten entlang der Linie VIII-VIII von Fig. 5, die in der
Reihenfolge die Schritte zur Herstellung einer derartigen
Struktur zeigen. Solche Speicherzellen vom übereinanderge
schichteten Typ des DRAMs werden gemäß der folgenden Her
stellungsschritte hergestellt.
Zuerst wird, wie in Fig. 6A gezeigt ist, ein dicker Feldoxid
film 2 auf einer Oberfläche eines Halbleitersubstrates 1
gebildet zum Umgeben eines Elemente bildenden Bereiches durch
das LOCOS-(lokale Oxidation von Silizium)-Verfahren. Danach
werden bemusterte Gateelektroden (Wortleitungen) 4a und 4b
auf der Oberfläche des Halbleitersubstrates gebildet, wobei
ein dünner Oxidfilm 3 dazwischen eingefügt wird. Diffundierte
Störstellengebiete 5a und 5b werden in den Oberflächen des
Halbleitersubstrates 1 auf beiden Seiten der Gateelektrode
4a gebildet, die auf der Oberfläche des Halbleitersubstrates
1 gebildet ist. Die Ränder der Gateelektroden 4a und 4b wer
den mit einem isolierenden Film 6 bedeckt.
Als nächstes wird, wie in Fig. 6B gezeigt ist, eine leitende
Polysiliziumschicht 7 auf die Oberfläche des isolierenden
Filmes 6 geschichtet.
Weiter wird, wie in Fig. 6C gezeigt ist, die Polysilizium
schicht 7 nach einem vorgeschriebenen Muster durch anisotro
pes Ätzen, wie etwa reaktives Ionenätzen, bemustert. Aniso
tropes Ätzen wird zum Beispiel durch gerichtete Ionen auf
die Oberfläche der Polysiliziumschicht 7 durchgeführt. Die Reak
tion zwischen Ionen und Schicht schreitet fort, und die
Schicht wird um eine gewöhnliche Dicke in die einzige Rich
tung in die Schicht geätzt. Die bemusterte Polysilizium
schicht 7 stellt eine untere Elektrode 8 des Kondensators
dar. Die Oberflächenfläche der unteren Elektrode 8, die aus
Polysilizium gebildet ist, sollte so groß wie möglich sein,
damit die Kapazität des Kondensators erhöht wird. Daher wird
die Polysiliziumschicht 7, die in dem Schritt der Fig. 6B
abgeschieden ist, dick gemacht. Die Ätzmethode, die zum Be
mustern eingesetzt wird, ist anisotropes Ätzen, bei dem das
Ätzen nicht in die horizontale Richtung zu der Hauptober
fläche des Substrates ausgeführt wird. Aufgrund des aniso
tropen Ätzens jedoch, bei dem eine gemeinsame Dicke der Poly
siliziumschicht durchgeätzt wird, werden Abschnitte der Poly
siliziumschicht 7 als Reste 9 in den Bereichen gelassen,
wo die Oberfläche des Halbleitersubstrates 1 oder die Ober
fläche des Feldoxidfilmes 2 die Seitenbereiche der Gateelek
trode 4 schneidet. Die Bereiche, wo die Reste 9 gebildet
werden, sind in der Draufsicht von Fig. 5 gezeigt.
Danach wird, wie in Fig. 6D gezeigt ist, ein Siliziumnitrid
film 10, der eine dielektrische Schicht des Kondensators
darstellt, abgeschieden, eine Polysiliziumschicht, die eine
obere Elektrode 11 darstellt, wird darauf geschichtet, und
der Kondensator wird durch Bemustern gebildet.
Bei dem oben beschriebenen Verfahren zum Herstellen von DRAMs
vom übereinandergeschichteten Typ stellt der Rest 9 des lei
tenden Polysiliziums, der in dem Schritt des Herstellens
der unteren Elektrode 8 gebildet wird, wie in Fig. 6C gezeigt
ist, ein Problem dar. Wie nämlich in Fig. 5 gezeigt ist,
verursachen die gebildeten Reste 9 einen Kurzschluß zwischen
den Elektroden der Kondensatoren der Speicherzellen, die
in einem Abstand voneinander in der horizontalen Richtung
angeordnet sind. Daher werden im Betrieb Kurzschlüsse durch
die leitenden Reste 9 zwischen den Speicherzellen verursacht,
was eine Fehlfunktion und ähnliches verursacht.
Im folgenden wird eine Lösung gemäß dem Stand der Technik
des Problemes beschrieben, das durch die Reste des Ätzens
verursacht ist. Eine Struktur ist in der japanischen Offen
legungsschrift Nr. 36 853/1987 gezeigt, bei der die Kapazität
des Kondensators im Vergleich mit dem oben beschriebenen
DRAM vom geschichteten Typ weiter vergrößert ist. Fig. 7A
und 7B sind Querschnittsansichten, die die Querschnittsstruk
tur der Speicherzelle eines DRAMs zeigt, der in dieser Publi
kation gezeigt ist und gemäß eines repräsentativen Herstel
lungsverfahrens hergestellt ist. Bei diesem Beispiel wird
ein isolierender Film 6, der eine Gateelektrode 4 eines Über
tragungsgatetransistors 13 bedeckt, dick gemacht, und ein
Kondensator 14 wird unter Benutzung eines Öffnungsbereiches
12 und dessen Oberfläche selektiv in dem isolierenden Film
6 gebildet. Die wichtigen Herstellungsschritte werden im
folgenden beschrieben.
Zuerst wird, wie in Fig. 7A gezeigt ist, ein isolierender
Film 6 dick auf einem Halbleitersubstrat 1 abgeschieden,
auf dem ein Übertragungsgatetransistor 13 gebildet wird.
Die Oberfläche des Filmes wird flach gemacht. Danach wird
der isolierende Film 6 bemustert, und Öffnungsabschnitte
12 werden auf den Oberflächen von diffundierten Störstellen
gebieten 5a und 5b gebildet, die auf der Oberfläche des Halb
leitersubstrates 1 gebildet sind.
Danach wird, wie in Fig. 7B gezeigt ist, ein Kondensator
14 in dem Öffnungsbereich 12 des isolierenden Filmes 6 und
auf der Oberfläche des isolierenden Filmes 6 gebildet. Der
Kondensator 14 weist eine untere Elektrode 8, die in direktem
Kontakt mit dem diffundierten Störstellengebiet 5a steht,
eine obere Elektrode 11 und eine dielektrische Schicht 10,
die zwischen der unteren Elektrode 8 und der oberen Elektrode
11 eingeschlossen ist, auf. Die untere Elektrode 8 endet
auf einer flachen Oberfläche des isolierenden Filmes 6. Daher
wird bei dem Schritt des Bemusterns der unteren Elektrode
8 kein Rest entstehen, da kein Abschnitt der Elektrode 8
beim Ätzen nachbleibt. Der Öffnungsbereich 12 ist nur in
den Oberflächen der diffundierten Störstellenbereiche 5a
und 5b gebildet. Der Öffnungsabschnitt 12 ist nicht zwischen
benachbarten Störstellenbereichen gebildet, wobei der isolie
rende Feldfilm 2 dazwischen angeordnet ist. Daher gibt es
keine Reste des Ätzens, die über benachbarten Störstellen
bereichen gebildet sind. Zusätzlich ist der Kondensator 14
von der Oberfläche des isolierenden Filmes 6 entlang der
inneren Wand des Öffnungsabschnittes 12 gekrümmt. Folglich
wird die Oberflächenfläche der kapazitiven Verbindung groß,
wodurch die Kapazität vergrößert wird.
Das Verfahren zum Herstellen der Speicherzelle mit einer
solchen Struktur weist jedoch einen Schritt auf, der das
Bemustern zum Bilden des Öffnungsabschnittes 12 in dem iso
lierenden Film 6 enthält, wie in Fig. 7A gezeigt ist. Bei
diesem Schritt wird im allgemeinen die Photolithographie
benutzt. Dieses Verfahren weist einen Schritt der Ausrichtung
von einer Bemusterungsmaske zum Bilden des Öffnungsabschnit
tes 12 auf. Da ein Spielraum im Hinblick auf den Fehler des
Ausrichtens der Masken vorhanden sein sollte, wird die Breite
der Diffusion des diffundierten Störstellenbereiches 5a
natürlicherweise groß. Die Breite der Diffusion des diffun
dierten Störstellenbereiches 5a ist ein Faktor, der die Ver
kleinerung der Speicherzellenstruktur verhindert.
Wie oben beschrieben ist, werden bei der Speicherzellenstruk
tur des DRAMs die folgenden Punkte gewünscht: die Gatestruk
tur des Übertragungsgatetransistors, der einen Teil der Spei
cherzelle darstellt, soll verkleinert werden, und die
Fläche des Kondensators, der ebenfalls einen Teil
der Speicherzelle darstellt, soll vergrößert werden, damit
die Kapazität des Kondensators erhalten und möglichst weiter
vergrößert werden kann, die normalerweise, wenn die Transi
storstruktur verkleinert wird, ebenfalls abnimmt. Das normale
Verfahren weist die Nachteile auf, daß es Kurzschlüsse zwi
schen den Kondensatoren geben kann, die durch das Herstellungsver
fahren verursacht werden, und daß der diffun
dierte Störstellenbereich des Transistors relativ groß werden kann, was durch die
Erhöhung der Kapazität des Kondensators verursacht wird.
Es ist daher Aufgabe der Erfindung, den Grad der Integration
durch Miniaturisierung der Strukturen von Halbleiterspei
chereinrichtungen zu erhöhen, insbesondere soll die Konden
satorkapazität eines DRAMs mit einem übereinandergeschich
teten Kondensator vergrößert werden und die Struktur der
Speicherzelle verkleinert werden.
Die erfindungsgemäße Halbleiterspeichereinrichtung ist durch
die Merkmale des Anspruches 1 gekennzeichnet.
Die Fläche des Kondensators
ist so vergrößert, daß die Kapazität durch die
oben beschriebene Struktur vergrößert ist.
Der in dem isolierenden Film gebildete Öffnungsabschnitt
ist mit einem der diffundierten Störstellengebiete des
Schaltelementes durch eine leitende Schicht verbunden. Die
leitende Schicht ist breiter als der diffundierte Störstellenbereich.
Die elektrische Verbindung zwischen dem Kondensator,
der auch in dem Öffnungsabschnitt
des isolierenden Filmes gebildet ist, und dem
Transistor wird durch die leitende Schicht realisiert. Folglich
kann der Störstellenbereich des Transistors mit einer
minimalen Breite der Diffusion gebildet werden, welche den
Kontakt des Störstellengebietes mit der leitenden Schicht
ermöglicht. Weiterhin kann der Kondensator
in dem Öffnungsabschnitt so gebildet sein,
daß er in vollem Kontakt mit der leitenden Schicht in dem
weiten Bereich der leitenden Schicht steht, der weiter ist
als der Störstellenbereich. Daher kann die Breite der Diffusion
in den Störstellenbereich verringert werden, da es nicht
nötig ist, einen Spielraum für den Fehler der Ausrichtung
der Masken zum Bilden des Öffnungsabschnittes vorzusehen.
Zusätzlich kann die Breite der Öffnung in dem isolierenden
Film frei innerhalb der Breite der leitenden Schicht gewählt
werden. Folglich kann die Fläche des in dem Öffnungsabschnitt
gebildeten Kondensators
vergrößert werden.
Bevorzugte Ausgestaltungen der erfindungsgemäßen Halbleiterspeicherzelle
sind in den zugehörigen Unteransprüchen ausgeführt.
Die Aufgabe wird auch durch ein Verfahren mit den Merkmalen
des Patentanspruches 6 gelöst.
Eine bevorzugte Ausgestaltung des Verfahrens ist in dem
zugehörigen Unteranspruch ausgeführt.
Es folgt die Beschreibung von Ausführungsbeispielen anhand
der Figuren. Von den Figuren zeigen:
Fig. 1 eine Querschnittsansicht einer Speicherzelle
eines DRAMs gemäß einer ersten Ausführungsform
der Halbleiterspeichereinrichtung;
Fig. 2A, 2B, 2C und 2D Querschnittsansichten der Schritte des Verfahrens
zum Herstellen der Speicherzelle
der ersten Ausführungsform;
Fig. 3 eine Querschnittsansicht einer Speicherzelle
eines DRAMs gemäß einer zweiten Ausführungsform;
Fig. 4 eine Querschnittsansicht einer Speicherzelle
eines DRAMs gemäß einer dritten Ausführungsform;
Fig. 5 eine Draufsicht auf einen Abschnitt eines
Speicherzellenfeldes;
Fig. 6A, 6B, 6C und 6D Querschnittsansichten der Schritte des Verfahrens
zum Herstellen der Speicherzelle
des DRAMs; und
Fig. 7A und 7B Querschnittsansichten der wesentlichen
Schritte des Herstellungsverfahrens einer
Speicherzelle eines anderen DRAMs.
Wie in Fig. 1 gezeigt ist, weist die Speicherzelle einen
Übertragungsgatetransistor (Schaltelement) 13 und einen Kon
densator (passives, ein Signal speicherndes Element) 14 auf.
Die Speicherzelle ist von einem dicken Feldoxidfilm 2 umge
ben, der auf einer Oberfläche eines Halbleitersubstrates
1 gebildet ist, so daß die Speicherzelle getrennt und iso
liert von benachbarten Speicherzellen ist. Der Übertragungs
gatetransistor 13 weist diffundierte Störstellenbereiche 5a
und 5b, die auf der Oberfläche des Halbleitersubstrates 1
gebildet sind, und eine Gateelektrode 4a, die zwischen den
diffundierten Störstellenbereichen 5a und 5b gebildet ist,
auf, wobei ein dünner Gateoxidfilm 3 zwischen Substrat und
Gateelektrode angeordnet ist. Der Kondensator 14 weist eine
untere Elektrode 8 und eine obere Elektrode 11, die aus lei
tenden Materialien, wie Polysilizium, gebildet sind, und
eine dielektrische Schicht 10, die aus einem dielektrischen
Material, wie einem Nitridfilm oder einem Oxidfilm, gebildet
ist und zwischen den Elektroden eingeschlossen ist, auf.
Der Kondensator 14 ist so gebildet, daß er sich über einen
isolierenden Film 16, der dick auf der Oberfläche des Halb
leitersubstrates 1 gebildet ist, erstreckt, wobei der isolie
rende Film 16 eine flache Oberfläche aufweist und sich ge
krümmt entlang eines Öffnungsabschnittes 12 erstreckt, der
in dem isolierenden Film 16 gebildet ist. Die untere Elek
trode 8 des Kondensators 14 ist mit einem Störstellenbereich
5a des Übertragungsgatetransistors 13 über einen leitenden,
aus Polysilizium oder ähnlichem gebildeten Film 15 verbunden.
Der Film 15 ist so gebildet, daß er sich über die Gateelek
trode 4a des Übertragungsgatetransistors 13 und über die
Gateelektrode 4b erstreckt, die auf einer Oberfläche des
Feldoxidfilmes 2 gebildet ist.
Bei einer solchen Speicherzellenstruktur ist die Breite der
Diffusion von einem diffundierten Störstellenbereich 5a des
Übertragungsgatetransistors 13 nur durch die Begrenzung in
der Kontaktfläche zwischen dem diffundierten Störstellen
bereich und dem leitenden Film 15 begrenzt. Folglich ist
es nicht notwendig, einen Spielraum im Hinblick auf die Feh
ler in der Ausrichtung von Masken bei dem photolithographi
schen Schritt zum Bilden des Öffnungsabschnittes 12 in dem
isolierenden Film 16 in den folgenden Schritten vorzusehen.
Als Resultat kann die Breite der Diffusion des diffundierten
Störstellengebietes 5a verringert werden. Zusätzlich ist
der Öffnungsabschnitt 12 des isolierenden Filmes 16 zum Ver
binden mit dem leitenden Film 15 in dem Bereich gebildet,
in dem der leitende Film 15 gebildet ist. Daher gibt es einen
ausreichenden Spielraum zum Anordnen des Öffnungsabschnittes
12 des isolierenden Filmes 16 im Hinblick auf den leitenden
Film 15, der sich breit erstreckend über die Gateelektrode
4a des Übertragungsgatetransistors 13 gebildet
ist. Zusätzlich braucht die Breite des Öffnungsabschnittes
12 in dem isolierenden Film 16 nicht durch die Breite der
Diffusion des Störstellenbereiches 5a begrenzt zu sein. Daher
kann die Breite des Öffnungsabschnittes 12 vergrößert werden,
wodurch die Verbindungsfläche des in dem Öffnungsabschnitt
12 gebildeten Kondensators 14 vergrößert werden kann, so
daß seine Kapazität vergrößert wird.
Im folgenden wird das Verfahren zum Herstellen der Speicher
zelle dieser Ausführungsform unter Bezugnahme auf die Fig.
2A bis 2D beschrieben.
Zuerst wird, wie in Fig. 2A gezeigt ist, ein dicker Feldoxid
film 2 auf einer Oberfläche des Halbleitersubstrates 1 durch
das LOCOS-Verfahren gebildet. Die Oberfläche des Halbleiter
substrates 1 wird thermisch zum Bilden eines dünnen Oxid
filmes 3 oxidiert. Eine Polysiliziumschicht und ein isolie
render Film 6 werden durch das CVD-Verfahren oder ähnliches
abgeschieden. Vorgeschriebene Muster werden durch Photolitho
graphie und Ätzen gebildet. So werden Gateelektroden 4a und
4b eines Übertragungsgatetransistors 13 gebildet. Ionen von
Störstellen werden in die Oberfläche des Halbleitersubstrates
unter Benutzung der Gateelektrode 4a als eine Maske implan
tiert. Dadurch werden die Störstellenbereiche 5a und 5b ge
bildet. Darauffolgend wird ein isolierender Film 6 weiter
auf der Oberfläche des Halbleitersubstrates 1 abgeschieden,
und der isolierende Film 6 wird seletiv durch anisotropes
Ätzen zum Bilden der Seitenwände des isolierenden Filmes 6
auf den Seiten der Gateelektroden 4a und 4b entfernt.
Darauffolgend wird, wie in Fig. 2B gezeigt ist, ein leitender
Film 15 aus Polysilizium oder ähnlichem dünn auf der Ober
fläche des Halbleitersubstrates 1 abgeschieden. Die Poly
siliziumschicht wird so bemustert, daß sie auf einem Bereich
angeordnet ist, der sich von einem oberen Abschnitt der Gate
elektrode 4a des Übertragungsgatetransistors 13 zu einem
oberen Abschnitt der Gateelektrode 4b, die auf dem Feldoxid
film 2 gebildet ist, erstreckt. Der leitende Film 15 weist
einen Abschnitt auf, der auf einem oberen Abschnitt des dif
fundierten Störstellenbereiches 5a abgeschieden ist, welcher
Abschnitt als ein Kontaktbereich dient.
Als nächstes wird, wie in Fig. 2C gezeigt ist, ein dicker
isolierender Film 16, wie ein Siliziumoxidfilm, auf der Ober
fläche des leitenden Filmes 15 und ähnlichem durch das CVD-
Verfahren abgeschieden. Der Siliziumoxidfilm wird so abge
schieden, daß die Oberfläche des dicken isolierenden Filmes
16 flach wird. Dieser Schritt kann auch durch das folgende
Verfahren durchgeführt werden. Es kann ein BPSG-(Borphosphor
silikatglas)-Film auf der Oberfläche des leitenden Filmes
15 und ähnlichem durch das CVD-Verfahren gebildet werden,
und danach wird der BPSG-Film wiederum durch thermisches
Behandeln verflüssigt, um seine Oberfläche flach zu machen.
Als ein weiteres Verfahren kann der isolierende Film 16 durch
ein "RF-Bias-ECR-Plasma-CBD-Verfahren" hergestellt werden.
Hierzu wird Bezug genommen auf "Planarization of Insulating
Interlayer by Bias ECR Plasma CVD" von T. Akahori u.a., SEMI
Technology Symposium, 28. November 1988.
Danach wird ein Öffnungsabschnitt 12, der tief genug ist,
um den leitenden Film 15 zu erreichen, durch Photolitho
graphie und Ätzen in dem isolierenden Film 16 gebildet. Die
Fläche des Öffnungsabschnittes 12 ist so gewählt, daß er
in dem Bereich enthalten ist, in dem der leitende Film 15
gebildet ist. Die zum Bilden des Öffnungsabschnittes 12 be
nutzte Maske ist mit dem Bereich des leitenden Filmes 15
ausgerichtet. Daher ist ein Fehler im Ausrichten der Maske
unabhängig von der Breite der Diffusion des diffundierten
Störstellenbereiches 5a, und daher hat er keine Beziehung
zu der Breite des diffundierten Störstellenbereiches 5a.
Danach wird, wie in Fig. 2D gezeigt ist, Polysilizium auf
der Oberfläche des isolierenden Filmes 16 und auf der inneren
Oberfläche des Öffnungsabschnittes 12 durch das CVD-Verfahren
oder ähnliches abgeschieden. Diese Polysiliziumschicht wird
so bemustert, daß der äußere Endabschnitt der Polysilizium
schicht auf der flachen Oberfläche des isolierenden Filmes
16 angeordnet ist. Die Polysiliziumschicht stellt die untere
Elektrode des Kondensators 14 dar. Die untere Elektrode 8
ist mit dem leitenden Film 15 an dem Boden des Öffnungsab
schnittes 12 des isolierenden Filmes 16 verbunden. Diese
Struktur bewirkt einen Kontakt zwischen dem diffundierten
Störstellenbereich 5a des Übertragungsgatetransistors 13
und der unteren Elektrode 8 des Kondensators 14 durch den
leitenden Film 15. Eine aus einem Siliziumnitridfilm oder
einem Siliziumoxidfilm gebildete dielektrische Schicht 10
wird auf der Oberfläche der unteren Elektrode 8 usw. gebil
det, und eine Polysiliziumschicht wird darauf abgeschieden.
Diese werden durch Ätzen zum Bilden der dielektrischen
Schicht 10 und der oberen Elektrode 11 des Kondensators 14
bemustert. Der Übertragungsgatetransistor 13 und der Konden
sator 14, die eine Speicherzelle eines DRAMs darstellen,
werden durch die oben beschriebenen Schritte gebildet.
Bei der in Fig. 3 gezeigten zweiten Ausführungsform ist der
Öffnungsbereich des in dem isolierenden Film 16 gebildeten
Öffnungsabschnittes 12 breiter gemacht als der Diffusions
bereich des diffundierten Störstellenbereiches 5a des Über
tragungsgatetransistors 13. Durch Zwischenschieben eines
breiten leitenden Filmes 15 kann der Öffnungsbereich des
Öffnungsabschnittes 12 vergrößert werden, wodurch der kapa
zitive Verbindungsbereich des Kondensators 14 weit in die
vertikale Richtung und in die horizontale des Öffnungsab
schnittes 12 in dem isolierenden Film 16 erstreckt werden.
Dieses macht es weiterhin möglich, die Kapazität des Konden
sators 14 zu erhöhen.
Bei der in Fig. 4 gezeigten dritten Ausführungsform ist die
Erfindung auf eine Speicherzelle angewandt, die eine soge
nannte Feldabschirmisolierstruktur aufweist, bei der eine
Transistorstruktur benutzt wird, um die Elemente in der Spei
cherzelle voneinander zu trennen. Bei der Feldabschirmiso
lierstruktur ist eine Transistorstruktur zwischen benachbar
ten Speicherzellen gebildet, eine Spannung, die den norma
lerweise ausgeschalteten Zustand des Transistors ermöglicht,
ist an eine Elektrode der Transistorstruktur so angelegt,
daß die Speicherzellen voneinander getrennt und isoliert
sind. Ein Störstellenbereich 5a von einem Übertragungsgate
transistor 13 und ein anderer Störstellenbereich (nicht ge
zeigt) des anderen Transistors stellen die Source- und Drain
gebiete dar, wobei eine isolierende Elektrode 20 dazwischen
eingeschlossen ist und eine Gateelektrode darstellt. Durch
Anlegen eines negativen oder Nullpotentiales an die isolie
rende Elektrode 20 kann die Bildung eines Kanales auf der
Oberfläche des Halbleitersubstrates unterhalb der isolieren
den Elektrode 20 verhindert werden. Weitere Einzelheiten
einer Feldabschirmisolierstruktur sind zum Beispiel in der US 41 51 607
beschrie
ben. Im Vergleich mit der isolierenden LOCOS-Struktur kann
bei dieser Struktur das Problem des sogenannten "Vogelschna
bels", bei dem der isolierende Bereich vergrößert ist, ver
hindert werden. Diese Ausführungsform,
bei der der Elemente
trennende Bereich weiter verkleinert ist, verkleinert weiter
hin die Speicherzellenstruktur.
Obwohl die untere Elektrode 8 und die obere Elektrode 11,
die den Kondensator 14 darstellen, aus Polysilizium in der
oben beschriebenen Ausführungsform gebildet sind, können sie
auch aus Metallen, wie Aluminium, einem Metall mit einem
hohen Schmelzpunkt usw., gebildet werden.
Die Form des Kondensators 14 ist nicht auf die in den Fig.
1 und 4 gezeigte begrenzt, und sie kann weiterhin auf die
Oberfläche des isolierenden Filmes 16 erstreckt werden, oder
sie kann eine Stufe aufweisen.
Obwohl Polysilizium als leitender Film 15 in den oben be
schriebenen Ausführungsformen benutzt ist, ist er nicht auf
dieses beschränkt, jedes leitende Material kann verwandt
werden.
Wie oben beschrieben ist, kann die Kapa
zität des Kondensators durch Bilden des Kondensators auf
der Oberfläche eines isolierenden Filmes und in einem in
dem isolierenden Film gebildeten Abschnitt erhöht
werden.
Eine leitende Schicht ist zwischen der unteren Elektrode
des Kondensators und dem Störstellenbereich des Übertragungs
gatetransistors so angeordnet, daß die Begrenzung der räum
lichen Beziehung zum Verbinden zwischen der Elektrode und
dem Bereich erleichtert wird. Daher kann die Breite der Dif
fusion des Störstellenbereiches des Übertragungsgatetransi
stors verringert werden, da der Spielraum für die Verbindung
weggelassen werden kann. Da das Bemustern des Kondensators
auf einer flachen Oberfläche des isolierenden Filmes durch
geführt wird, können Defekte, die beim Bemustern erzeugt
werden, ausgeschlossen werden. Somit kann eine Halbleiter
speichereinrichtung geschaffen werden, die hohe Zuverlässig
keit bei dem Herstellungsverfahren aufweist und bei der die
Struktur verringert werden kann, ohne daß die Kondensator
kapazität verringert wird.
Claims (7)
1. Halbleiterspeicherzelle mit einem Transistor (13) und
einem Kondensator (14);
bei der der Transistor (13) und der Kondensator (14) von einem Elemente trennenden Bereich (2) umgeben sind;
bei der der Transistor (13) einen ersten und einen zweiten in einem Abstand voneinander in einem Halbleitersubstrat (1) angeordneten Störstellenbereich (5a, 5b) und eine auf der Oberfläche des Halbleitersubstrates (1) zwischen den beiden Störstellenbereichen (5a, 5b) gebildete und von Isolationsmaterial (3, 6) eingeschlossene erste leitende Schicht (4a) aufweist;
bei der ein leitender Film (15) auf dem ersten Störstellenbereich (5a) gebildet ist, der sich bis zu einem oberen Abschnitt der ersten leitenden Schicht (4a) und bis zu einem oberen Abschnitt des Elemente trennenden Bereiches (2) erstreckt;
bei der ein isolierender Film (16) mit einer flachen Oberfläche und einem sich in den isolierenden Film (16) bis zu dem leitenden Film (15) erstreckenden Öffnungsabschnitt (12) auf dem Halbleitersubstrat (1) gebildet ist; und
bei der der Kondensator (14) auf einer Oberfläche des isolierenden Filmen (16) gebildet ist und eine mit dem leitenden Film (15) verbundene erste Elektrodenschicht (8), einen in Kontakt mit der ersten Elektrodenschicht (8) gebildeten dielektrischen Film (10) und eine in Kontakt mit dem dielektrischen Film (10) gebildete zweite Elektrodenschicht (11) aufweist; dadurch gekennzeichnet, daß der Kondensator (14) auch in dem Öffnungsabschnitt (12) gebildet ist.
bei der der Transistor (13) und der Kondensator (14) von einem Elemente trennenden Bereich (2) umgeben sind;
bei der der Transistor (13) einen ersten und einen zweiten in einem Abstand voneinander in einem Halbleitersubstrat (1) angeordneten Störstellenbereich (5a, 5b) und eine auf der Oberfläche des Halbleitersubstrates (1) zwischen den beiden Störstellenbereichen (5a, 5b) gebildete und von Isolationsmaterial (3, 6) eingeschlossene erste leitende Schicht (4a) aufweist;
bei der ein leitender Film (15) auf dem ersten Störstellenbereich (5a) gebildet ist, der sich bis zu einem oberen Abschnitt der ersten leitenden Schicht (4a) und bis zu einem oberen Abschnitt des Elemente trennenden Bereiches (2) erstreckt;
bei der ein isolierender Film (16) mit einer flachen Oberfläche und einem sich in den isolierenden Film (16) bis zu dem leitenden Film (15) erstreckenden Öffnungsabschnitt (12) auf dem Halbleitersubstrat (1) gebildet ist; und
bei der der Kondensator (14) auf einer Oberfläche des isolierenden Filmen (16) gebildet ist und eine mit dem leitenden Film (15) verbundene erste Elektrodenschicht (8), einen in Kontakt mit der ersten Elektrodenschicht (8) gebildeten dielektrischen Film (10) und eine in Kontakt mit dem dielektrischen Film (10) gebildete zweite Elektrodenschicht (11) aufweist; dadurch gekennzeichnet, daß der Kondensator (14) auch in dem Öffnungsabschnitt (12) gebildet ist.
2. Speicherzelle nach Anspruch 1,
dadurch gekennzeichnet, daß der leitende Film (15) sich so
erstreckt, daß er über einem oberen Abschnitt einer weiteren
leitenden Schicht (4b) liegt, die auf dem Element trennenden
Bereich (2) gebildet ist, wobei eine isolierende Schicht (6)
dazwischen angeordnet ist.
3. Speicherzelle nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß der Öffnungsabschnitt (12) des
isolierenden Filmes (16) breiter als der erste Störstellenbereich
(5a) gebildet ist.
4. Speicherzelle nach Anspruch 2 oder 3,
dadurch gekennzeichnet, daß der Elemente trennende Bereich
(2) eine Elemente trennende Elektrodenschicht aufweist, die
auf dem Halbleitersubstrat (1) gebildet ist, wobei ein isolierender
Film dazwischen angeordnet ist.
5. Speicherzelle nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß der leitende Film (15) aus polykristallinem
Silizium gebildet ist.
6. Verfahren zum Herstellen einer Speicherzelle nach einem
der Ansprüche 1 bis 5, mit den Schritten:
Bilden des leitenden Filmes (15) auf der Oberfläche des Halbleitersubstrates (1), auf der der Transistor (14) gebildet ist;
Bemustern des leitenden Filmes (15);
Bilden des planaren isolierenden Filmes (16) auf der gesamten Oberfläche des Halbleitersubstrates (1);
Ätzen des isolierenden Filmes (16) zum Vorsehen des Öffnungsabschnittes (12), der tief genug ist, um den leitenden Film (15) zu erreichen;
Bilden der ersten Elektrodenschicht (8) auf der planaren Oberfläche des isolierenden Filmes (16), auf einer inneren Oberfläche des Öffnungsabschnittes (12) und einer Oberfläche des leitenden Filmes (15), der in dem Öffnungsabschnitt (12) offenliegt;
Bilden des dielektrischen Filmes (10) auf der Oberfläche der ersten Elektrodenschicht (8); und
Bilden der zweiten Elektrodenschicht (11) auf der Oberfläche des dielektrischen Filmes (10).
Bilden des leitenden Filmes (15) auf der Oberfläche des Halbleitersubstrates (1), auf der der Transistor (14) gebildet ist;
Bemustern des leitenden Filmes (15);
Bilden des planaren isolierenden Filmes (16) auf der gesamten Oberfläche des Halbleitersubstrates (1);
Ätzen des isolierenden Filmes (16) zum Vorsehen des Öffnungsabschnittes (12), der tief genug ist, um den leitenden Film (15) zu erreichen;
Bilden der ersten Elektrodenschicht (8) auf der planaren Oberfläche des isolierenden Filmes (16), auf einer inneren Oberfläche des Öffnungsabschnittes (12) und einer Oberfläche des leitenden Filmes (15), der in dem Öffnungsabschnitt (12) offenliegt;
Bilden des dielektrischen Filmes (10) auf der Oberfläche der ersten Elektrodenschicht (8); und
Bilden der zweiten Elektrodenschicht (11) auf der Oberfläche des dielektrischen Filmes (10).
7. Verfahren nach Anspruch 6,
dadurch gekennzeichnet, daß das Bilden des isolierenden Filmes (16) das Bilden eines isolierenden Filmes (16) auf der gesamten Oberfläche des Halbleitersubstrates (1) und thermisches Behandeln des isolierenden Filmes (16) mit dem Ziel, eine flache Oberfläche des isolierenden Filmes (16) zu erhalten, umfaßt.
dadurch gekennzeichnet, daß das Bilden des isolierenden Filmes (16) das Bilden eines isolierenden Filmes (16) auf der gesamten Oberfläche des Halbleitersubstrates (1) und thermisches Behandeln des isolierenden Filmes (16) mit dem Ziel, eine flache Oberfläche des isolierenden Filmes (16) zu erhalten, umfaßt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63171523A JPH0221652A (ja) | 1988-07-08 | 1988-07-08 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3922456A1 DE3922456A1 (de) | 1990-01-11 |
DE3922456C2 true DE3922456C2 (de) | 1993-04-22 |
Family
ID=15924695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3922456A Granted DE3922456A1 (de) | 1988-07-08 | 1989-07-07 | Halbleiterspeichereinrichtung und verfahren zur herstellung derselben |
Country Status (3)
Country | Link |
---|---|
US (1) | US5101251A (de) |
JP (1) | JPH0221652A (de) |
DE (1) | DE3922456A1 (de) |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0258374A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体集積回路装置 |
US5248628A (en) * | 1989-09-08 | 1993-09-28 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor memory device |
JP2573384B2 (ja) * | 1990-01-24 | 1997-01-22 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
IT1245495B (it) * | 1990-01-26 | 1994-09-27 | Mitsubishi Electric Corp | Memoria ad accesso casuale dinamica avente un condensatore del tipo impilato e procedimento di fabbricazione di essa |
DE4143476C2 (de) * | 1990-01-26 | 2001-03-08 | Mitsubishi Electric Corp | Verfahren zum Herstellen einer Halbleiterspeichervorrichtung |
JP2528731B2 (ja) * | 1990-01-26 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
US5381365A (en) * | 1990-01-26 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked type capacitor and manufacturing method therefor |
US5281838A (en) * | 1990-03-13 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact between wiring layer and impurity region |
JP2623019B2 (ja) * | 1990-03-13 | 1997-06-25 | 三菱電機株式会社 | 半導体装置 |
DE4113733C2 (de) * | 1990-04-27 | 1996-01-25 | Mitsubishi Electric Corp | Feldeffekttransistor, Verfahren zur Herstellung derselben und DRAM unter Verwendung desselben |
US5276344A (en) * | 1990-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
DE4143389C2 (de) * | 1990-04-27 | 1994-11-24 | Mitsubishi Electric Corp | Verfahren zum Herstellen eines DRAM |
JP2579236B2 (ja) * | 1990-05-01 | 1997-02-05 | 三菱電機株式会社 | トランジスタおよびその製造方法 |
JP3019430B2 (ja) * | 1991-01-21 | 2000-03-13 | ソニー株式会社 | 半導体集積回路装置 |
JP3079637B2 (ja) * | 1991-04-30 | 2000-08-21 | ソニー株式会社 | 半導体メモリの製造方法 |
JPH04335567A (ja) * | 1991-05-10 | 1992-11-24 | Sony Corp | Dramセルキャパシタ |
US5428235A (en) * | 1991-06-14 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including improved connection structure to FET elements |
JP2905642B2 (ja) * | 1992-01-18 | 1999-06-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5674771A (en) * | 1992-04-20 | 1997-10-07 | Nippon Telegraph And Telephone Corporation | Capacitor and method of manufacturing the same |
US5343062A (en) * | 1992-05-29 | 1994-08-30 | Nippon Steel Corporation | Semiconductor memory having a memory cell including a capacitor with a two-layer lower electrode |
JP3172321B2 (ja) * | 1993-04-26 | 2001-06-04 | 三洋電機株式会社 | 半導体記憶装置の製造方法 |
JP2956482B2 (ja) * | 1994-07-29 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
US5576240A (en) * | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
EP0740348B1 (de) * | 1995-04-24 | 2002-02-27 | Infineon Technologies AG | Halbleiter-Speichervorrichtung unter Verwendung eines ferroelektrischen Dielektrikums und Verfahren zur Herstellung |
ATE223108T1 (de) * | 1995-04-24 | 2002-09-15 | Infineon Technologies Ag | Halbleiter-speichervorrichtung unter verwendung eines ferroelektrischen dielektrikums und verfahren zur herstellung |
US6040616A (en) * | 1995-06-06 | 2000-03-21 | Lucent Technologies Inc. | Device and method of forming a metal to metal capacitor within an integrated circuit |
JPH09115903A (ja) * | 1995-10-18 | 1997-05-02 | Nec Corp | 半導体装置の製造方法 |
EP0825650A3 (de) * | 1996-08-21 | 2003-05-21 | Texas Instruments Inc. | DRAM-Zelle mit Stapel-Kondensator |
JP3466851B2 (ja) | 1997-01-20 | 2003-11-17 | 株式会社東芝 | 半導体装置及びその製造方法 |
US5786250A (en) * | 1997-03-14 | 1998-07-28 | Micron Technology, Inc. | Method of making a capacitor |
US6057571A (en) * | 1998-03-31 | 2000-05-02 | Lsi Logic Corporation | High aspect ratio, metal-to-metal, linear capacitor for an integrated circuit |
US6417535B1 (en) | 1998-12-23 | 2002-07-09 | Lsi Logic Corporation | Vertical interdigitated metal-insulator-metal capacitor for an integrated circuit |
US6441419B1 (en) | 1998-03-31 | 2002-08-27 | Lsi Logic Corporation | Encapsulated-metal vertical-interdigitated capacitor and damascene method of manufacturing same |
US6358837B1 (en) * | 1998-03-31 | 2002-03-19 | Lsi Logic Corporation | Method of electrically connecting and isolating components with vertical elements extending between interconnect layers in an integrated circuit |
US6454982B1 (en) | 1999-11-19 | 2002-09-24 | Wellman, Inc. | Method of preparing polyethylene glycol modified polyester filaments |
US6383861B1 (en) * | 1999-02-18 | 2002-05-07 | Micron Technology, Inc. | Method of fabricating a dual gate dielectric |
US6504202B1 (en) | 2000-02-02 | 2003-01-07 | Lsi Logic Corporation | Interconnect-embedded metal-insulator-metal capacitor |
US6342734B1 (en) | 2000-04-27 | 2002-01-29 | Lsi Logic Corporation | Interconnect-integrated metal-insulator-metal capacitor and method of fabricating same |
US6341056B1 (en) | 2000-05-17 | 2002-01-22 | Lsi Logic Corporation | Capacitor with multiple-component dielectric and method of fabricating same |
US6566186B1 (en) | 2000-05-17 | 2003-05-20 | Lsi Logic Corporation | Capacitor with stoichiometrically adjusted dielectric and method of fabricating same |
KR100411144B1 (ko) * | 2002-02-26 | 2003-12-24 | 서울대학교 공과대학 교육연구재단 | 아르곤-수소 플라즈마를 이용한 무플럭스 솔더 범프의 리플로우 방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL176415C (nl) * | 1976-07-05 | 1985-04-01 | Hitachi Ltd | Halfgeleidergeheugeninrichting omvattende een matrix van halfgeleidergeheugencellen, die bestaan uit een veldeffekttransistor en een opslagcapaciteit. |
JPS602784B2 (ja) * | 1982-12-20 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
JPH0673368B2 (ja) * | 1985-01-31 | 1994-09-14 | 富士通株式会社 | 半導体記憶装置およびその製造方法 |
JPS6212124A (ja) * | 1985-07-09 | 1987-01-21 | Toshiba Corp | 半導体装置の製造方法 |
JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
KR920005632B1 (ko) * | 1987-03-20 | 1992-07-10 | 가부시기가이샤 히다찌세이사꾸쇼 | 다층 산화 실리콘 질화 실리콘 유전체의 반도체장치 및 그의 제조방법 |
JP2755591B2 (ja) * | 1988-03-25 | 1998-05-20 | 株式会社東芝 | 半導体記憶装置 |
JPH06155258A (ja) * | 1992-11-27 | 1994-06-03 | Ofic Co | 帯板材の連続研削・研摩装置 |
EP0605980A3 (de) * | 1993-01-07 | 1995-08-02 | Ramtron Int Corp | Verfahren zur Ablagerung von Silizium-Nitrid und Silizium-Oxynitride schichten. |
-
1988
- 1988-07-08 JP JP63171523A patent/JPH0221652A/ja active Pending
-
1989
- 1989-07-07 DE DE3922456A patent/DE3922456A1/de active Granted
- 1989-07-07 US US07/376,660 patent/US5101251A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5101251A (en) | 1992-03-31 |
JPH0221652A (ja) | 1990-01-24 |
DE3922456A1 (de) | 1990-01-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3922456C2 (de) | ||
DE4220497B4 (de) | Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung | |
DE4126046C2 (de) | Herstellungsverfahren für einen DRAM-Speicherzellenkondensator | |
DE4402216C2 (de) | Halbleiterbauelement mit Kondensatoren und zu seiner Herstellung geeignetes Verfahren | |
DE19625883C2 (de) | Kondensatorstruktur eines Halbleiterbauteils und Verfahren zum Herstellen derselben | |
DE4332074C2 (de) | Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung | |
DE3842474C2 (de) | Verfahren zur Herstellung eines Stapelkondensator-DRAM | |
DE19727232C2 (de) | Analoges integriertes Halbleiterbauelement und Verfahren zu dessen Herstellung | |
DE4016686C2 (de) | Verfahren zum Herstellen eines Halbleiterspeichers | |
DE69125671T2 (de) | Halbleiter-Speicherbauteil | |
EP1573819A1 (de) | Verfahren zum herstellen einer kondensatoranordnung und kondensatoranordnung | |
DE19836965A1 (de) | Halbleitervorrichtung mit Kondensator und Verfahren zur Herstellung derselben | |
DE4341698B4 (de) | Halbleiterbauelement mit einem Speicherkondensator und Verfahren zu dessen Herstellung | |
DE19750918A1 (de) | Halbleitereinrichtung und zugehöriges Herstellungsverfahren | |
DE102004030806B4 (de) | Halbleitervorrichtung und Verfahren zur Herstellung derselben | |
DE3940539C2 (de) | Halbleiterspeichervorrichtung und Verfahren zur Herstellung einer Halbleiterspeichervorrichtung | |
DE4327813C2 (de) | Verfahren zur Herstellung eines DRAM's | |
DE4109299C2 (de) | Halbleiterspeichereinrichtung und Herstellungsverfahren hierfür | |
DE4203565C2 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE4210855A1 (de) | Speicherelement fuer einen dram und herstellungsverfahren fuer einen dram | |
DE3879766T2 (de) | Halbleiter Speicherzelle. | |
DE69009196T2 (de) | EEPROM, dessen Löschgate-Elektrodenmuster, die Muster des Source-Bereiches kreuzen und Verfahren zur Herstellung desselben. | |
DE4406850C1 (de) | Verfahren zur Herstellung einer Halbleiterstruktur, wenigstens bestehend aus einem Transistor und einer Kondensatorelektrode | |
DE102005001904A1 (de) | Halbleiterspeicher, Halbleiterbauteil und Verfahren zu deren Herstellung | |
DE4221432A1 (de) | Globales Planarisierungsverfahren für integrierte Halbleiterschaltungen oder mikromechanische Bauteile |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) | ||
8339 | Ceased/non-payment of the annual fee |