JPH04335567A - Ｄｒａｍセルキャパシタ - Google Patents
ＤｒａｍセルキャパシタInfo
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- JPH04335567A JPH04335567A JP3105603A JP10560391A JPH04335567A JP H04335567 A JPH04335567 A JP H04335567A JP 3105603 A JP3105603 A JP 3105603A JP 10560391 A JP10560391 A JP 10560391A JP H04335567 A JPH04335567 A JP H04335567A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＤＲＡＭセルキャパ
シタ、特に半導体記憶素子に用いられる信頼性の高いＤ
ＲＡＭセルキャパシタに関するものである。
シタ、特に半導体記憶素子に用いられる信頼性の高いＤ
ＲＡＭセルキャパシタに関するものである。
【０００２】
【従来の技術】従来、半導体記憶素子に用いられるＤＲ
ＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ ）では絶縁膜を介してキャパシタを構成す
る蓄積電極と対向電極（セルプレート）は図４に示すよ
うに同一タイプ、例えばｎ型半導体（シリコン）で形成
されている。このような同一のｎ型半導体からなる蓄積
電極と対向電極の両極間に内部電位が発生しないので、
印加した電圧がそのまま両極間のキャパシタ絶縁膜にか
かる。すなわち、通常対向電極は接地されるため、図４
（ａ）で示したように、０記憶時には０Ｖがキャパシタ
絶縁膜にかかり、一方、図４（ｂ）で示したように１記
憶時には２．０Ｖがキャパシタ絶縁膜にかかる（電源電
圧を２．０Ｖとした場合）。従って、従来図４で示した
ような場合、絶縁膜にかかる最大電圧が高くなる。従っ
て、容量確保のため極めて薄い絶縁膜が使用されている
ＤＲＡＭセルキャパシタではその信頼性が問題となる。 そこで、対向電極を接地する構造ではなく１／２Ｖｃｃ
、すなわち１．０Ｖに固定する構造がとられた。それに
よりデータ０記憶時には−１．０Ｖが、一方データ１記
憶時には＋１．０Ｖがキャパシタ絶縁膜にかかることに
なり、最大電圧の絶対値は１．０Ｖに軽減される。
ＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ ）では絶縁膜を介してキャパシタを構成す
る蓄積電極と対向電極（セルプレート）は図４に示すよ
うに同一タイプ、例えばｎ型半導体（シリコン）で形成
されている。このような同一のｎ型半導体からなる蓄積
電極と対向電極の両極間に内部電位が発生しないので、
印加した電圧がそのまま両極間のキャパシタ絶縁膜にか
かる。すなわち、通常対向電極は接地されるため、図４
（ａ）で示したように、０記憶時には０Ｖがキャパシタ
絶縁膜にかかり、一方、図４（ｂ）で示したように１記
憶時には２．０Ｖがキャパシタ絶縁膜にかかる（電源電
圧を２．０Ｖとした場合）。従って、従来図４で示した
ような場合、絶縁膜にかかる最大電圧が高くなる。従っ
て、容量確保のため極めて薄い絶縁膜が使用されている
ＤＲＡＭセルキャパシタではその信頼性が問題となる。 そこで、対向電極を接地する構造ではなく１／２Ｖｃｃ
、すなわち１．０Ｖに固定する構造がとられた。それに
よりデータ０記憶時には−１．０Ｖが、一方データ１記
憶時には＋１．０Ｖがキャパシタ絶縁膜にかかることに
なり、最大電圧の絶対値は１．０Ｖに軽減される。
【０００３】
【発明が解決しようとする課題】上記の如く、対向電極
を１／２Ｖｃｃ、すなわち１．０Ｖに安定して供給する
ことは回路形成上困難であり、対向電極（セルプレート
）電位が不安定となる問題があった。しかも１／２Ｖｃ
ｃ発生のため回路占有面積や消費電力が増大する問題も
あった。
を１／２Ｖｃｃ、すなわち１．０Ｖに安定して供給する
ことは回路形成上困難であり、対向電極（セルプレート
）電位が不安定となる問題があった。しかも１／２Ｖｃ
ｃ発生のため回路占有面積や消費電力が増大する問題も
あった。
【０００４】本発明は対向電極電位を安定化させ、しか
も回路面積（チップサイズ）等消費電力を低減可能なＤ
ＲＡＭセルキャパシタを提供することを目的とする。
も回路面積（チップサイズ）等消費電力を低減可能なＤ
ＲＡＭセルキャパシタを提供することを目的とする。
【０００５】
【課題を解決するための手段】上述課題は本発明によれ
ば、キャパシタ絶縁膜を介在させた蓄積電極と、該蓄積
電極に対向した対向電極とからなるキャパシタを有する
半導体ダイナミックＲＡＭ（ＤＲＡＭ）セルにおいて、
前記蓄積電極がｐ型半導体からなり、前記対向電極がｎ
型半導体からなり、該対向電極を接地電位に固定してな
ることを特徴とするＤＲＡＭセルキャパシタによって解
決される。
ば、キャパシタ絶縁膜を介在させた蓄積電極と、該蓄積
電極に対向した対向電極とからなるキャパシタを有する
半導体ダイナミックＲＡＭ（ＤＲＡＭ）セルにおいて、
前記蓄積電極がｐ型半導体からなり、前記対向電極がｎ
型半導体からなり、該対向電極を接地電位に固定してな
ることを特徴とするＤＲＡＭセルキャパシタによって解
決される。
【０００６】更に、上記課題は本発明によれば、キャパ
シタ絶縁膜を介在させた蓄積電極と、該蓄積電極に対向
した対向電極とからなるキャパシタを有する半導体ダイ
ナミックＲＡＭ（ＤＲＡＭ）セルにおいて、前記蓄積電
極がｎ型半導体からなり、前記対向電極がｐ型半導体か
らなり、該対向電極を電源電位に固定してなることを特
徴とするＤＲＡＭセルキャパシタによって解決される。
シタ絶縁膜を介在させた蓄積電極と、該蓄積電極に対向
した対向電極とからなるキャパシタを有する半導体ダイ
ナミックＲＡＭ（ＤＲＡＭ）セルにおいて、前記蓄積電
極がｎ型半導体からなり、前記対向電極がｐ型半導体か
らなり、該対向電極を電源電位に固定してなることを特
徴とするＤＲＡＭセルキャパシタによって解決される。
【０００７】
【作用】本発明によれば、キャパシタをｐ型半導体蓄積
電極３、ｎ型半導体対向電極４およびキャパシタ絶縁膜
５から構成し、しかもｎ型半導体対向電極４が接地電位
（０Ｖ）に固定されているため、例えば電源電圧を２．
０Ｖとした場合、データ０記憶時、キャパシタ絶縁膜５
には内部電位が約−１．０Ｖかかり、データ１記憶時キ
ャパシタ絶縁膜５には約１．０Ｖかかることになる。こ
れは対向電極を１／２Ｖｃｃにした場合と同様の効果を
有するため、キャパシタ絶縁膜５にかかる電圧を低く抑
えることができる。この効果はキャパシタをｎ型半導体
蓄積電極１３、ｐ型半導体対向電極１４およびキャパシ
タ絶縁膜５で構成し、しかもｐ型半導体対向電極１４が
電源電圧（Ｖｃｃ）に固定される場合でも同様である。
電極３、ｎ型半導体対向電極４およびキャパシタ絶縁膜
５から構成し、しかもｎ型半導体対向電極４が接地電位
（０Ｖ）に固定されているため、例えば電源電圧を２．
０Ｖとした場合、データ０記憶時、キャパシタ絶縁膜５
には内部電位が約−１．０Ｖかかり、データ１記憶時キ
ャパシタ絶縁膜５には約１．０Ｖかかることになる。こ
れは対向電極を１／２Ｖｃｃにした場合と同様の効果を
有するため、キャパシタ絶縁膜５にかかる電圧を低く抑
えることができる。この効果はキャパシタをｎ型半導体
蓄積電極１３、ｐ型半導体対向電極１４およびキャパシ
タ絶縁膜５で構成し、しかもｐ型半導体対向電極１４が
電源電圧（Ｖｃｃ）に固定される場合でも同様である。
【０００８】本発明で用いられるｐ型半導体としてボロ
ン（Ｂ）をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）
が好ましい。またｎ型半導体としてリン（Ｐ）あるいは
砒素（Ａｓ）をドープしたｐｏｌｙ−Ｓｉが好ましい。
ン（Ｂ）をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）
が好ましい。またｎ型半導体としてリン（Ｐ）あるいは
砒素（Ａｓ）をドープしたｐｏｌｙ−Ｓｉが好ましい。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１および図２は本発明に係るキャパシタの第１
および第２の実施例の概略構成断面図を示す。
する。図１および図２は本発明に係るキャパシタの第１
および第２の実施例の概略構成断面図を示す。
【００１０】図１に示した第１の実施例では、蓄積電極
はボロンをドープしたｐ型半導体とし、対向電極はリン
をドープしたｎ型半導体とし、それぞれ導電性のポリシ
リコン（ｐｏｌｙ−Ｓｉ）からなっている。このように
、第１のキャパシタはｐ型半導体蓄積電極３とｎ型半導
体対向電極４および両電極３，４間に介在するキャパシ
タ絶縁膜５からなっており、ｎ型半導体対向電極４は接
地電位（ＯＶ）に固定されている。キャパシタ絶縁膜５
は窒化シリコン（Ｓｉ３Ｎ４）よりなる。
はボロンをドープしたｐ型半導体とし、対向電極はリン
をドープしたｎ型半導体とし、それぞれ導電性のポリシ
リコン（ｐｏｌｙ−Ｓｉ）からなっている。このように
、第１のキャパシタはｐ型半導体蓄積電極３とｎ型半導
体対向電極４および両電極３，４間に介在するキャパシ
タ絶縁膜５からなっており、ｎ型半導体対向電極４は接
地電位（ＯＶ）に固定されている。キャパシタ絶縁膜５
は窒化シリコン（Ｓｉ３Ｎ４）よりなる。
【００１１】図１において１はｎ型シリコン基板、２は
ｐ型不純物拡散層、６は絶縁膜、７はビット線、８はワ
ード線を示し、ｎ型シリコン基板１、ｐ型不純物拡散層
２およびワード線８によってＰＭＯＳトランジスタを構
成しており、更に本実施例のキャパシタとでＤＲＡＭを
構成する。ビット線７およびワード線８はそれぞれ導電
性のｐｏｌｙ−Ｓｉからなっている。
ｐ型不純物拡散層、６は絶縁膜、７はビット線、８はワ
ード線を示し、ｎ型シリコン基板１、ｐ型不純物拡散層
２およびワード線８によってＰＭＯＳトランジスタを構
成しており、更に本実施例のキャパシタとでＤＲＡＭを
構成する。ビット線７およびワード線８はそれぞれ導電
性のｐｏｌｙ−Ｓｉからなっている。
【００１２】図２に示した第２の実施例では、蓄積電極
をｎ型半導体とし、対向電極をｐ型半導体とし、上記第
１の実施例とそれぞれ反対導電型の半導体で構成してお
り、例えばｐｏｌｙ−Ｓｉからなっている。
をｎ型半導体とし、対向電極をｐ型半導体とし、上記第
１の実施例とそれぞれ反対導電型の半導体で構成してお
り、例えばｐｏｌｙ−Ｓｉからなっている。
【００１３】このように、第２のキャパシタはｎ型半導
体蓄積電極１３、ｐ型半導体対向電極１４およびキャパ
シタ絶縁膜５からなっており、ｐ型半導体対向電極１４
は電源電位（Ｖｃｃ）に固定されている。キャパシタ絶
縁膜５はＳｉ３Ｎ４よりなる。図２において、１１はｐ
型シリコン基板、１２はｎ型不純物拡散層、１７はｎ型
のｐｏｌｙ−Ｓｉからなるビット線、１８はワード線で
ある。
体蓄積電極１３、ｐ型半導体対向電極１４およびキャパ
シタ絶縁膜５からなっており、ｐ型半導体対向電極１４
は電源電位（Ｖｃｃ）に固定されている。キャパシタ絶
縁膜５はＳｉ３Ｎ４よりなる。図２において、１１はｐ
型シリコン基板、１２はｎ型不純物拡散層、１７はｎ型
のｐｏｌｙ−Ｓｉからなるビット線、１８はワード線で
ある。
【００１４】図３は図１で示したキャパシタの第１の実
施例のエネルギー帯図を示す。図中、ＥＶ，ＥＦ，ＥＣ
はそれぞれ価電子帯レベル、フェルミレベル、伝導体レ
ベルを示す。
施例のエネルギー帯図を示す。図中、ＥＶ，ＥＦ，ＥＣ
はそれぞれ価電子帯レベル、フェルミレベル、伝導体レ
ベルを示す。
【００１５】本第１の実施例は、図１で説明したように
、蓄積電極がｐ型に、対向電極がｎ型に構成され、しか
も対向電極には接地電位（０Ｖ）が供給されている。 まず、図３（ａ）に示すように、データ０記憶（保持）
時、蓄積電極、対向電極共に０Ｖとすると、キャパシタ
絶縁膜には内部電位が約−１．０Ｖかかる。
、蓄積電極がｐ型に、対向電極がｎ型に構成され、しか
も対向電極には接地電位（０Ｖ）が供給されている。 まず、図３（ａ）に示すように、データ０記憶（保持）
時、蓄積電極、対向電極共に０Ｖとすると、キャパシタ
絶縁膜には内部電位が約−１．０Ｖかかる。
【００１６】また、図３（ｂ）に示すように、データ１
記憶（保持）時、電源電圧を２．０Ｖとすると、蓄積電
極を２．０Ｖ、対向電極を０Ｖとなり、キャパシタ絶縁
膜には２．０−１．０≒１．０Ｖがかかっている。すな
わち、１／２Ｖｃｃ電位を供給せずに従来と同様の電圧
（電界）の緩和が達成される。
記憶（保持）時、電源電圧を２．０Ｖとすると、蓄積電
極を２．０Ｖ、対向電極を０Ｖとなり、キャパシタ絶縁
膜には２．０−１．０≒１．０Ｖがかかっている。すな
わち、１／２Ｖｃｃ電位を供給せずに従来と同様の電圧
（電界）の緩和が達成される。
【００１７】図２に示した実施例でも、上記と同様の電
圧緩和効果が達成される。
圧緩和効果が達成される。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
従来のように周辺回路を形成して１／２Ｖｃｃを発生す
ることなく、キャパシタ絶縁膜にかかる電圧を低く緩和
することができ、対向電極電位の安定、消費電力の削減
、回路面積の縮小化がなされる。
従来のように周辺回路を形成して１／２Ｖｃｃを発生す
ることなく、キャパシタ絶縁膜にかかる電圧を低く緩和
することができ、対向電極電位の安定、消費電力の削減
、回路面積の縮小化がなされる。
【図１】本発明に係るキャパシタの第１の実施例の概略
構成断面図である。
構成断面図である。
【図２】本発明に係るキャパシタの第２の実施例の概略
構成断面図である。
構成断面図である。
【図３】キャパシタの第１の実施例のエネルギー帯図で
ある。
ある。
【図４】従来例を説明するためのエネルギー帯図である
。
。
１ ｎ型シリコン基板
２ ｐ型不純物拡散層
３ ｐ型半導体蓄積電極
４ ｎ型半導体対向電極
５ キャパシタ絶縁膜
６ 絶縁膜
７，１７ ビット線
８，１８ ワード線
１１ ｐ型シリコン基板
１２ ｎ型不純物拡散層
１３ ｎ型半導体蓄積電極
１４ ｐ型半導体対向電極
Claims (2)
- 【請求項１】 キャパシタ絶縁膜を介在させた蓄積電
極と、該蓄積電極に対向した対向電極とからなるキャパ
シタを有する半導体ダイナミックＲＡＭ（ＤＲＡＭ）セ
ルにおいて、前記蓄積電極がｐ型半導体からなり、前記
対向電極がｎ型半導体からなり、該対向電極を接地電位
に固定してなることを特徴とするＤＲＡＭセルキャパシ
タ。 - 【請求項２】 キャパシタ絶縁膜を介在させた蓄積電
極と、該蓄積電極に対向した対向電極とからなるキャパ
シタを有する半導体ダイナミックＲＡＭ（ＤＲＡＭ）セ
ルにおいて、前記蓄積電極がｎ型半導体からなり、前記
対向電極がｐ型半導体からなり、該対向電極を電源電位
に固定してなることを特徴とするＤＲＡＭセルキャパシ
タ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105603A JPH04335567A (ja) | 1991-05-10 | 1991-05-10 | Ｄｒａｍセルキャパシタ |
| KR1019920007761A KR100247830B1 (ko) | 1991-05-10 | 1992-05-08 | Dram 셀 캐패시터 |
| US08/180,458 US5424566A (en) | 1991-05-10 | 1994-01-12 | DRAM cell capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105603A JPH04335567A (ja) | 1991-05-10 | 1991-05-10 | Ｄｒａｍセルキャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335567A true JPH04335567A (ja) | 1992-11-24 |
Family
ID=14412081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105603A Pending JPH04335567A (ja) | 1991-05-10 | 1991-05-10 | Ｄｒａｍセルキャパシタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5424566A (ja) |
| JP (1) | JPH04335567A (ja) |
| KR (1) | KR100247830B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5986314A (en) * | 1997-10-08 | 1999-11-16 | Texas Instruments Incorporated | Depletion mode MOS capacitor with patterned Vt implants |
| US6617644B1 (en) * | 1998-11-09 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189651A (ja) * | 1984-10-08 | 1986-05-07 | Fujitsu Ltd | 半導体装置 |
| US4868639A (en) * | 1986-08-11 | 1989-09-19 | Fujitsu Limited | Semiconductor device having waveguide-coaxial line transformation structure |
| FR2618629B1 (fr) * | 1987-07-23 | 1993-04-23 | Telecommunications Sa | Boitier hermetique pour circuit electronique hybride |
| JP2654393B2 (ja) * | 1988-05-16 | 1997-09-17 | 株式会社日立製作所 | 半導体装置 |
| JPH0221652A (ja) * | 1988-07-08 | 1990-01-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4890199A (en) * | 1988-11-04 | 1989-12-26 | Motorola, Inc. | Miniature shield with opposing cantilever spring fingers |
-
1991
- 1991-05-10 JP JP3105603A patent/JPH04335567A/ja active Pending
-
1992
- 1992-05-08 KR KR1019920007761A patent/KR100247830B1/ko not_active IP Right Cessation
-
1994
- 1994-01-12 US US08/180,458 patent/US5424566A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR920022500A (ko) | 1992-12-19 |
| KR100247830B1 (ko) | 2000-03-15 |
| US5424566A (en) | 1995-06-13 |
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