JPH04335567A - Dramセルキャパシタ - Google Patents
DramセルキャパシタInfo
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- JPH04335567A JPH04335567A JP3105603A JP10560391A JPH04335567A JP H04335567 A JPH04335567 A JP H04335567A JP 3105603 A JP3105603 A JP 3105603A JP 10560391 A JP10560391 A JP 10560391A JP H04335567 A JPH04335567 A JP H04335567A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、DRAMセルキャパ
シタ、特に半導体記憶素子に用いられる信頼性の高いD
RAMセルキャパシタに関するものである。
シタ、特に半導体記憶素子に用いられる信頼性の高いD
RAMセルキャパシタに関するものである。
【0002】
【従来の技術】従来、半導体記憶素子に用いられるDR
AM(DynamicRandom Access M
emory )では絶縁膜を介してキャパシタを構成す
る蓄積電極と対向電極(セルプレート)は図4に示すよ
うに同一タイプ、例えばn型半導体(シリコン)で形成
されている。このような同一のn型半導体からなる蓄積
電極と対向電極の両極間に内部電位が発生しないので、
印加した電圧がそのまま両極間のキャパシタ絶縁膜にか
かる。すなわち、通常対向電極は接地されるため、図4
(a)で示したように、0記憶時には0Vがキャパシタ
絶縁膜にかかり、一方、図4(b)で示したように1記
憶時には2.0Vがキャパシタ絶縁膜にかかる(電源電
圧を2.0Vとした場合)。従って、従来図4で示した
ような場合、絶縁膜にかかる最大電圧が高くなる。従っ
て、容量確保のため極めて薄い絶縁膜が使用されている
DRAMセルキャパシタではその信頼性が問題となる。 そこで、対向電極を接地する構造ではなく1/2Vcc
、すなわち1.0Vに固定する構造がとられた。それに
よりデータ0記憶時には−1.0Vが、一方データ1記
憶時には+1.0Vがキャパシタ絶縁膜にかかることに
なり、最大電圧の絶対値は1.0Vに軽減される。
AM(DynamicRandom Access M
emory )では絶縁膜を介してキャパシタを構成す
る蓄積電極と対向電極(セルプレート)は図4に示すよ
うに同一タイプ、例えばn型半導体(シリコン)で形成
されている。このような同一のn型半導体からなる蓄積
電極と対向電極の両極間に内部電位が発生しないので、
印加した電圧がそのまま両極間のキャパシタ絶縁膜にか
かる。すなわち、通常対向電極は接地されるため、図4
(a)で示したように、0記憶時には0Vがキャパシタ
絶縁膜にかかり、一方、図4(b)で示したように1記
憶時には2.0Vがキャパシタ絶縁膜にかかる(電源電
圧を2.0Vとした場合)。従って、従来図4で示した
ような場合、絶縁膜にかかる最大電圧が高くなる。従っ
て、容量確保のため極めて薄い絶縁膜が使用されている
DRAMセルキャパシタではその信頼性が問題となる。 そこで、対向電極を接地する構造ではなく1/2Vcc
、すなわち1.0Vに固定する構造がとられた。それに
よりデータ0記憶時には−1.0Vが、一方データ1記
憶時には+1.0Vがキャパシタ絶縁膜にかかることに
なり、最大電圧の絶対値は1.0Vに軽減される。
【0003】
【発明が解決しようとする課題】上記の如く、対向電極
を1/2Vcc、すなわち1.0Vに安定して供給する
ことは回路形成上困難であり、対向電極(セルプレート
)電位が不安定となる問題があった。しかも1/2Vc
c発生のため回路占有面積や消費電力が増大する問題も
あった。
を1/2Vcc、すなわち1.0Vに安定して供給する
ことは回路形成上困難であり、対向電極(セルプレート
)電位が不安定となる問題があった。しかも1/2Vc
c発生のため回路占有面積や消費電力が増大する問題も
あった。
【0004】本発明は対向電極電位を安定化させ、しか
も回路面積(チップサイズ)等消費電力を低減可能なD
RAMセルキャパシタを提供することを目的とする。
も回路面積(チップサイズ)等消費電力を低減可能なD
RAMセルキャパシタを提供することを目的とする。
【0005】
【課題を解決するための手段】上述課題は本発明によれ
ば、キャパシタ絶縁膜を介在させた蓄積電極と、該蓄積
電極に対向した対向電極とからなるキャパシタを有する
半導体ダイナミックRAM(DRAM)セルにおいて、
前記蓄積電極がp型半導体からなり、前記対向電極がn
型半導体からなり、該対向電極を接地電位に固定してな
ることを特徴とするDRAMセルキャパシタによって解
決される。
ば、キャパシタ絶縁膜を介在させた蓄積電極と、該蓄積
電極に対向した対向電極とからなるキャパシタを有する
半導体ダイナミックRAM(DRAM)セルにおいて、
前記蓄積電極がp型半導体からなり、前記対向電極がn
型半導体からなり、該対向電極を接地電位に固定してな
ることを特徴とするDRAMセルキャパシタによって解
決される。
【0006】更に、上記課題は本発明によれば、キャパ
シタ絶縁膜を介在させた蓄積電極と、該蓄積電極に対向
した対向電極とからなるキャパシタを有する半導体ダイ
ナミックRAM(DRAM)セルにおいて、前記蓄積電
極がn型半導体からなり、前記対向電極がp型半導体か
らなり、該対向電極を電源電位に固定してなることを特
徴とするDRAMセルキャパシタによって解決される。
シタ絶縁膜を介在させた蓄積電極と、該蓄積電極に対向
した対向電極とからなるキャパシタを有する半導体ダイ
ナミックRAM(DRAM)セルにおいて、前記蓄積電
極がn型半導体からなり、前記対向電極がp型半導体か
らなり、該対向電極を電源電位に固定してなることを特
徴とするDRAMセルキャパシタによって解決される。
【0007】
【作用】本発明によれば、キャパシタをp型半導体蓄積
電極3、n型半導体対向電極4およびキャパシタ絶縁膜
5から構成し、しかもn型半導体対向電極4が接地電位
(0V)に固定されているため、例えば電源電圧を2.
0Vとした場合、データ0記憶時、キャパシタ絶縁膜5
には内部電位が約−1.0Vかかり、データ1記憶時キ
ャパシタ絶縁膜5には約1.0Vかかることになる。こ
れは対向電極を1/2Vccにした場合と同様の効果を
有するため、キャパシタ絶縁膜5にかかる電圧を低く抑
えることができる。この効果はキャパシタをn型半導体
蓄積電極13、p型半導体対向電極14およびキャパシ
タ絶縁膜5で構成し、しかもp型半導体対向電極14が
電源電圧(Vcc)に固定される場合でも同様である。
電極3、n型半導体対向電極4およびキャパシタ絶縁膜
5から構成し、しかもn型半導体対向電極4が接地電位
(0V)に固定されているため、例えば電源電圧を2.
0Vとした場合、データ0記憶時、キャパシタ絶縁膜5
には内部電位が約−1.0Vかかり、データ1記憶時キ
ャパシタ絶縁膜5には約1.0Vかかることになる。こ
れは対向電極を1/2Vccにした場合と同様の効果を
有するため、キャパシタ絶縁膜5にかかる電圧を低く抑
えることができる。この効果はキャパシタをn型半導体
蓄積電極13、p型半導体対向電極14およびキャパシ
タ絶縁膜5で構成し、しかもp型半導体対向電極14が
電源電圧(Vcc)に固定される場合でも同様である。
【0008】本発明で用いられるp型半導体としてボロ
ン(B)をドープしたポリシリコン(poly−Si)
が好ましい。またn型半導体としてリン(P)あるいは
砒素(As)をドープしたpoly−Siが好ましい。
ン(B)をドープしたポリシリコン(poly−Si)
が好ましい。またn型半導体としてリン(P)あるいは
砒素(As)をドープしたpoly−Siが好ましい。
【0009】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図1および図2は本発明に係るキャパシタの第1
および第2の実施例の概略構成断面図を示す。
する。図1および図2は本発明に係るキャパシタの第1
および第2の実施例の概略構成断面図を示す。
【0010】図1に示した第1の実施例では、蓄積電極
はボロンをドープしたp型半導体とし、対向電極はリン
をドープしたn型半導体とし、それぞれ導電性のポリシ
リコン(poly−Si)からなっている。このように
、第1のキャパシタはp型半導体蓄積電極3とn型半導
体対向電極4および両電極3,4間に介在するキャパシ
タ絶縁膜5からなっており、n型半導体対向電極4は接
地電位(OV)に固定されている。キャパシタ絶縁膜5
は窒化シリコン(Si3N4)よりなる。
はボロンをドープしたp型半導体とし、対向電極はリン
をドープしたn型半導体とし、それぞれ導電性のポリシ
リコン(poly−Si)からなっている。このように
、第1のキャパシタはp型半導体蓄積電極3とn型半導
体対向電極4および両電極3,4間に介在するキャパシ
タ絶縁膜5からなっており、n型半導体対向電極4は接
地電位(OV)に固定されている。キャパシタ絶縁膜5
は窒化シリコン(Si3N4)よりなる。
【0011】図1において1はn型シリコン基板、2は
p型不純物拡散層、6は絶縁膜、7はビット線、8はワ
ード線を示し、n型シリコン基板1、p型不純物拡散層
2およびワード線8によってPMOSトランジスタを構
成しており、更に本実施例のキャパシタとでDRAMを
構成する。ビット線7およびワード線8はそれぞれ導電
性のpoly−Siからなっている。
p型不純物拡散層、6は絶縁膜、7はビット線、8はワ
ード線を示し、n型シリコン基板1、p型不純物拡散層
2およびワード線8によってPMOSトランジスタを構
成しており、更に本実施例のキャパシタとでDRAMを
構成する。ビット線7およびワード線8はそれぞれ導電
性のpoly−Siからなっている。
【0012】図2に示した第2の実施例では、蓄積電極
をn型半導体とし、対向電極をp型半導体とし、上記第
1の実施例とそれぞれ反対導電型の半導体で構成してお
り、例えばpoly−Siからなっている。
をn型半導体とし、対向電極をp型半導体とし、上記第
1の実施例とそれぞれ反対導電型の半導体で構成してお
り、例えばpoly−Siからなっている。
【0013】このように、第2のキャパシタはn型半導
体蓄積電極13、p型半導体対向電極14およびキャパ
シタ絶縁膜5からなっており、p型半導体対向電極14
は電源電位(Vcc)に固定されている。キャパシタ絶
縁膜5はSi3N4よりなる。図2において、11はp
型シリコン基板、12はn型不純物拡散層、17はn型
のpoly−Siからなるビット線、18はワード線で
ある。
体蓄積電極13、p型半導体対向電極14およびキャパ
シタ絶縁膜5からなっており、p型半導体対向電極14
は電源電位(Vcc)に固定されている。キャパシタ絶
縁膜5はSi3N4よりなる。図2において、11はp
型シリコン基板、12はn型不純物拡散層、17はn型
のpoly−Siからなるビット線、18はワード線で
ある。
【0014】図3は図1で示したキャパシタの第1の実
施例のエネルギー帯図を示す。図中、EV,EF,EC
はそれぞれ価電子帯レベル、フェルミレベル、伝導体レ
ベルを示す。
施例のエネルギー帯図を示す。図中、EV,EF,EC
はそれぞれ価電子帯レベル、フェルミレベル、伝導体レ
ベルを示す。
【0015】本第1の実施例は、図1で説明したように
、蓄積電極がp型に、対向電極がn型に構成され、しか
も対向電極には接地電位(0V)が供給されている。 まず、図3(a)に示すように、データ0記憶(保持)
時、蓄積電極、対向電極共に0Vとすると、キャパシタ
絶縁膜には内部電位が約−1.0Vかかる。
、蓄積電極がp型に、対向電極がn型に構成され、しか
も対向電極には接地電位(0V)が供給されている。 まず、図3(a)に示すように、データ0記憶(保持)
時、蓄積電極、対向電極共に0Vとすると、キャパシタ
絶縁膜には内部電位が約−1.0Vかかる。
【0016】また、図3(b)に示すように、データ1
記憶(保持)時、電源電圧を2.0Vとすると、蓄積電
極を2.0V、対向電極を0Vとなり、キャパシタ絶縁
膜には2.0−1.0≒1.0Vがかかっている。すな
わち、1/2Vcc電位を供給せずに従来と同様の電圧
(電界)の緩和が達成される。
記憶(保持)時、電源電圧を2.0Vとすると、蓄積電
極を2.0V、対向電極を0Vとなり、キャパシタ絶縁
膜には2.0−1.0≒1.0Vがかかっている。すな
わち、1/2Vcc電位を供給せずに従来と同様の電圧
(電界)の緩和が達成される。
【0017】図2に示した実施例でも、上記と同様の電
圧緩和効果が達成される。
圧緩和効果が達成される。
【0018】
【発明の効果】以上説明したように、本発明によれば、
従来のように周辺回路を形成して1/2Vccを発生す
ることなく、キャパシタ絶縁膜にかかる電圧を低く緩和
することができ、対向電極電位の安定、消費電力の削減
、回路面積の縮小化がなされる。
従来のように周辺回路を形成して1/2Vccを発生す
ることなく、キャパシタ絶縁膜にかかる電圧を低く緩和
することができ、対向電極電位の安定、消費電力の削減
、回路面積の縮小化がなされる。
【図1】本発明に係るキャパシタの第1の実施例の概略
構成断面図である。
構成断面図である。
【図2】本発明に係るキャパシタの第2の実施例の概略
構成断面図である。
構成断面図である。
【図3】キャパシタの第1の実施例のエネルギー帯図で
ある。
ある。
【図4】従来例を説明するためのエネルギー帯図である
。
。
1 n型シリコン基板
2 p型不純物拡散層
3 p型半導体蓄積電極
4 n型半導体対向電極
5 キャパシタ絶縁膜
6 絶縁膜
7,17 ビット線
8,18 ワード線
11 p型シリコン基板
12 n型不純物拡散層
13 n型半導体蓄積電極
14 p型半導体対向電極
Claims (2)
- 【請求項1】 キャパシタ絶縁膜を介在させた蓄積電
極と、該蓄積電極に対向した対向電極とからなるキャパ
シタを有する半導体ダイナミックRAM(DRAM)セ
ルにおいて、前記蓄積電極がp型半導体からなり、前記
対向電極がn型半導体からなり、該対向電極を接地電位
に固定してなることを特徴とするDRAMセルキャパシ
タ。 - 【請求項2】 キャパシタ絶縁膜を介在させた蓄積電
極と、該蓄積電極に対向した対向電極とからなるキャパ
シタを有する半導体ダイナミックRAM(DRAM)セ
ルにおいて、前記蓄積電極がn型半導体からなり、前記
対向電極がp型半導体からなり、該対向電極を電源電位
に固定してなることを特徴とするDRAMセルキャパシ
タ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3105603A JPH04335567A (ja) | 1991-05-10 | 1991-05-10 | Dramセルキャパシタ |
KR1019920007761A KR100247830B1 (ko) | 1991-05-10 | 1992-05-08 | Dram 셀 캐패시터 |
US08/180,458 US5424566A (en) | 1991-05-10 | 1994-01-12 | DRAM cell capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3105603A JPH04335567A (ja) | 1991-05-10 | 1991-05-10 | Dramセルキャパシタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04335567A true JPH04335567A (ja) | 1992-11-24 |
Family
ID=14412081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3105603A Pending JPH04335567A (ja) | 1991-05-10 | 1991-05-10 | Dramセルキャパシタ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5424566A (ja) |
JP (1) | JPH04335567A (ja) |
KR (1) | KR100247830B1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5986314A (en) * | 1997-10-08 | 1999-11-16 | Texas Instruments Incorporated | Depletion mode MOS capacitor with patterned Vt implants |
US6617644B1 (en) * | 1998-11-09 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6189651A (ja) * | 1984-10-08 | 1986-05-07 | Fujitsu Ltd | 半導体装置 |
US4868639A (en) * | 1986-08-11 | 1989-09-19 | Fujitsu Limited | Semiconductor device having waveguide-coaxial line transformation structure |
FR2618629B1 (fr) * | 1987-07-23 | 1993-04-23 | Telecommunications Sa | Boitier hermetique pour circuit electronique hybride |
JP2654393B2 (ja) * | 1988-05-16 | 1997-09-17 | 株式会社日立製作所 | 半導体装置 |
JPH0221652A (ja) * | 1988-07-08 | 1990-01-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
US4890199A (en) * | 1988-11-04 | 1989-12-26 | Motorola, Inc. | Miniature shield with opposing cantilever spring fingers |
-
1991
- 1991-05-10 JP JP3105603A patent/JPH04335567A/ja active Pending
-
1992
- 1992-05-08 KR KR1019920007761A patent/KR100247830B1/ko not_active IP Right Cessation
-
1994
- 1994-01-12 US US08/180,458 patent/US5424566A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5424566A (en) | 1995-06-13 |
KR100247830B1 (ko) | 2000-03-15 |
KR920022500A (ko) | 1992-12-19 |
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