JPS602784B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS602784B2
JPS602784B2 JP57222079A JP22207982A JPS602784B2 JP S602784 B2 JPS602784 B2 JP S602784B2 JP 57222079 A JP57222079 A JP 57222079A JP 22207982 A JP22207982 A JP 22207982A JP S602784 B2 JPS602784 B2 JP S602784B2
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Description

【発明の詳細な説明】 ‘１｝ 発明の技術分野 本発明はＭＯＳ（広くは、ＭＩＳ）形ダイナミツク半導
体記憶装置に関し、特に、スタックトキャパシタ形メモ
リセルの改良に関する。
■ 技術の背景 今日まで、ＭＯＳメモリセルとしては１トランジスタ１
キャパシタ形が主流であり、各素子のサイズを縮小する
ことにより高集積化、大容量化を図ってきた。
このために、超微細加工技術が開発されてきたが、単な
るサイズの縮小のみでは高集積化、大容量化に限度があ
り、しかも、メモリセルのサイズを縮小すると、ソフト
エラー発生率が大きくなると共に、ホットエレクトロン
もしくはホットホールの問題も顕著になる。このような
１トランジスタ１キャパシタ形メモリセルの構造を改良
してキャパシタの容量を大きくしたスタツクトキャパシ
タ形メモリセルが提案されている（参照：電子通信学会
技術研究報告書，ＳＳＤ８０一３０，１９８０王７月）
。｛３｝ 従釆技術と問題点 第１図は従来のスタックトキャパシタ形メモリセルを具
備する半導体記憶装置の示す平面図であり、第２図はそ
の等価回路図である。
第１図において、ワード線ＷＬｏ〜ＷＬ３とビット線Ｂ
Ｌｏ，ＢＬ，との各交差点には、スタックトキャパシタ
形メモリセルＣＯＯ，ＣＯ．，…，Ｃ，３が設けられて
いる。各メモリセルのキャパシタは、電極Ｅｏ，対向電
極Ｅ，およびこれらの電極間の絶縁層６（第１図に図示
せず、第３図に図示する）より構成されている。ここで
、各導電層は、たとえば、次のように構成されているも
のとする。ワード線：第１層ポリシリコン 電極Ｅ。
：第２層ポリシリコン対向電極Ｅ，：第３層ポリシリコ
ン ビット線：アルミニウム層 なお、ＣＯＮＴはビット線ＢＬｏ，ＢＬ，を半導体基板
の不純物拡散領域に接続させるためのコンタクトホール
である。
また、部分的に斜線を付した部分はフィールド領域であ
り、その内側はアクティブ領域である。次に、１つのス
タツクトキャパシタ形メモリセルＣＯ．について第３図
の断面図を用いて詳細に説明する。
第３図においては、たとえばｐ‐形半導体基板１上にフ
ィールド酸化膜（Ｓｉ０２）２を熱酸化により形成し、
次に、ゲート酸化膜３上に第１層ポリシリコンよりなる
ワード線（ゲート）ＷＬ，を形成し、しかる後、自己整
合によりソースおよびドレィンとしてのｎ＋形不純物拡
散領域４，５を形成して「トランスフアトランジスタが
形成されることになる。さらに、ワード線ＷＬ，上およ
びフィールド酸化膿２上に、第２層ポリシリコンよりな
る電極Ｅｏを形成する。
この場合、電極Ｅｏは不純物拡散領域５に接触している
。さらに、電極Ｅ。上には、絶縁層６を介して第３層ポ
リシリコンによりなる対向電極Ｅ，を形成し、キャパシ
夕が形成されることになる。なお、絶縁層６としては、
誘電率が大きく且つリーク電流が小さい酸化処理された
シリコンナイトラィド（Ｓｉ３Ｎ４）を用いる。
また、第３図における白地の部分はＳｉ０２あるいはＰ
ＳＧ等の絶縁層を示す。このように、スタックトキャパ
シタ形メモリセルのキヤパシ夕は自分自身のセルのゲー
ト上およびフィールド酸化膜２上に形成されるために、
通常の１トランジスタ１キヤパシタ形メモリセルのキャ
パシタに比べてその容量が大きく、従って「高集化、大
容量化に役立つものである。
しかしながら、第１図および第３図に示すス夕４ックト
キャパシタ形メモリセルは、第２図の等価回路図に示す
ようにオープンドビット線（ＯｐｅｎｅｄＢｉｔＬｉｎ
ｅｓ）を有する装置に適用されるものであって、フオル
デツドビット線（ＦｏｌｄｅｄＢｉｔＬｉ肥ｓ）を有す
る装置には適さない。
ここで、オープンドビット線とは、第２図に示すように
、センスアンプに接続された１対のビット線がセンスア
ンプの左右に配置されているものであるのに対し、フオ
ルデッドビット線とは、第５図に示すように、センスア
ンプに接続された１対のビット線がセンスアンプに対し
て同一側に配置されているものである。従って、フオル
デッドビツト線はオープンドビット線に比べて集積度の
点で劣るがノイズに強いという利点を有する。■ 発明
の目的本発明の目的は、キャパシタを隣接するワード線
上にも形成するという構想にもとづき、スタックトキャ
パシタ形メモリセルのキャパシタ容量を大きくし、スタ
ツクトキャパシタ形メモリセルをフオルデッドビツト線
を有する半導体記憶装置に適用し得るようにすることに
ある。
‘５１発明の構成上述の目的を達成するために本発明に
よれば、複数のワード線、複数のビット線対および前記
各ワード線と前記各ビット線対との各交差点対のうち一
方のみの交差点に形成されたスタックトキャパシタ形メ
モリセルを具備する半導体記憶装置において、前記ワー
ド線を第１の導電層により構成し、前記メモリセルのキ
ャパシタを、該メモリセルのトランスフアトランジスタ
のソースもしくはドレィン領域に接触し且つ前記交差点
対のうち該メモリセルに隣接しメモリセルが形成されな
い側の交差点付近のワード線上に第１の絶縁層を介して
延在する第２の導電層と、該第２の導電層上に第２の絶
縁層を介して延在する第３の導電層と、により構成した
ことを特徴とする半導体記憶装置が提供される。
佃 発明の実施例 以下、図面を参照して本発明の実施例を説明する。
第４図は本発明に係る半導体記憶装置の−実施例を示す
平面図であり「第５図はその等価回路図である。
第４図において、ワールドＷＬ。，ＷＬ，とビット線Ｂ
Ｌ。との交差点にはスタツクトキャパシ夕形メモリセル
Ｃｏ，Ｃ，が設けられるが「 ワード線ＷＬ２，ＷＬ３
とビット線ＢＬｏとの交差点にはメモリセルは設けられ
ない。他方、ワード線ＷＬ２，ＷＬ３とビット線Ｂ−と
の交差点にはスタツクトキャパシタ形メモリセルＣ２，
Ｃ３が設けられるが、ワード線ＷＬ，ＷＬとビット線Ｂ
Ｌとの交差点にはメモリセルは設けられない。つまり、
ビット線方向では、２個置きに２個ずつの交差点にメモ
リセルが設けられている。各メモリセルのキャパシタの
電極Ｅｏは、自分‐自身のワード線（ゲート）上と、隣
接するワード線上とに形成されている。
また、メモリセルのキャパシタの対向電極Ｅ，はコンタ
クトホールＣＯＮＴを含むコンタクト領域を除く全面に
形成されている。第６図は第４図のＷ−の線に沿う断面
図である。
第６図において、第３図と同一構成要素については同一
の参照番号を付してある。第６図に示すように、第２層
ポリシリコンよりなる電極Ｅｏは、自分自身のワード線
（第１層ポリシリコン）ＷＬ，と、隣接するワード線（
第１層ポリシリコン）ＷＬ２上とに設けられている。こ
れにより、電極Ｅｏ，対向電極Ｅ，，および絶縁層６に
より構成されるキャパシタの容量を大きくしてある。第
７図は第６図の一変更例を示す断面図である。
第６図と異なる点は、隣接するワード線ＷＬ２直下の絶
縁層３′を薄膜にしたことにある。この場合、この絶縁
層３′はワード線ＷＬ，直下のゲ−ト酸化膜３と同一で
ある。さらに、ワード線ＷＬ２下の基板１表面には予め
イオンィンプランテーション等によりｎ型不純物を注入
しておく。従って、ワード線ＷＬ２，絶縁層３′，およ
び基板１により構成されるＭＯＳ構造はデプレツション
形つまりノーマリオン特性を有することになる。つまり
、ワード線ＷＬ２，絶縁層３′，および電荷蓄積部とし
ての基板１内のｎ型不純物注入層が容量の比較的大きい
キャパシタを構成し、このキャパシタもスタツクトキャ
パシタ形メモリセルのキャパシタとして作用する。この
結果、第６図に比べて、第７図のメモリセルのキヤパシ
タ容量は大きくなる。なお、上叉流の実施例においては
、半導体基板としてｐ‐形を用いたが、ｎ‐形であって
もよいことは言うまでもない。
■ 発明の効果 以上説明したように本発明によれば、隣接するワード線
上にもキャパシタを形成することにより、より大きいキ
ャパシタ容量を得、これにより、フオルデッドビット線
を有する半導体記憶装魔の高集積化、大容量化が可能と
なる。
【図面の簡単な説明】
第１図は従来のスタックトキャパシタ形メモリセルを具
備する半導体記憶装置を示す平面図、第２図は第１図の
装置の等価回路図、第３図は第１図のｍ−ｍ線に沿う断
面図、第４図は本発明に係るスタックトキャパシタ形メ
モリセルを具備する半導体記憶装置の一実施例を示す平
面図、第５図は第４図の装置の等価回路図、第６図は第
４図の町−の線に沿う断面図、第７図は第６図の一変吏
例を示す断面図である。 ＷＬｏ〜ＷＬ・・・・・・ワード線（第１の導電層）、
ＢＬｏ，ＢＬｏ，ＢＬ，，ＢＬ．・・・・・・ビット線
（第４の導電眉）、ＣＯＯ〜Ｃ．３，Ｃｏ〜Ｃ３・・・
…メモリセル、Ｅｏ・・・…電極（第２の導電層）、Ｅ
．・・・・・・対向電極（第３の導電層）、１・・…・
半導体基板、２・・・・・・フィールド酸化膜、３・・
・・・・ゲート酸化膜、４，５・・・・・・不純物拡散
領域（ソース，ドレィン）。 第１図 第２図 第３図 第４図 第５図 第６図 第７図

Claims (1)

  1. 【特許請求の範囲】 １ 複数のワード線、複数のビツト線対、および前記各
    ワード線と前記各ビツト線対との各交差点対のうち一方
    のみの交差点に形成されたスタツクトキヤパシタ形メモ
    リセルを具備する半導体記憶装置において、前記ワード
    線を第１の導電層により構成し、前記メモリセルのキヤ
    パシタを、該メモリセルのトランスフアトランジスタの
    ソースもしくはドレイン領域に接触し且つ前記交差点対
    のうち該メモリセルに隣接しメモリセルが形成されない
    側の交差点付近のワード線上に第１の絶縁層を介して延
    在する第２の導電層と、該第２の導電層上に第２の絶縁
    層を介して延在する第３の導電層と、により構成したこ
    とを特徴とする半導体記憶装置。 ２ 前記第２の導電層を前記メモリセルのトランスフア
    トランジスタのゲートをなすワード線部分上へ絶縁膜を
    介して延在させたことを特徴とする特許請求の範囲第１
    項に記載の半導体記憶装置。 ３ メモリセルが形成されない前記交差点付近の前記ワ
    ード線直下の絶縁層を薄く形成し、且つ該ワード線、該
    絶縁層および半導体基板により構成されるＭＩＳ構造を
    ノーマリオン特性にした特許請求の範囲第１項に記載の
    半導体記憶装置。
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