JPS6182459A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6182459A JPS6182459A JP59204418A JP20441884A JPS6182459A JP S6182459 A JPS6182459 A JP S6182459A JP 59204418 A JP59204418 A JP 59204418A JP 20441884 A JP20441884 A JP 20441884A JP S6182459 A JPS6182459 A JP S6182459A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- memory cell
- cell
- layer
- plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、キャパシタに蓄積された電荷により情報記憶
を行なう、１トランジスタ／１キャパシタのメモリセル
構造をもつ半導体記憶装置に関する。
を行なう、１トランジスタ／１キャパシタのメモリセル
構造をもつ半導体記憶装置に関する。
一般に、ダイナミックＲＡＭ （以下ｄＲＡＭと称する
）のメモリセルは、情報を電荷の形で保持するＭＯＳキ
ャパシタと、その電荷を外部回路とやりとりするための
スイッチングＭｏＳトランジスタにより構成されている
。この様なｄＲＡＭのメモリセルにおいて、蓄積し得る
電荷の量はＭＯＳキャパシタのゲート絶縁膜の厚さおよ
びその面積で決まる。情報を読み出す際の信号の大きさ
はその蓄積電荷の量で決まるので、蓄積電荷量を大きく
するためには、ゲート絶縁膜を薄くするかその面積を大
きくしなければならない。ところが、ゲート絶縁膜は信
頼性上薄くすることに限界があるので、必要な蓄積電荷
量を確保するためにはキャパシタ面積をある程度以上大
きくすることが避けられず、これがメモリセルを高密度
集積化する上で大きな障害になっている。また誘電率の
大きい絶縁膜としてＳｉＯ２に代わり、ＳｉｇＮ＋が検
討されているが、これも製造工程が複雑になり、リーク
電流が大きい等の理由で実用上未だ問題が多い。
）のメモリセルは、情報を電荷の形で保持するＭＯＳキ
ャパシタと、その電荷を外部回路とやりとりするための
スイッチングＭｏＳトランジスタにより構成されている
。この様なｄＲＡＭのメモリセルにおいて、蓄積し得る
電荷の量はＭＯＳキャパシタのゲート絶縁膜の厚さおよ
びその面積で決まる。情報を読み出す際の信号の大きさ
はその蓄積電荷の量で決まるので、蓄積電荷量を大きく
するためには、ゲート絶縁膜を薄くするかその面積を大
きくしなければならない。ところが、ゲート絶縁膜は信
頼性上薄くすることに限界があるので、必要な蓄積電荷
量を確保するためにはキャパシタ面積をある程度以上大
きくすることが避けられず、これがメモリセルを高密度
集積化する上で大きな障害になっている。また誘電率の
大きい絶縁膜としてＳｉＯ２に代わり、ＳｉｇＮ＋が検
討されているが、これも製造工程が複雑になり、リーク
電流が大きい等の理由で実用上未だ問題が多い。
本発明は上記した点に鑑みなされたもので、チップサイ
ズを大きくすることなく、また従来の製造工程を変更す
ることなく、メモリセルに占めるキャパシタ面積の割合
いを大きくできる構造を採用して高性能化を図った半導
体記憶装置を提供することを目的とする。
ズを大きくすることなく、また従来の製造工程を変更す
ることなく、メモリセルに占めるキャパシタ面積の割合
いを大きくできる構造を採用して高性能化を図った半導
体記憶装置を提供することを目的とする。
本発明にがかるｄＲＡＭにおいては、一方向に隣接する
メモリセルのキャパシタを同じ領域に重ねて形成する。
メモリセルのキャパシタを同じ領域に重ねて形成する。
この場合、隣接する二つのメモリセルのうち第１のメモ
リセルのキャパシタは、半導体基板表面の拡散層とこの
上に絶縁膜を介して形成された全メモリセルに共通の電
位が与えられるセルプレートとにより構成し、第２のメ
モリセルのキャパシタは、前記セルプレートとこの上に
絶縁膜を介して形成されたキャパシタ電極とから構成す
る。
リセルのキャパシタは、半導体基板表面の拡散層とこの
上に絶縁膜を介して形成された全メモリセルに共通の電
位が与えられるセルプレートとにより構成し、第２のメ
モリセルのキャパシタは、前記セルプレートとこの上に
絶縁膜を介して形成されたキャパシタ電極とから構成す
る。
本発明によれば、隣接する二つのメモリセルのキャパシ
タを同じ領域に重ねて形成するため、メモリセルに占め
るキャパシタ面積を大きくすることが可能であり、チッ
プ面積を従来と同じとした場合、従来より高性能のｄＲ
ＡＭを実現することができる。また従来と同程度の性能
でよければ、従来より高集積化を図ることができる。
タを同じ領域に重ねて形成するため、メモリセルに占め
るキャパシタ面積を大きくすることが可能であり、チッ
プ面積を従来と同じとした場合、従来より高性能のｄＲ
ＡＭを実現することができる。また従来と同程度の性能
でよければ、従来より高集積化を図ることができる。
以下本発明の実施例を図面を参照して説明する。
第１図は一実施例のｄＲＡＭの隣接する２ピット分の構
造であり、（ａ＞が模式的平面図、（ｂ）がそのＡ−Ａ
−断面図である。また第２図（ａ）〜（ｄ）は第１図（
ｂ）の断面での製造工程を示している。
造であり、（ａ＞が模式的平面図、（ｂ）がそのＡ−Ａ
−断面図である。また第２図（ａ）〜（ｄ）は第１図（
ｂ）の断面での製造工程を示している。
これを製造工程に従って説明すると、まず低濃度のボロ
ンを含む、１０Ω−α程度のｐ−型シリコン基板１にフ
ィールド酸化膜２を形成し、第１のメモリセルのキャパ
シタ形成領域にＡＳまたはＰを拡散してｎ−型層３を形
成した後、第１ゲート酸化膜４を介して第１層多結晶シ
リコン膜によりセルプレート５を形成する（第２図（ａ
））。
ンを含む、１０Ω−α程度のｐ−型シリコン基板１にフ
ィールド酸化膜２を形成し、第１のメモリセルのキャパ
シタ形成領域にＡＳまたはＰを拡散してｎ−型層３を形
成した後、第１ゲート酸化膜４を介して第１層多結晶シ
リコン膜によりセルプレート５を形成する（第２図（ａ
））。
セルプレート５は全メモリセルに共通の電位が与えられ
るものであり、このセルプレート５とｎ−型層３により
第１のメモリセルのキャパシタが構成される。
るものであり、このセルプレート５とｎ−型層３により
第１のメモリセルのキャパシタが構成される。
この後、セルプレート５を含む全面に第２ゲート酸化膜
６を形成し、セルプレート５上でｎ−型層３に重なるよ
うに、第２層多結晶シリコン膜による第２のメモリセル
のキャパシタ電極７を形成する（第２因（１）） ’）
。このときこのキャパシタ電極７は、第２のメモリセル
のＭＯＳＦＥＴのソースと接続させるため、図示のよう
に予め基板表面に形成したｎ＋型層１２にコンタクトさ
せる。
６を形成し、セルプレート５上でｎ−型層３に重なるよ
うに、第２層多結晶シリコン膜による第２のメモリセル
のキャパシタ電極７を形成する（第２因（１）） ’）
。このときこのキャパシタ電極７は、第２のメモリセル
のＭＯＳＦＥＴのソースと接続させるため、図示のよう
に予め基板表面に形成したｎ＋型層１２にコンタクトさ
せる。
こうして第２のメモリセルのキャパシタは、セルプレー
ト５とキャパシタ電極７の間で構成される。
ト５とキャパシタ電極７の間で構成される。
この後、第３ゲート酸化！Ｉ８を介して第３層多結晶シ
リコン膜を堆積し、これをパターニングして各メモリセ
ルのＭＯＳＦＥＴのゲート電極９（９１，９２，９３、
・・・）を形成し、更にＡＳまたはＰのイオン注入によ
りソース、ドレインとなるｎ“型層１０ （１０ｒ 、
１０２ ＞、１１（１１１，１１２）を形成する（第２
図（Ｃ）ン。
リコン膜を堆積し、これをパターニングして各メモリセ
ルのＭＯＳＦＥＴのゲート電極９（９１，９２，９３、
・・・）を形成し、更にＡＳまたはＰのイオン注入によ
りソース、ドレインとなるｎ“型層１０ （１０ｒ 、
１０２ ＞、１１（１１１，１１２）を形成する（第２
図（Ｃ）ン。
第２のメモリセルのソースとなるｎ＋型層１０２は、先
に拡散形成されたｎ＋型層１２と重なり、これにより第
２のメモリセルのＭＯＳＦＥＴのソースとキャパシタ電
極７が電気的に接続される。
に拡散形成されたｎ＋型層１２と重なり、これにより第
２のメモリセルのＭＯＳＦＥＴのソースとキャパシタ電
極７が電気的に接続される。
また第１のメモリセルのＭＯＳＦＥＴのソースであるｎ
＋型層１０ｒはやはりｎ−型層３と重なり、これにより
ｎ”層３が第１のメモリセルのＭＯＳＦＥＴのソースに
接続されたキャパシタ電極として働くことになる。ゲー
ト電極９は、第１図（ａ＞に示すように縦方向に連続的
に配設され、ワード線を兼ねることになる。
＋型層１０ｒはやはりｎ−型層３と重なり、これにより
ｎ”層３が第１のメモリセルのＭＯＳＦＥＴのソースに
接続されたキャパシタ電極として働くことになる。ゲー
ト電極９は、第１図（ａ＞に示すように縦方向に連続的
に配設され、ワード線を兼ねることになる。
この後、全面をｃｖｏａ化膜１３で覆い、各メモリセル
のドレイン領域にコンタクトホールを開け、ビット線と
なるＡ２配線１４を配設する（第２図（ｄ））。
のドレイン領域にコンタクトホールを開け、ビット線と
なるＡ２配線１４を配設する（第２図（ｄ））。
このようにして形成される本実施例のｄＲＡＭの特徴は
次の通りである。隣接する二つのメモリセルのキャパシ
タを同じ領域に積み重ねているため、従来と同じチップ
面積でかつ同じ集積度とすると、メモリセルの占有面積
、特にキャパシタの占有面積を従来より大きくすること
ができる。これにより、高性能のｄＲＡＭを得ることが
できる。′より具体的にいえば、メモリセルの電荷蓄積
量が増大するため、Ｓ／Ｎが改善され、センス・リフレ
ッユ回路に対するマージンが大きくなる。またこのマー
ジンの改善はｄＲＡＭの信頼性向上９歩留り向上につな
がる。一方、センス・リフレッシュ回路に対するマージ
ンが従来と同じでよければ、メモリセルの容量、即ち面
積を縮小することができる。これはチップサイズの縮小
に寄与し、一枚のウェーハから生産されるチップ数を増
加して製品コストを低減することができる。逆に同一チ
ップサイズを仮定すれば、それだけ緩いパターン設計規
則を用いることができ、ｄＲＡＭの製造を容易にする。
次の通りである。隣接する二つのメモリセルのキャパシ
タを同じ領域に積み重ねているため、従来と同じチップ
面積でかつ同じ集積度とすると、メモリセルの占有面積
、特にキャパシタの占有面積を従来より大きくすること
ができる。これにより、高性能のｄＲＡＭを得ることが
できる。′より具体的にいえば、メモリセルの電荷蓄積
量が増大するため、Ｓ／Ｎが改善され、センス・リフレ
ッユ回路に対するマージンが大きくなる。またこのマー
ジンの改善はｄＲＡＭの信頼性向上９歩留り向上につな
がる。一方、センス・リフレッシュ回路に対するマージ
ンが従来と同じでよければ、メモリセルの容量、即ち面
積を縮小することができる。これはチップサイズの縮小
に寄与し、一枚のウェーハから生産されるチップ数を増
加して製品コストを低減することができる。逆に同一チ
ップサイズを仮定すれば、それだけ緩いパターン設計規
則を用いることができ、ｄＲＡＭの製造を容易にする。
また蓄積電荷ｍと面積を従来と同じにすれば、ゲート絶
縁膜を薄くすることができ、これにより製品の歩留り向
上、信頼性向上が図られる。メモリセルの電荷量が増大
すれば、α粒子によるいわゆるソフトエラーに対しても
強くなる。
縁膜を薄くすることができ、これにより製品の歩留り向
上、信頼性向上が図られる。メモリセルの電荷量が増大
すれば、α粒子によるいわゆるソフトエラーに対しても
強くなる。
本発明は上記実施例に限られるものではない。
例えば、セルプレートやキャパシタ電極の材料として、
ＭＯなどの高融点金属あるいはそのシリサイドなどを用
いることができる。その飽水発明はその趣旨を逸脱しな
い範囲で種々変形実施することができる。
ＭＯなどの高融点金属あるいはそのシリサイドなどを用
いることができる。その飽水発明はその趣旨を逸脱しな
い範囲で種々変形実施することができる。
第１図（ａ）（ｂ）は本発明の一実施例のｄＲＡＭの隣
接する２ビット分の構成を示す平面図とそのＡ−Ａ”断
面図、第２図（ａ）〜（ｄ）は製造工程断面図である。 １・・・ｐ型３ｉ基板、２・・・フィールド絶縁膜、３
・・・ｎ−型層、４．６．８・・・ゲート絶縁膜、５・
・・セルプレート（第１層多結晶シリコン膜）、７・・
・キャパシタ電極（第２層多結晶シリコン膜）、９（９
１，９２，９３、）・・・ゲート電極（第３層多結晶シ
リコン膜）、１０ （１０１，１０２）。 １１ （１１１，，１１２＞、 １：２・・・ｎ＋型層
、１３・・・ＣＶＤ酸化膜、１４・・・Ａ℃配線（ビッ
ト線）。 出願人代理人 弁理士 鈴江武彦 第１図 （ｂ）
接する２ビット分の構成を示す平面図とそのＡ−Ａ”断
面図、第２図（ａ）〜（ｄ）は製造工程断面図である。 １・・・ｐ型３ｉ基板、２・・・フィールド絶縁膜、３
・・・ｎ−型層、４．６．８・・・ゲート絶縁膜、５・
・・セルプレート（第１層多結晶シリコン膜）、７・・
・キャパシタ電極（第２層多結晶シリコン膜）、９（９
１，９２，９３、）・・・ゲート電極（第３層多結晶シ
リコン膜）、１０ （１０１，１０２）。 １１ （１１１，，１１２＞、 １：２・・・ｎ＋型層
、１３・・・ＣＶＤ酸化膜、１４・・・Ａ℃配線（ビッ
ト線）。 出願人代理人 弁理士 鈴江武彦 第１図 （ｂ）
Claims (2)
- （１）１トランジスタ／１キャパシタのメモリセル配列
をもつ半導体記憶装置において、一方向に隣接する二つ
のメモリセルのキャパシタが同一領域に積層形成されて
おり、これら二つのメモリセルのうち第１のメモリセル
のキャパシタは、半導体基板表面の拡散層とこの上に絶
縁膜を介して形成され全メモリセルに共通電位が与えら
れるセルプレートとから構成され、第２のメモリセルの
キャパシタは、前記セルプレートとこの上に絶縁膜を介
して形成されたキャパシタ電極とから構成されているこ
とを特徴とする半導体記憶装置。 - （２）前記セルプレートは第１層多結晶シリコン膜によ
り形成され、前記第２のメモリセルのキャパシタ電極は
第２層多結晶シリコン膜により形成されている特許請求
の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204418A JPS6182459A (ja) | 1984-09-29 | 1984-09-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204418A JPS6182459A (ja) | 1984-09-29 | 1984-09-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182459A true JPS6182459A (ja) | 1986-04-26 |
Family
ID=16490210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204418A Pending JPS6182459A (ja) | 1984-09-29 | 1984-09-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182459A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087588A (en) * | 1987-02-13 | 1992-02-11 | Mitsubishi Denki Kabushiki Kaisha | Method of making a side wall contact with reactive ion etching |
| US5282159A (en) * | 1991-11-15 | 1994-01-25 | Sharp Kabushiki Kaisha | Semiconductor memory with increased capacitive storage capabilities and reduced size |
| US5567964A (en) * | 1993-06-29 | 1996-10-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1984
- 1984-09-29 JP JP59204418A patent/JPS6182459A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087588A (en) * | 1987-02-13 | 1992-02-11 | Mitsubishi Denki Kabushiki Kaisha | Method of making a side wall contact with reactive ion etching |
| US5427972A (en) * | 1987-02-13 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making a sidewall contact |
| US5282159A (en) * | 1991-11-15 | 1994-01-25 | Sharp Kabushiki Kaisha | Semiconductor memory with increased capacitive storage capabilities and reduced size |
| US5567964A (en) * | 1993-06-29 | 1996-10-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US5693553A (en) * | 1993-06-29 | 1997-12-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method of the same |
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