JPH01120050A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01120050A JPH01120050A JP62275784A JP27578487A JPH01120050A JP H01120050 A JPH01120050 A JP H01120050A JP 62275784 A JP62275784 A JP 62275784A JP 27578487 A JP27578487 A JP 27578487A JP H01120050 A JPH01120050 A JP H01120050A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置特にダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）に係り、微細ながらＳ
電荷蓄積容量の大きな値が得られるＤＲＡＭの端造およ
びその製造方法に関する。
・アクセス・メモリ（ＤＲＡＭ）に係り、微細ながらＳ
電荷蓄積容量の大きな値が得られるＤＲＡＭの端造およ
びその製造方法に関する。
ＤＲＡＭは３年間で４倍という集積度の向上を実現し、
現在１ＭビットＤＲＡＭが製品化されている。この高集
積化は、いわゆるスケーリング則と呼ばれる素子寸法の
微細化によって達成されてきた６しかし、微細化に伴な
う電荷蓄積容量の減少のために、Ｓ／Ｎ比の低下やα線
による信号反転（いわゆるソフトエラー）等の整置が顕
在化し、信頼性の上で大きな問題となっている。
現在１ＭビットＤＲＡＭが製品化されている。この高集
積化は、いわゆるスケーリング則と呼ばれる素子寸法の
微細化によって達成されてきた６しかし、微細化に伴な
う電荷蓄積容量の減少のために、Ｓ／Ｎ比の低下やα線
による信号反転（いわゆるソフトエラー）等の整置が顕
在化し、信頼性の上で大きな問題となっている。
このため、電荷蓄積容量を増大させる目的で、容量部を
積み上げ方式にした積み上げ型メモリセル（スタックド
・キャパシタ・セル）が、従来の平面型キャパシタを有
するメモリセル（プレーナー・セル）に代わるものとし
て期待されている。
積み上げ方式にした積み上げ型メモリセル（スタックド
・キャパシタ・セル）が、従来の平面型キャパシタを有
するメモリセル（プレーナー・セル）に代わるものとし
て期待されている。
この種のメモリセルに関連するものとしては、例えば、
パノベル・ハイ・デンシティ・スタックド・キャパシタ
・モス・ラム（Ｎｏｖｅｌ ｈｉｇｈ ｄｅｎｓｉｔｙ
。
パノベル・ハイ・デンシティ・スタックド・キャパシタ
・モス・ラム（Ｎｏｖｅｌ ｈｉｇｈ ｄｅｎｓｉｔｙ
。
５ｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ ＭＯ５ＲＡＭ）
”として、アイ・イー・イー・イー・インターナショ
ナル・エレクトロン・デイバイシズ・ミーティング（Ｉ
ＥＥＥ Ｉｎｔ。
”として、アイ・イー・イー・イー・インターナショ
ナル・エレクトロン・デイバイシズ・ミーティング（Ｉ
ＥＥＥ Ｉｎｔ。
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）
のＰ３４８〜Ｐ３５１（１９７８）において論じられて
いる。
のＰ３４８〜Ｐ３５１（１９７８）において論じられて
いる。
第２図は、従来の積み上げ型ＤＲＡＭメモリセルの断面
図であり、図中（２０４）がワード線、（２０９）がビ
ット線である。ところで、従来技術のＤＲＡＭの電荷蓄
積キャパシタは、図中の多結晶シリコン（２０６）およ
び（２０７）で構造されているが、下部電極（２０６）
は単一の多結晶シリコンのみで構成され、なおかつ、そ
の表面および側面しか活用されていない。
図であり、図中（２０４）がワード線、（２０９）がビ
ット線である。ところで、従来技術のＤＲＡＭの電荷蓄
積キャパシタは、図中の多結晶シリコン（２０６）およ
び（２０７）で構造されているが、下部電極（２０６）
は単一の多結晶シリコンのみで構成され、なおかつ、そ
の表面および側面しか活用されていない。
第２図に示した従来技術の欠点を解決した別の従来技術
として、特開昭５６−５８２５４が挙げられる。
として、特開昭５６−５８２５４が挙げられる。
すなわちキャパシタの一方の電極となる半導体層に凹部
および凸部を設けることにより、キャパシタの基板上に
おける占有面積を増加させることなく表面積だけを増加
させ、電荷蓄積容量の増加を実現している。しかしこの
別の従来技術においては、上記電極を形成するためにホ
トリソグラフィが必要であり工程や複雑になるという問
題がある。
および凸部を設けることにより、キャパシタの基板上に
おける占有面積を増加させることなく表面積だけを増加
させ、電荷蓄積容量の増加を実現している。しかしこの
別の従来技術においては、上記電極を形成するためにホ
トリソグラフィが必要であり工程や複雑になるという問
題がある。
本発明の目的は、従来の積み上げ型メモリセルと面積的
には等しくしても、従来のものよりはるかに大きな電荷
蓄積容量を確保できる積み上げ型メモリセルの製造工程
において余分なホトリソグラフィが不必要で、工程の簡
略化が可能なメモリセルを提供することである。
には等しくしても、従来のものよりはるかに大きな電荷
蓄積容量を確保できる積み上げ型メモリセルの製造工程
において余分なホトリソグラフィが不必要で、工程の簡
略化が可能なメモリセルを提供することである。
上記目的は、電荷蓄積キャパシタの一方の電極を複数の
良導体材料もしくは性質の異なる同一の良導体材料によ
って構成することによって達成される。
良導体材料もしくは性質の異なる同一の良導体材料によ
って構成することによって達成される。
電荷蓄積キャパシタの一方の電極を複数の良導体材料も
しくは性質の異なる同一の良導体材料によって構成する
ことにより、電極形成工程において余分なホトリソグラ
フィを用いることなく電極に凹部凸部を形成できる。こ
れにより、大きな電荷蓄積容量が得られ、信頼性の高い
メモリセルが実現できる。
しくは性質の異なる同一の良導体材料によって構成する
ことにより、電極形成工程において余分なホトリソグラ
フィを用いることなく電極に凹部凸部を形成できる。こ
れにより、大きな電荷蓄積容量が得られ、信頼性の高い
メモリセルが実現できる。
以下、第１図に示した本発明の一実施例を第３図〜第７
図を用いて説明する。なお、説明を簡潔にするためにＤ
ＲＡＭのスイッチングトランジスタであるＭＯＳＦＥＴ
は公知の方法によって作成されているものとし、電荷蓄
積用キャパシタ部のみを詳述する。
図を用いて説明する。なお、説明を簡潔にするためにＤ
ＲＡＭのスイッチングトランジスタであるＭＯＳＦＥＴ
は公知の方法によって作成されているものとし、電荷蓄
積用キャパシタ部のみを詳述する。
まず、第３図に示したように、公知の方法によりＭＯＳ
ＦＥＴを作成した。ここで（３０１）は半導体基板、（
３０２）は素子間分離用酸化シリコン膜、（３０３）は
ゲート酸化シリコン膜、（３０４）はゲート電極、（３
０５）は層間絶縁〜用酸化シリコン膜、（３０６）は高
濃度不純物拡散層である。
ＦＥＴを作成した。ここで（３０１）は半導体基板、（
３０２）は素子間分離用酸化シリコン膜、（３０３）は
ゲート酸化シリコン膜、（３０４）はゲート電極、（３
０５）は層間絶縁〜用酸化シリコン膜、（３０６）は高
濃度不純物拡散層である。
次に、第４図のように、全面に公知のＣＶＤ法により、
多結晶シリコン（４０１）、およびスパッタ法によりチ
タン・ナイトライド（４０２）、さらにＣＶＤ法により
多結晶シリコン〜（４０３）を連続的に堆積した。
多結晶シリコン（４０１）、およびスパッタ法によりチ
タン・ナイトライド（４０２）、さらにＣＶＤ法により
多結晶シリコン〜（４０３）を連続的に堆積した。
次に、第５図のように、まず公知のホトリソグラフィ技
術により、電荷蓄積用キャパシタ部形成のためのパター
ニングを行なった。次に、公知のＣＣＱ ａガスを用い
た反応性スパッタエツチング技術により、多結晶シリコ
ン（４０１）、チタン・ナイトライド（４０２）、多結
晶シリコン（４０３）を連続的にエツチングした。この
状態で過酸化水素によるウェットエツチングにより、チ
タン・ナイトライドのみを選択的にサイドエツチングし
、第５図に示すように上部の多結晶シリコン（４０３）
が支えられる範囲でチタン・ティ１ヘライドが残る形と
した。
術により、電荷蓄積用キャパシタ部形成のためのパター
ニングを行なった。次に、公知のＣＣＱ ａガスを用い
た反応性スパッタエツチング技術により、多結晶シリコ
ン（４０１）、チタン・ナイトライド（４０２）、多結
晶シリコン（４０３）を連続的にエツチングした。この
状態で過酸化水素によるウェットエツチングにより、チ
タン・ナイトライドのみを選択的にサイドエツチングし
、第５図に示すように上部の多結晶シリコン（４０３）
が支えられる範囲でチタン・ティ１ヘライドが残る形と
した。
次に、第６図のように、キャパシタ絶縁膜（６０１）多
結晶シリコン（６０２）を堆積し、公知のホトリソグラ
フィ技術およびドライ加工技術により上部電極（プレー
ト電極）を形成した。なお、多結晶シリコン（６０２）
を堆積する際に、多結晶シリコン（６０２）の抵抗を下
げる目的で公知のリン（Ｐ）のデポジションを行なった
が、通常の１回の方法では下部電極の櫛の歯の間には多
結晶シリコンがつまっているためにリンネ鈍物が到達し
なかった。そこで今回は、まず最初に櫛の歯の間が多結
晶シリコンで埋まらないように、薄く多結晶シリコンを
堆積し、−回目のリンデポジションを行なった１次に再
度多結晶シリコンを堆積し、二回目のリンデポジション
を行ない、最終的に（６０２）に示した多結晶シリコン
電極を形成した６また。今回キャパシタ絶縁膜（６０１
）として酸化シリコン膜を用いたが、窒化シリコン膜の
ような誘電率の大きな絶縁膜を用いても良い。
結晶シリコン（６０２）を堆積し、公知のホトリソグラ
フィ技術およびドライ加工技術により上部電極（プレー
ト電極）を形成した。なお、多結晶シリコン（６０２）
を堆積する際に、多結晶シリコン（６０２）の抵抗を下
げる目的で公知のリン（Ｐ）のデポジションを行なった
が、通常の１回の方法では下部電極の櫛の歯の間には多
結晶シリコンがつまっているためにリンネ鈍物が到達し
なかった。そこで今回は、まず最初に櫛の歯の間が多結
晶シリコンで埋まらないように、薄く多結晶シリコンを
堆積し、−回目のリンデポジションを行なった１次に再
度多結晶シリコンを堆積し、二回目のリンデポジション
を行ない、最終的に（６０２）に示した多結晶シリコン
電極を形成した６また。今回キャパシタ絶縁膜（６０１
）として酸化シリコン膜を用いたが、窒化シリコン膜の
ような誘電率の大きな絶縁膜を用いても良い。
最後に、第７図のように５層間絶縁膜として酸化シリコ
ン膜（７０１）を堆積し、ビット膜コンタクト部の加工
を行ないアルミニウム（７０２）を堆積した。
ン膜（７０１）を堆積し、ビット膜コンタクト部の加工
を行ないアルミニウム（７０２）を堆積した。
以上の実施例では、第Ｓ図に示した下部電極を多結晶シ
リコン、チタン・ティ１〜ライド、多結晶シリコンで形
成したが、別の実施例では例えば多結晶シリコン、タン
グステン・シリサイド、多結晶シリコンといった金属硅
化膜を含む構造によっても実現できる。またもう１つの
別の実施例では例えば低濃度不純物多結晶シリコン、高
濃度不純物多結晶シリコン、低濃度不純物多結晶シリコ
ンといった性質の異なる同一材料を堆積することによっ
ても実現できる。
リコン、チタン・ティ１〜ライド、多結晶シリコンで形
成したが、別の実施例では例えば多結晶シリコン、タン
グステン・シリサイド、多結晶シリコンといった金属硅
化膜を含む構造によっても実現できる。またもう１つの
別の実施例では例えば低濃度不純物多結晶シリコン、高
濃度不純物多結晶シリコン、低濃度不純物多結晶シリコ
ンといった性質の異なる同一材料を堆積することによっ
ても実現できる。
本発明によれば、ＤＲＡＭセルにおける電荷蓄積キャパ
シタの古有面積は同じであっても、従来の精み上げ型キ
ャパシタに比べて、２，５倍の蓄積容量が得られた。こ
のため、微細なりＲＡＭであってもＳ／Ｎ比が大きく、
α線によるソフトエラーの強い、信頼性に優れた半導体
メモリが実現できた。
シタの古有面積は同じであっても、従来の精み上げ型キ
ャパシタに比べて、２，５倍の蓄積容量が得られた。こ
のため、微細なりＲＡＭであってもＳ／Ｎ比が大きく、
α線によるソフトエラーの強い、信頼性に優れた半導体
メモリが実現できた。
第１図は本発明の一実施例のＤＲＡＭメモリセルの縦断
面図、第２図は従来のＤＲＡＭメモリセルの縦断面図、
第３図〜第７図は本発明の一実施例を実現するための工
程を示す断面図である。 １０６・・・多結晶シリコン膜、１０７・・・チタン・
ナイトライド膜、１０８・・・キャパシタ絶縁膜、１０
９第３ 図 第４ 旧 第 ５ 国
面図、第２図は従来のＤＲＡＭメモリセルの縦断面図、
第３図〜第７図は本発明の一実施例を実現するための工
程を示す断面図である。 １０６・・・多結晶シリコン膜、１０７・・・チタン・
ナイトライド膜、１０８・・・キャパシタ絶縁膜、１０
９第３ 図 第４ 旧 第 ５ 国
Claims (1)
- 【特許請求の範囲】 １、一方の電極の少なくとも一部が複数の良導体材料も
しくは性質の異なる同一の良導体材料によつて構成され
ることを特徴とする半導体記憶装置。 ２、前記該電極が多結晶シリコン膜および金属硅化膜に
よつて構成されることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。 ３、前記該電極が多結晶シリコン膜および高融点金属膜
もしくは高融点金属化合膜によつて構成されることを特
徴とする特許請求の範囲第１項記載の半導体記憶装置。 ４、前記該電極が低濃度不純物多結晶シリコン膜および
高濃度不純物多結晶シリコン膜によつて構成されること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275784A JPH01120050A (ja) | 1987-11-02 | 1987-11-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275784A JPH01120050A (ja) | 1987-11-02 | 1987-11-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120050A true JPH01120050A (ja) | 1989-05-12 |
Family
ID=17560358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275784A Pending JPH01120050A (ja) | 1987-11-02 | 1987-11-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120050A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206787A (en) * | 1991-04-01 | 1993-04-27 | Fujitsu Limited | Capacitor and method of fabricating same |
| DE4238081A1 (en) * | 1992-01-21 | 1993-07-22 | Mitsubishi Electric Corp | Stacked capacitor for semiconductor DRAM storage cell - has step in upper surface of lower electrode, with field insulation film formed on silicon substrate, e.g. by LOCOS process |
| US5262662A (en) * | 1991-10-31 | 1993-11-16 | Micron Technology, Inc. | Storage node capacitor having tungsten and etched tin storage node capacitor plate |
| US5273925A (en) * | 1990-11-08 | 1993-12-28 | Nec Corporation | Method of fabricating semiconductor memory device having a cylindrical capacitor electrode |
| US5283453A (en) * | 1992-10-02 | 1994-02-01 | International Business Machines Corporation | Trench sidewall structure |
| US5323038A (en) * | 1992-04-16 | 1994-06-21 | Micron Technology, Inc. | Array of finned memory cell capacitors on a semiconductor substrate |
| US5416037A (en) * | 1990-10-29 | 1995-05-16 | Nec Corporation | Method of making a semiconductor memory device |
-
1987
- 1987-11-02 JP JP62275784A patent/JPH01120050A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416037A (en) * | 1990-10-29 | 1995-05-16 | Nec Corporation | Method of making a semiconductor memory device |
| US5273925A (en) * | 1990-11-08 | 1993-12-28 | Nec Corporation | Method of fabricating semiconductor memory device having a cylindrical capacitor electrode |
| US5206787A (en) * | 1991-04-01 | 1993-04-27 | Fujitsu Limited | Capacitor and method of fabricating same |
| US5262662A (en) * | 1991-10-31 | 1993-11-16 | Micron Technology, Inc. | Storage node capacitor having tungsten and etched tin storage node capacitor plate |
| DE4238081A1 (en) * | 1992-01-21 | 1993-07-22 | Mitsubishi Electric Corp | Stacked capacitor for semiconductor DRAM storage cell - has step in upper surface of lower electrode, with field insulation film formed on silicon substrate, e.g. by LOCOS process |
| US5323038A (en) * | 1992-04-16 | 1994-06-21 | Micron Technology, Inc. | Array of finned memory cell capacitors on a semiconductor substrate |
| US5283453A (en) * | 1992-10-02 | 1994-02-01 | International Business Machines Corporation | Trench sidewall structure |
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