JPH04192462A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04192462A JPH04192462A JP2324159A JP32415990A JPH04192462A JP H04192462 A JPH04192462 A JP H04192462A JP 2324159 A JP2324159 A JP 2324159A JP 32415990 A JP32415990 A JP 32415990A JP H04192462 A JPH04192462 A JP H04192462A
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- JP
- Japan
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- bit line
- semiconductor memory
- memory cells
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 239000011229 interlayer Substances 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体記憶装置に関し、特に、１ト −ラン
ジスタ・１キャパシタからなるメモリセルの配置構造に
係る。
ジスタ・１キャパシタからなるメモリセルの配置構造に
係る。
（ロ）従来の技術
１トランジスタ・１キャパシタからなるメモリセルの複
数を備える半導体記憶装置、所謂ＤＲＡＭにおいては、
記憶容量の大容量化に伴って、微細化が図られている。
数を備える半導体記憶装置、所謂ＤＲＡＭにおいては、
記憶容量の大容量化に伴って、微細化が図られている。
こうしたＤＲＡＭの微細化に際しては、メモリセルの小
型化と共に、メモリセルとビット線とのコンタクトの面
積をもできるだけ小さくすることが要求される。
型化と共に、メモリセルとビット線とのコンタクトの面
積をもできるだけ小さくすることが要求される。
然るに、現在にあっては、半導体研究報告第２８巻「超
ＬＳＩ技術・デバイスとプロセスその２」に見ら蜆るよ
うに、１つのビット線コンタクトに対して、これに電気
的に接続されるように、１トランジスタ・１キャパシタ
からなるメモリセルの１つまたは２つが配されているだ
けである。従って、記憶容量の大容量化に伴ってメモリ
セルの数が増大していった場合、メモリセルの全面積に
占めるビット線コンタクトの割合が大きくなってしまう
。
ＬＳＩ技術・デバイスとプロセスその２」に見ら蜆るよ
うに、１つのビット線コンタクトに対して、これに電気
的に接続されるように、１トランジスタ・１キャパシタ
からなるメモリセルの１つまたは２つが配されているだ
けである。従って、記憶容量の大容量化に伴ってメモリ
セルの数が増大していった場合、メモリセルの全面積に
占めるビット線コンタクトの割合が大きくなってしまう
。
（ハ）発明が解決しようとする課題
本発明は、上述の点に鑑みて成されたものであり、その
目的は、メモリセルの全面積に占めるビット線コンタク
トの割合を低減し、ＤＲＡＭの微細化を図ることにある
。
目的は、メモリセルの全面積に占めるビット線コンタク
トの割合を低減し、ＤＲＡＭの微細化を図ることにある
。
（ニ）課題を解決するための手段
本発明の半導体記憶装置は、１つのビット線コンタクト
に対して、１トランジスタ・１キャパシ夕からなるメモ
リセルの４つを電気的に接続するように配したことを特
徴とする。
に対して、１トランジスタ・１キャパシ夕からなるメモ
リセルの４つを電気的に接続するように配したことを特
徴とする。
（ホ）作用
本発明によれば、１つのビット線コンタクトに対して、
４つのメモリセルを接続しているため、従来と比較して
、半導体記憶装置全体に占めるビット線コンタクトの割
合は、１／２〜１／４となる。
４つのメモリセルを接続しているため、従来と比較して
、半導体記憶装置全体に占めるビット線コンタクトの割
合は、１／２〜１／４となる。
（へ）実施例
第１図乃至第３図は、本発明に一実施例を示しており、
第１図は要部拡大平面図、第２図は第１図のＡ−Ａ線断
面図、第３図は半導体記憶装置全体の平面図である。
第１図は要部拡大平面図、第２図は第１図のＡ−Ａ線断
面図、第３図は半導体記憶装置全体の平面図である。
第１図及び第２図において、１はｐ型の半導体基板、２
は半導体基板１の表面に分離形成された活性領域、３２
〜３ｄは十字型の活性領域２の中央部から延びる４つの
辺２ａ〜２ｄの中央側に設けられたトランジスタであり
、これらトランジスタ３ａ〜３ｄは、活性領域２の中央
部に拡散形成された４つのトランジスタ３ａ〜３ｄに共
通のｎ＋型のソース領域４と、辺２ａ〜２ｄの略中央に
拡散形成されたｎ＋型のドレイン領域５３〜５ｄ（５ｂ
、５ｄは図に現れていない）と、ソース領域４及びドレ
イン領域５ａ〜５ｄの間に配された第１層及び第２層ワ
ード線６ａ、６ｂ（これらワード線６ａ、６ｂはトラン
ジスタ３ａ〜３ｄのゲート電−極となる）とからなる。
は半導体基板１の表面に分離形成された活性領域、３２
〜３ｄは十字型の活性領域２の中央部から延びる４つの
辺２ａ〜２ｄの中央側に設けられたトランジスタであり
、これらトランジスタ３ａ〜３ｄは、活性領域２の中央
部に拡散形成された４つのトランジスタ３ａ〜３ｄに共
通のｎ＋型のソース領域４と、辺２ａ〜２ｄの略中央に
拡散形成されたｎ＋型のドレイン領域５３〜５ｄ（５ｂ
、５ｄは図に現れていない）と、ソース領域４及びドレ
イン領域５ａ〜５ｄの間に配された第１層及び第２層ワ
ード線６ａ、６ｂ（これらワード線６ａ、６ｂはトラン
ジスタ３ａ〜３ｄのゲート電−極となる）とからなる。
７ａ〜７ｄは４つの辺２ａ〜２ｄの端部に設けられたス
タックドトレンチ構造のキャパシタであり、各キャパシ
タ７ａ〜７ｄは、各トランジスタ３ａ〜３ｄのドレイン
領域５ａ〜５ｄと連なるようにトレンチの外周を覆う拡
散領域８ａ〜８ｃｌ（８ｂ、８ｄは図に現れていない）
と、トレンチ内壁を被覆する多結晶シリコンからなる蓄
積ノード９ａ〜９ｄ（９ｂ、９ｄは図に現れていない）
と、蓄積ノード９ａ〜９ｄの表面を被覆するシリコン酸
化膜からなる誘電体膜１０ａ〜１０ｄ （１０ｂ、１０
ｄは図に現れていない）と、誘電体膜１０ａ〜１０ｄを
挟んで蓄積ノード９ａ −９ｄと対向するセルプレート
ｌｌａ −ｌｉｄ （１１ｂ、ｌｌｄは図に現れていな
い）とから構成されている。
タックドトレンチ構造のキャパシタであり、各キャパシ
タ７ａ〜７ｄは、各トランジスタ３ａ〜３ｄのドレイン
領域５ａ〜５ｄと連なるようにトレンチの外周を覆う拡
散領域８ａ〜８ｃｌ（８ｂ、８ｄは図に現れていない）
と、トレンチ内壁を被覆する多結晶シリコンからなる蓄
積ノード９ａ〜９ｄ（９ｂ、９ｄは図に現れていない）
と、蓄積ノード９ａ〜９ｄの表面を被覆するシリコン酸
化膜からなる誘電体膜１０ａ〜１０ｄ （１０ｂ、１０
ｄは図に現れていない）と、誘電体膜１０ａ〜１０ｄを
挟んで蓄積ノード９ａ −９ｄと対向するセルプレート
ｌｌａ −ｌｉｄ （１１ｂ、ｌｌｄは図に現れていな
い）とから構成されている。
これらトランジスタ３ａ〜３ｄ及びキャパシタ７ａ〜７
ｄにより、４つのメモリセルが、十字型の活性領域２内
に形成される。
ｄにより、４つのメモリセルが、十字型の活性領域２内
に形成される。
更に、１２は半導体基板１の表面を覆う層間絶縁膜、１
３は層間絶縁膜１２上に形成されたビット線である。こ
のビット線１３は層間絶縁膜１２を貫通するビット線コ
ンタクト１４を経て４つのトランジスタ３８〜３ｄに共
通のソース領域４に接続されており、その結果、１つの
ビット線コンタクト１４に４つのメモリセルが接続され
たこととなる。
３は層間絶縁膜１２上に形成されたビット線である。こ
のビット線１３は層間絶縁膜１２を貫通するビット線コ
ンタクト１４を経て４つのトランジスタ３８〜３ｄに共
通のソース領域４に接続されており、その結果、１つの
ビット線コンタクト１４に４つのメモリセルが接続され
たこととなる。
第３図は、半導体記憶装置全体の平面図であり、十字型
の活性領域２は、斜め方向に整列して分離形成されてお
り、活性領域２の１列分には、２本のビット線１３が設
けられ、各ビット線１３は、１つおきに活性領域２に接
続されている。
の活性領域２は、斜め方向に整列して分離形成されてお
り、活性領域２の１列分には、２本のビット線１３が設
けられ、各ビット線１３は、１つおきに活性領域２に接
続されている。
一方、第１層及び第２層のワード、ｌ１６ａ及び６ｂは
、夫々活性領域２の辺２ａ、２ｃ及び２ｂ、 ２ｄに設
けられたトランジスタ３ａ、３ｃ及び３ｂ、３ｄのゲー
ト電極となるように配されている。
、夫々活性領域２の辺２ａ、２ｃ及び２ｂ、 ２ｄに設
けられたトランジスタ３ａ、３ｃ及び３ｂ、３ｄのゲー
ト電極となるように配されている。
（ト）発明の効果
本発明によれば、１つのビット線コンタクトに対して、
１トランジスタ・１キャパシタからなるメモリセルの４
つを電気的に接続するように配したので、半導体記憶装
置に占めるビット線コンタクトの割合を大きく減少させ
ることができ、半導体記憶装置の微細化を、より一層促
進することができる。
１トランジスタ・１キャパシタからなるメモリセルの４
つを電気的に接続するように配したので、半導体記憶装
置に占めるビット線コンタクトの割合を大きく減少させ
ることができ、半導体記憶装置の微細化を、より一層促
進することができる。
第１図乃至第３図は、本発明に一実施例を示しており、
第１図は要部拡大平面図、第２図は第１図のＡ−Ａ線断
面図、第３図は半導体記憶装置全体の平面図である。
第１図は要部拡大平面図、第２図は第１図のＡ−Ａ線断
面図、第３図は半導体記憶装置全体の平面図である。
Claims (1)
- （１）１つのビット線コンタクトに対して、１トランジ
スタ・１キャパシタからなるメモリセルの４つを電気的
に接続するように配したことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324159A JPH04192462A (ja) | 1990-11-26 | 1990-11-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324159A JPH04192462A (ja) | 1990-11-26 | 1990-11-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192462A true JPH04192462A (ja) | 1992-07-10 |
Family
ID=18162779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324159A Pending JPH04192462A (ja) | 1990-11-26 | 1990-11-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667503B2 (en) | 2001-03-23 | 2003-12-23 | Kabushiki Kaisha Toshiba | Semiconductor trench capacitor |
| US7501676B2 (en) * | 2005-03-25 | 2009-03-10 | Micron Technology, Inc. | High density semiconductor memory |
-
1990
- 1990-11-26 JP JP2324159A patent/JPH04192462A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667503B2 (en) | 2001-03-23 | 2003-12-23 | Kabushiki Kaisha Toshiba | Semiconductor trench capacitor |
| KR100496382B1 (ko) * | 2001-03-23 | 2005-06-21 | 가부시끼가이샤 도시바 | 반도체장치 및 그 제조방법 |
| US6989560B2 (en) | 2001-03-23 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| CN100350615C (zh) * | 2001-03-23 | 2007-11-21 | 株式会社东芝 | 半导体存储器件及其制造方法 |
| US7501676B2 (en) * | 2005-03-25 | 2009-03-10 | Micron Technology, Inc. | High density semiconductor memory |
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