JPH02249267A

JPH02249267A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH02249267A
Application number: JP1070106A
Authority: JP
Inventors: Akira Kurosawa; 黒沢　景
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-22
Filing date: 1989-03-22
Publication date: 1990-10-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体記憶装置およびその製造方法に係り、
特にダイナミック型ＲＡＭ　（ＤＲＡＭ）のメモリセル
構造に関する。

（従来の技術）近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、いわゆるＭＯＳ型ＤＲＡＭの高集積化、大容量化が
急速に進められている。

この高集積化に伴い、情報（電荷）を蓄積するキャパシ
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、あるいはα線等によりメモリ内容が破壊され
るソフトエラーなどが問題になっている。

このような問題を解決し、高集積化、大容量化をはかる
ための方法の１つとして、３次元的なキャパシタ構造を
用いてセル容量を増大する方法が提案されている。

その１つに、ＭＯＳキャパシタをメモリセル領域上に積
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスイッチングトランジスタの１１１極とを導通させ
るようにすることにより、実質的にＭＯＳキャパシタの
静電容量を増大させるようにした積層型メモリセルと呼
ばれるメモリセル構造が提案されている。

この積層型メモリセルは、第４図（ａ）乃至第４図（Ｃ
）に示すように、ｐ型のシリコン基板１０１内に形成さ
れた素子分離絶縁膜１０５によって素子分離された１メ
モリセル領域内に、ｎ膨拡散層からなるソースおよびド
レイン領域１０７と、ソースおよびドレイン領域１０７
間にゲート絶縁膜１０９を介してゲート電極１１０とを
形成しスイッチングトランジスタとしてのＭＯＳＦＥＴ
を構成すると共に、この上層・にＭＯＳＦＥＴのソース
領域１０７にコンタクトするようにＭＯＳＦＥＴのゲー
ト電極１１０および隣接メモリセルのＭＯＳＦＥＴのゲ
ート電極（ワード線）上に絶縁膜１１１を介して形成さ
れた第１のキャパシタ電極１１３と、第２のキャパシタ
電極１１５によってキャパシタ絶縁膜１１４を挾みキャ
パシタを形成してなるものである。

この構造によれば、ストレージノード電極を素子分離領
域の上まで拡大することができ、また、ストレージノー
ド電極の段差を利用できることから、キャパシタ容量を
ブレーナ構造の数倍乃至数十倍に高めることができ、メ
モリセル面積を縮小しても蓄積電荷量の減少を防止する
ことができる。

もう１つの方法は、トレンチ型のセル構造であり、例え
ばこの半導体記憶装置は第５図に断面構造を示すように
、半導体基板１の表面に溝（トレンチ）Ｔを形成し、こ
のトレンチＴの側壁に沿ってキャパシタを形成し素子寸
法を増大させることなく、キャパシタ面積を増大するよ
うにしたものである。

この構造では、ｐ型シリコン基板表面に形成された素子
分離用のフィールド酸化膜２０２によって分離された素
子領域内に、ｎ型層からなるソースまたはドレイン領域
２０５と、これらの間にゲート絶縁膜２０３を介して形
成されたゲート電極２０４とからなるＭＯＳＦＥＴを形
成すると共に、このｎ型層からなるソースまたはドレイ
ン領域２０５の一方に連設されトレンチＴの周囲に形成
されたｎ−型層からなるストレージノードとしての第１
のキャパシタ電極２０７と、この第１のキャパシタ電極
２０７の表面に形成されたキャパシタ絶縁膜２０８と、
このトレンチ内に埋め込まれプレート電極を構成する第
２のキャパシタ電極２０９とからなるＭＯＳキャパシタ
を形成するものである。

そして、ｎ型層からなるソースまたはドレイン領域２０
５の他の一方にビット線２１０が接続される。ゲート電
極２０４は、一方向に連続するように配設されて、これ
がワード線となる。

このようなりＲＡＭ構造では、溝の側壁にＭＯＳキャパ
シタを形成しているため素子寸法を増大させることなく
、キャパシタ面積を増大することができ、メモリセルの
占有面積が小さくて済み、高集積化が可能である。

（発明が解決しようとする課題）しかしながら、さらなる微細化に際しては、このような
セル技術は以下に述べるような欠点を持っている。

まず、積層型キャパシタセル構造については、セルの＠
劇化に伴い、下部電極形成領域も縮小され、十分なセル
容量が得られないという問題があった。

次に、トレンチ型キャパシタセル構造においては、トレ
ンチ間の距離が短くなると該トレンチの拡散層間が互い
に干渉し、メモリが誤動作してしまうという問題が深刻
化してくる。

本発明は、前記実情に鑑みてなされたもので、メモリセ
ル占有面積の縮小化にもかかわらず、十分なキャパシタ
容量を確保することができ、かつセル間の干渉がなく、
信頼性の高いＤＲＡＭを提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明では、ＭＯＳＦＥＴと、キャパシタとによ
ってセルを形成し、該ＭＯＳＦＥＴのソースまたはドレ
インの一方にビット線を接続し、ゲート電極にワード線
を接続するようにしたＤＲＡＭにおいて、一部ではキャ
パシタがトレンチ内に形成され他の部分ではＭＯＳＦＥ
Ｔ上に積層されるように構成されている。

望ましくは、トレンチ型キャパシタと積層型キャパシタ
とが交互に配列形成されるようにする。

また本発明の方法では、メモリセル領域の一部にトレン
チ型キャパシタを形成する工程と、次いで通常のトラン
スファゲート型ＭＯ５ＦＥＴを形成する工程と、該ＭＯ
８ＦＥＴのソース・ドレイン領域に接続するようにビッ
ト線の配線を行った後、下部電極が隣接ビットのトレン
チ型キャパシタの上にかかるように積層型キャパシタセ
ルを形成する工程とを含むようにしている。

（作用）上記構成によれば、各メモリセルのキャパシタはトレン
チ型と積層型とが混在した状態となっており、効率よく
配列することができる。

例えばトレンチ型キャパシタと積層型キャパシタとを交
互に配列するようにすれば、トレンチ型キャパシタの場
合、隣接セルのキャパシタは全て積層型にすることがで
き、トレンチ型キャパシタ間の干渉を軽減することがで
きる。

また、積層型キャパシタについては、ビット線およびト
レンチ型キャパシタの上に下部電極を形成することがで
きるため、下ｍｍ極の占有面積を大幅に大きくすること
ができる。

従って、メモリセル占有面積の縮小化に際しても、十分
なキャパシタ容量を確保することができ、また、隣接セ
ル間の干渉を招くこともない。

さらに、上記方法によれば、トレンチ型キャパシタおよ
びＭＯＳＦＥＴの形成後、積層型キャパシタの形成に先
立ちビット線の配線を行うようにしているため、ビット
線のパターンは比較的平坦な面の上に形成でき、パター
ン形成が容易となる。

また、ビット線の形成後、下部電極が隣接ビットのトレ
ンチ型キャパシタの上にかかるように積層型キャパシタ
を形成するようにしているため、ビット線のコンタクト
位置を避ける必要もなく、広い領域に形成でき、パター
ン形成が極めて容易となる。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

第１図（ａ）および第１図（ｂ）は、本発明実施例の積
層形メモリセル構造のＤＲＡＭを示す平面図およびその
Ａ−Ａ’断面図である。

このＤＲＡＭは、ｐ型シリコン基板］内に形成され素子
分離絶縁膜２で分離された活性化領域内に、２つづつの
メモリセルを形成して成るもので、そのうちの１つはト
レンチ型キャパシタ構造のメモリセルであり、もう１つ
は下部電極がトレンチ型キャパシタ上にまで伸長するよ
うに形成された積層型キャパシタ構造のメモリセルを構
成するものである。

すなわち、各素子領域は、基板表面にゲート絶縁膜３を
介して形成された２つのゲート電極４とこの両側に形成
されたソースおよびドレイン領域５とからなるＭＯＳＦ
ＥＴと、このソースおよびドレイン領域５の一方に接続
されたビット線１０と、このソースおよびドレイン領域
５のもう一方に接続されたｎ型拡散層からなるストレー
ジノード６と第１−のキャパシタ絶縁膜７と第１の上部
電極８とからなるトレンチ型キャパシタＴＣと、さらに
ビット線１０に接続されたソースおよびドレイン領域５
の右方のソースおよびドレイン領域５に接続され、２つ
のＭＯＳＦＥＴ上およびトレンチ型キャパシタ上にかか
るように形成された第２の下部電極１１と第２のキャパ
シタ絶縁膜１２と第２の上部電極１３とからなる積層型
キャパシタＳＣとから構成され、ビット線コンタクト１
５を介してビット線１０に接続されるソースおよびドレ
イン領域５は２つのＭＯＳＦＥＴで共用するようになっ
ている。

すなわち、比抵抗５Ω・Ｃ１１程度のｐ型のシリコン基
板１内に形成された素子分離絶縁膜２によって分離され
た活性化領域内に、ソース・ドレイン領域を構成するｎ
形波散層５と、これらソース・ドレイン領域間にゲート
絶縁膜３を介してゲート電極４を形成し、１つのソース
・ドレイン領域を共有する２つのＭＯＳＦＥＴを構成す
ると共に、この上層および下層の溝内に各ＭＯ３ＦＥＴ
に接続するキャパシタがそれぞれ形成されている。

そして、ゲート電極はメモリセルアレイの一方向に連続
的に配列されてワード線を構成している。

次に、このＤＲＡＭの製造方法について図面を参照しつ
つ説明する。

第２図（ａ）乃至第２図（ｄ）はこのＤＲＡＭの製造工
程を示す図である。

まず４、第２図（ａ）に示すように、比抵抗５Ω・ｅｌ
程度のｐ型のシリコン基板１の表面に、選択酸化法によ
り素子分離絶縁膜２を形成する。そして、マスクパター
ンを形成し、反応性イオンエツチング法により、トレン
チＴを形成する。

この後、第２図（ｂ）に示すように、該トレンチＴ内に
マスクを介してＡｓイオンをイオン注入し、ｎ膨拡散層
からなるストレージノード６を形成する。そして、この
上層に、第１のキャパシタ絶縁膜７を形成し、さらに全
面に膜厚３０００Ａの多結晶シリコン膜を堆積しドーピ
ングした後、フォトリソ法および反応性イオンエツチン
グ法により、バターニングし、プレート電極としての第
１のキャパシタ上部電極８を形成し、トレンチキャパシ
タを形成する。

この後、第２図（ｅ）に示すように、第１のキャパシタ
上部電極８を覆うように第１の層間絶縁膜９を形成した
後、熱酸化法により膜厚２０ｎｍの酸化シリコン層３を
形成し、さらにＣＶＤ法により２００　ｎｍの多結晶シ
リコン層４を堆積し、フォトリソ法および反応性イオン
エツチング法によってこれらをバターニングし、ゲート
絶縁膜３およびゲート電極４を形成する。そして、この
ゲート電極４をマスクとしてＡｓイオンをイオン注入し
、ｎ形波散層５からなるソース・ドレイン領域を形成し
、スイッチングトランジスタとしてのＭＯＳＦＥＴを形
成する。この拡散層の深さは、例えば１５０ｎｍ程度と
し、ストレージノードの側ではストレージノードに接続
するように形成する。

この後、第２図（ｄ）に示すように、ＣＶＤ法により、
膜厚２００　ｎｍ程度の酸化シリコン層からなる第２の
層間絶縁膜１４を全面に堆積し、この第２の層間絶縁膜
１４にビット線コンタクト１５を形成し、さらにＣＶＤ
法により、多結晶シリコン膜を形成し、さらにスパッタ
法やＥＢ蒸着法により、モリブデンシリサイドを全面に
堆積し、反応性イオンエツチングにより両者をエツチン
グしてビット線１０をバターニングする。

この後、第２図（ｅ）に示すように、ＣＶＤ法により、
膜厚１００　ｎｍ程度の酸化シリコン層からなる第３の
層間絶縁膜１６を全面に堆積し、この第３の層間絶縁膜
１６にストレージノードコンタクト１７を形成する。そ
して、さらにＣＶＤ法により、２００　ｎｍ乃至６００
ｎ１１の多結晶シリコン膜を堆積しドーピングを行い、
異方性エツチングにより多結晶シリコン膜をバターニン
グし、第２の下部電極１１を形成する。そして、この上
層に、ＣＶＤ法により窒化シリコン膜を全面に１０ｎｍ
程度堆積し、次に９５０℃の水蒸気雰囲気中で３０分程
度酸化することにより酸化シリコン膜と窒化シリコン膜
との２層構造の第２のキャパシタ絶縁膜１２を形成し、
さらに全面に膜厚３０００人の多結晶シリコン膜を堆積
しドーピングし、プレート電極としての第２のキャパシ
タ上部電極１３を基板表面全体を覆うように形成し、積
層型キャパシタを形成する。なお、必要に応じてフォト
リソ法および反応性イオンエツチング法によってこれら
をバターニングし所望のパターンを形成するようにして
も良い。

この後、さらに層間絶縁膜（図示せず）を形成したのち
、アルミニウム膜等を用いて所望の配線（図示せず）を
行い、トレンチ型キャパシタと積層型キャパシタとを交
互に配列した第１図（ａ）および第１図（ｂ）に示した
ようなりＲＡＭが完成する。

ここで、トレンチ型キャパシタのプレート電極としての
第１のキャパシタ上部電極８は、対角線上に接続するよ
うに形成されており、端部では全てがつながるように接
続されている。また、積層型キャパシタの上部電極は、
基板表面全体を覆うように形成されており、端部でトレ
ンチ型キャパシタのプレート電極と接続されており、全
てのキャパシタのプレート電極が等電位となるように接
続されている。

上記構成によれば、トレンチ型キャパシタに着目すると
、隣接セルのキャパシタは全て積層型になっており、ト
レンチ型キャパシタ間の干渉はほとんど皆無となる。

また、積層型キャパシタについては、ビット線およびト
レンチ型キャパシタの上に下部電極を形成することがで
きるため、下部電極の占有面積を大幅に大きくすること
ができる。

また、ビット線の下部には、ゲート電極−層しかないた
め、段差が小さくなり、ビット線の加工に際しての加工
を高精度化することができるのみならず、上層のキャパ
シタ形成に際しての加工をさらに高精度化することが可
能になる。また、配線の形成に際しても、平坦性が良好
となっている。

なお、この構造では、ビット線を積層型キャパシタの下
層に形成したが、上層に形成するようにしても良い。但
し、ビット線を積層型キャパシタの上層に形成する場合
には、ビット線コンタクト形成領域を避けてキャパシタ
を形成しなければならない。

さらに、前記実施例では１つの活性化領域内にｆｉ［’
！２キャパシタとトレンチ型キャパシタとを配列すると
共に、隣接活性化領域に対しても交互に積層型キャパシ
タとトレンチ型キャパシタとが配列されるように配列し
たが、この配列については適宜変更可能である。例えば
変形例として、第３図に平面図を模式的に示すように１
つの活性化領域５ＤＧＩ内に積層型キャパシタＳＣを２
つ配列したものと、１つの活性化領域５ＤＧ２内にトレ
ンチ型キャパシタＴＣを２つ配列したものとを交互に配
列してもよい。この場合、積層型キャパシタＳＣの下部
電極は素子分離領域上を越えて隣接活性化領域５ＤＧ２
上にまでかかるように形成でき、キャパシタ面積を増大
することができるという利点がある。さらにビット線コ
ンタクト形成領域を避けるのが容易であるため、ビット
線１０を積層型キャパシタＳＣの上層に形成するように
しても、キャパシタ面積を低減しなくてすむという利点
もある。

なお、キャパシタ絶縁膜としては酸化シリコン膜と窒化
シリコン膜の２層構造膜の他、酸化シリコン膜や五酸化
タンタル（Ｔａ２０ｓ）等の金属酸化膜を用いるように
しても良い。

また、キャパシタ上部電極としては多結晶シリコン膜を
用いたが、必ずしも多結晶シリコン膜に限定されるもの
ではなく、タングステン薄膜を用いるなど適宜変更可能
である。

〔発明の効果〕

以上説明してきたように、本発明の半導体記憶装置によ
れば、ＭＯＳＦＥＴと、キャパシタとによってセルを形
成した半導体記憶装置において、一部ではキャパシタが
トレンチ内に形成され他の部分ではＭＯＳＦＥＴ上に積
層されるように構成されており、メモリセル占有面積の
縮小化に際しても、十分なキャパシタ容量を確保するこ
とができ、また、隣接セル間の干渉を招くこともなく、
信頼性の高いものとなる。

また本発明の方法では、メモリセル領域の一部にトレン
チ型キャパシタを形成する工程と、次いで通常のトラン
スファゲート型ＭＯＳＦＥＴを形成する工程と、該ＭＯ
ＳＦＥＴのソースφドレイン領域に接続するようにビッ
ト線の配線を行った後、積層型キャパシタセルを形成す
る工程とを含むようにしているため、積層型キャパシタ
の形成に際して、平坦性が良好で製造歩留まりが大幅に
向上する。

【図面の簡単な説明】

第１図（ａ）および第１図（ｂ）は、本発明の実施例の
ＤＲＡＭを示す平面図およびそのＡ−Ａ’断面図、第２
図（ａ）乃至第２図（ｅ）はこのＤＲＡＭの製造工程を
示す図、第３図は本発明の他の実施例のＤＲＡＭのセル
配列を示す図、第４図（ａ）乃至第４図（ｃ）は、従来
例の積層形メモリセル構造のＤＲＡＭのビット線方向に
隣接する２ビット分を示す平面図、そのＡ−Ａ’断面図
およびＢ−Ｂ断面図、第５図は従来例のトレンチ型メモ
リセル構造のＤＲＡＭを示す図である。１・・・ｐ型のシリコン基板、２・・・素子分離絶縁膜
、３・・・ゲート絶縁膜、４・・・ゲート電極、５・・
・ｎ型拡散層、９，１４．１６・・・層間絶縁膜、６・
・・ストレージノード、７・・・第１のキャパシタ絶縁
膜、８・・・第１のキャパシタ上部電極、１０・・・ビ
ット線、１１・・・第２のキャパシタ下部電極、１２・
・・第２のキャパシタ絶縁膜、１３・・・第２のキャパ
シタ上部電極、１５・・・ビット線コンタクト、１７・
・・ストレージノードコンタクト、１０１・・・ｐ型の
シリコン基板、１０５・・・素子分離絶縁膜、１０６・
・・１０７・・・ソース・ドレイン領域、１０９・・・
ゲート絶縁膜、１１０・・・ゲート電極、１１１・・・
絶縁膜、１１２・・・ストレージノードコンタクト、１
１３・・・第１のキャパシタ電極、１１４・・・キャパ
シタ絶縁膜、１１５・・・第２のキャパシタ電極、１１
６・・・チャンネルストッパ不純物層、１１７・・・ビ
ット線コンタクト、１１８・・・ビット線、１１９・・
・絶縁膜、２０３・・・ゲート絶縁膜、２０４・・・ゲ
ート電極、２０５・・・ソース・ドレイン領域、２０４
・・・第１のキャパシタ電極、２０８・・・キャパシタ
絶縁膜、２０９・・・プレート電極、２１０・・・ビッ
ト線。Ｃ第１図第２図（ぞ０１）第３図第２図（その２）第５図

Claims

【特許請求の範囲】【１】ＭＯＳＦＥＴと、キャパシタとによってセルを形
成し、該ＭＯＳＦＥＴのソースまたはドレインの一方に
ビット線を接続し、ゲート電極にワード線を接続するよ
うに構成された各メモリセルを複数個配列してなる半導
体記憶装置において、前記キャパシタが一部では半導体
基板表面に形成されたトレンチ内に形成されたトレンチ型キャパ
シタを構成すると共に、他の一部ではＭＯＳＦＥＴ上に
積層された積層型キャパシタを構成することを特徴とす
る半導体記憶装置。【２】前記各メモリセルは、トレンチ型キャパシタを構
成するものと積層型キャパシタを構成するものとが交互
に配列されていることを特徴とする請求項（１）記載の
半導体記憶装置。【３】前記積層型キャパシタは、前記ビット線およびト
レンチ型キャパシタの上層に及ぶように形成されている
ことを特徴とする請求項（１）記載の半導体記憶装置。【４】前記トレンチ型キャパシタの上部電極は積層型キ
ャパシタの上部電極と電気的に同電位になるように接続
されていることを特徴とする請求項（１）記載の半導体
記憶装置。【５】半導体基板表面に素子分離領域を形成し、複数の
素子領域に分割する素子分離領域形成工程と、該素子領域内に溝を形成し、該溝内にトレンチ型キャパシタを形成するトレンチ型キャパシタ形成
工程と、ＭＯＳＦＥＴを形成するＭＯＳＦＥＴ形成工程と、ビット線を形成するビット線形成工程と、ＭＯＳＦＥＴのソースまたはドレインの一方に接続されると共に少なくともトレンチ型キャパシタ
の上層にかかるように積層型キャパシタを形成する積層
型キャパシタ形成工程とを含むことを特徴とする半導体
記憶装置の製造方法。