JPH0442965A - ダイナミック型半導体メモリ - Google Patents
ダイナミック型半導体メモリInfo
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- JPH0442965A JPH0442965A JP2147488A JP14748890A JPH0442965A JP H0442965 A JPH0442965 A JP H0442965A JP 2147488 A JP2147488 A JP 2147488A JP 14748890 A JP14748890 A JP 14748890A JP H0442965 A JPH0442965 A JP H0442965A
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Engineering & Computer Science (AREA)
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- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ダイナミック型半導体メモリに係り、特にメ
モリセルアレイにおけるメモリセルの配置およびダミー
セルに関する。
モリセルアレイにおけるメモリセルの配置およびダミー
セルに関する。
（従来の技術）
第６図は、ダイナミック型ランダムアクセスメモリ（Ｄ
ＲＡＭ）のメモリセルの等価回路を示しており、６１は
トランスファゲート用のＭＯＳトランジスタ、６２は情
報蓄積用の容量である。上記トランジスタ６１のドレイ
ンはビット線６３に接続され、そのゲートはワード線６
４に接続され、そのソースは容量６２の一端に接続され
、容量の他端には所定の電位が与えられる。
ＲＡＭ）のメモリセルの等価回路を示しており、６１は
トランスファゲート用のＭＯＳトランジスタ、６２は情
報蓄積用の容量である。上記トランジスタ６１のドレイ
ンはビット線６３に接続され、そのゲートはワード線６
４に接続され、そのソースは容量６２の一端に接続され
、容量の他端には所定の電位が与えられる。
このようなダイナミック型のメモリセルに対する書込み
に際しては、ビット線６３およびワード線６４に電圧を
印加することにより、トランジスタ６１をオンにしてビ
ット線６３から電荷を容量６２へ導き、その後でワード
線６４の電圧を解除してトランジスタ６１を閉じること
により電荷を容量６２内に蓄積させる。また、上記メモ
リセルに対する読み出しに際しては、ビット線６３の電
圧を解除し、ワード線６４に電圧を印加することにより
、トランジスタ６１を介してビット線６３へ電荷を放出
させる。
に際しては、ビット線６３およびワード線６４に電圧を
印加することにより、トランジスタ６１をオンにしてビ
ット線６３から電荷を容量６２へ導き、その後でワード
線６４の電圧を解除してトランジスタ６１を閉じること
により電荷を容量６２内に蓄積させる。また、上記メモ
リセルに対する読み出しに際しては、ビット線６３の電
圧を解除し、ワード線６４に電圧を印加することにより
、トランジスタ６１を介してビット線６３へ電荷を放出
させる。
従って、メモリセルの性能は、トランジスタ６１とそれ
につながる容量６２の特性でほぼ決まる。電荷の保持を
良好な状態に長時間保つためには、電荷のリークレベル
を抑えることも必要であるが、容量６２の電荷蓄積量を
大きくすることが重要となる。
につながる容量６２の特性でほぼ決まる。電荷の保持を
良好な状態に長時間保つためには、電荷のリークレベル
を抑えることも必要であるが、容量６２の電荷蓄積量を
大きくすることが重要となる。
次に、従来のダイナミック型のメモリセルの断面構造に
ついて、以下、後述する本発明の詳細な説明し易いよう
に、メモリセルアレイ内の二つのメモリセルが隣合った
部分を例にとって説明する。
ついて、以下、後述する本発明の詳細な説明し易いよう
に、メモリセルアレイ内の二つのメモリセルが隣合った
部分を例にとって説明する。
第７図は、従来の主流であった半導体基板の表面（平面
）に電荷蓄積領域が形成されている平面容量型（プレナ
ー型）のメモリセルの断面構造を示している。即ち、例
えばＰ型半導体基板７１の表面に選択的に素子分離領域
７２が形成され、この素子分離された半導体基板７１上
の表面に選択的に基板とは逆導電型（Ｎ中型）の不純物
拡散層からなるトランスファゲート用トランジスタのソ
ース領域７３およびドレイン領域７４が形成され、この
ソース領域７３に連なって容量の一方の電極となる電荷
蓄積領域７５が形成され、この電荷蓄積領域７５にキャ
パシタゲート絶縁膜７６を介して容量の他方の電極とな
る電極プレート７７が形成されている。また、前記ソー
ス領域７３・ドレイン領域７４間の半導体基板７１上に
ゲート絶縁膜７８を介してトランスファゲート用トラン
ジスタのゲート電極（ワード線）７９が形成され、前記
ドレイン領域７４にビット線（図示せず）がコンタクト
している。なお、前記素子分離領域７２は各メモリセル
を電気的に分離する役目をしている。
）に電荷蓄積領域が形成されている平面容量型（プレナ
ー型）のメモリセルの断面構造を示している。即ち、例
えばＰ型半導体基板７１の表面に選択的に素子分離領域
７２が形成され、この素子分離された半導体基板７１上
の表面に選択的に基板とは逆導電型（Ｎ中型）の不純物
拡散層からなるトランスファゲート用トランジスタのソ
ース領域７３およびドレイン領域７４が形成され、この
ソース領域７３に連なって容量の一方の電極となる電荷
蓄積領域７５が形成され、この電荷蓄積領域７５にキャ
パシタゲート絶縁膜７６を介して容量の他方の電極とな
る電極プレート７７が形成されている。また、前記ソー
ス領域７３・ドレイン領域７４間の半導体基板７１上に
ゲート絶縁膜７８を介してトランスファゲート用トラン
ジスタのゲート電極（ワード線）７９が形成され、前記
ドレイン領域７４にビット線（図示せず）がコンタクト
している。なお、前記素子分離領域７２は各メモリセル
を電気的に分離する役目をしている。
しかし、近年、ＤＲＡＭの高集積化にともない、メモリ
セルアレイの高密度化が要求、され、さらに、第８図に
示すような溝容量型（トレンチ型）セルおよび第９図に
示すような積層容量型（スタック型）セルが利用される
ようになってきた。第８図に示す溝容量型セルは、半導
体基板８１内に形成された溝８２の内部表面に基板とは
逆導電型の不純物拡散層からなる電荷蓄積領域８３が形
成されており、他の各部分は第７図に示した平面容量型
メモリセルと同一構造となっているので、第７図中と同
一符号を付している。第９図に示す積層容量型セルは、
ゲート電極（ワード線）７９、素子分離領域７２などの
上部に層間絶縁膜９１を介してポリシリコン材料などか
らなる電荷蓄積領域９２が形成さね、この電荷蓄積領域
９２がソース領域７３にコンタクトしており、この電荷
蓄積領域９２土にキャバシタゲ−１・絶縁膜７６を介１
２て電極プレー］・７７が形成されており、他の各部分
は第７図に示した平面容量型メモリセルと同一構造とな
っているの下、第７図中と同一符号を飼している。
セルアレイの高密度化が要求、され、さらに、第８図に
示すような溝容量型（トレンチ型）セルおよび第９図に
示すような積層容量型（スタック型）セルが利用される
ようになってきた。第８図に示す溝容量型セルは、半導
体基板８１内に形成された溝８２の内部表面に基板とは
逆導電型の不純物拡散層からなる電荷蓄積領域８３が形
成されており、他の各部分は第７図に示した平面容量型
メモリセルと同一構造となっているので、第７図中と同
一符号を付している。第９図に示す積層容量型セルは、
ゲート電極（ワード線）７９、素子分離領域７２などの
上部に層間絶縁膜９１を介してポリシリコン材料などか
らなる電荷蓄積領域９２が形成さね、この電荷蓄積領域
９２がソース領域７３にコンタクトしており、この電荷
蓄積領域９２土にキャバシタゲ−１・絶縁膜７６を介１
２て電極プレー］・７７が形成されており、他の各部分
は第７図に示した平面容量型メモリセルと同一構造とな
っているの下、第７図中と同一符号を飼している。
このような溝容量型セル、積層容量型セルの両者とも、
平面容量型セルに比較して、少ない基板表面積で同一面
積の電荷蓄積領域を得ることができる。即ち、容量から
見た場合、同一の記憶性能を有するメモリセルをより小
さい基板表面積上に形成できるので、メモリセルアレイ
の高密度化を実現できる。
平面容量型セルに比較して、少ない基板表面積で同一面
積の電荷蓄積領域を得ることができる。即ち、容量から
見た場合、同一の記憶性能を有するメモリセルをより小
さい基板表面積上に形成できるので、メモリセルアレイ
の高密度化を実現できる。
従来のＤＲＡＭのメモリセルアレイは、第１０図に概略
的に示す平面パターンのように、同一タイプのメモリセ
ルが基板Ｊ＝に平面的にみて行列状に近接配置されて構
成されている。しかも、各メモリセルの共通するビット
線ｒ３ Ｌ 、ワード線Ｗ Ｌの最短か離の接続および
高密度配置を考慮１７て、隣り合うメモリセルの容量（
その電荷蓄積領域部を記号Ｃで示す。）同士が近接する
ようにメモリセルが配置されている。図中の記号Ｇはト
ランスファゲート用！・ランジスタのゲーＩ一部、０部
はトランスファゲート用ｉ・ランジスタのドレインとビ
ット線ＢＬとのコンタクト部を示している。
的に示す平面パターンのように、同一タイプのメモリセ
ルが基板Ｊ＝に平面的にみて行列状に近接配置されて構
成されている。しかも、各メモリセルの共通するビット
線ｒ３ Ｌ 、ワード線Ｗ Ｌの最短か離の接続および
高密度配置を考慮１７て、隣り合うメモリセルの容量（
その電荷蓄積領域部を記号Ｃで示す。）同士が近接する
ようにメモリセルが配置されている。図中の記号Ｇはト
ランスファゲート用！・ランジスタのゲーＩ一部、０部
はトランスファゲート用ｉ・ランジスタのドレインとビ
ット線ＢＬとのコンタクト部を示している。
上記したように、従来のメモリ上ルア１ノイの高密度化
は、主にメモリセルの構造の変更により実現されてきた
が、近年、−層の高集積化か要求されるようになり、メ
モリセルアレイ内に配置された隣り合うメモリセルの間
隔をさらに狭めることが要求されてきている。ここで、
」−記１．たような従来のメモリセルアレイにおけるメ
モリセルの配置を考察すると、隣り合うメモリセルの容
量は前述１７た理由から近接する構造となっているので
、同一基板または同一導電膜層上に形成された重荷蓄積
領域が近接１．ていることにほかならない。このような
配置のメモリセルアレイで各メモリセルの間隔を狭める
ことは各々の電荷蓄積領域を如何に不都合なく近付ける
かが畔となる。
は、主にメモリセルの構造の変更により実現されてきた
が、近年、−層の高集積化か要求されるようになり、メ
モリセルアレイ内に配置された隣り合うメモリセルの間
隔をさらに狭めることが要求されてきている。ここで、
」−記１．たような従来のメモリセルアレイにおけるメ
モリセルの配置を考察すると、隣り合うメモリセルの容
量は前述１７た理由から近接する構造となっているので
、同一基板または同一導電膜層上に形成された重荷蓄積
領域が近接１．ていることにほかならない。このような
配置のメモリセルアレイで各メモリセルの間隔を狭める
ことは各々の電荷蓄積領域を如何に不都合なく近付ける
かが畔となる。
ところが、現状の製造方法、構造では一層膜の微細加工
上の限界および電荷蓄積領域間の近接効果による電傭の
相互移動（記憶データの破壊）の問題から、電荷蓄積領
域は最低０．５μｍ以上以上下形成されている。即ち、
メモリセルの配置に対して制約条件が発生し、メモリセ
ルアレイの高密度化の妨げとなっている。ここで、微細
加工」二の限界とは、−層の材料膜を加工できる最少寸
法を示し、ている。また、電荷蓄積領域間の近接効果と
は、平面容量型セルおよび溝容量型セルでは基板層、積
層容Ｒ型セルでは層間絶縁膜を通過して電荷蓄積領域間
を移動する電荷の作用のことであり、特に溝容量型セル
では顕著である。
上の限界および電荷蓄積領域間の近接効果による電傭の
相互移動（記憶データの破壊）の問題から、電荷蓄積領
域は最低０．５μｍ以上以上下形成されている。即ち、
メモリセルの配置に対して制約条件が発生し、メモリセ
ルアレイの高密度化の妨げとなっている。ここで、微細
加工」二の限界とは、−層の材料膜を加工できる最少寸
法を示し、ている。また、電荷蓄積領域間の近接効果と
は、平面容量型セルおよび溝容量型セルでは基板層、積
層容Ｒ型セルでは層間絶縁膜を通過して電荷蓄積領域間
を移動する電荷の作用のことであり、特に溝容量型セル
では顕著である。
一方、上記したような要求を満たすＤＲＡＭが、既に、
本願出願人の出願に係る特願昭６２−２２７３０７号に
より提案されている。このＤＲＡＭのメモリセルアレイ
は、第１１図あるいは第１２図に示すように、セルノー
ドが浅い拡散層で形成された第１のメモリセル（記号Ｑ
印で図示する）乏セルノードが深い拡散層で形成された
第２のメモリセル（記号Ｘ印で図示する）とが、第２の
メモリセルのセルノード同士がフィールド絶縁膜を介１
．で隣接することがないように混合されて配置されて構
成されている。この場合、メモリセルが基板」二に平面
的にみて行列状に近接配置されているが、第１１図のメ
モリセルアレイでは、同一のビット線の長さ方向ＢＬに
対して、異なるタイプのメモリセルが交互に配置されて
おり、第１２図のメモリセルアレイでは、同一のビット
線の長さ方向に対して、異なるタイプのメモリセルが隣
接する部分と同一タイプのメモリセルが隣接する部分と
が交互に配置されている。なお、図中、ＷＬはワード線
の長さ方向、ＣＴはビット線とメモリセルトランジスタ
とのコンタクト部である。
本願出願人の出願に係る特願昭６２−２２７３０７号に
より提案されている。このＤＲＡＭのメモリセルアレイ
は、第１１図あるいは第１２図に示すように、セルノー
ドが浅い拡散層で形成された第１のメモリセル（記号Ｑ
印で図示する）乏セルノードが深い拡散層で形成された
第２のメモリセル（記号Ｘ印で図示する）とが、第２の
メモリセルのセルノード同士がフィールド絶縁膜を介１
．で隣接することがないように混合されて配置されて構
成されている。この場合、メモリセルが基板」二に平面
的にみて行列状に近接配置されているが、第１１図のメ
モリセルアレイでは、同一のビット線の長さ方向ＢＬに
対して、異なるタイプのメモリセルが交互に配置されて
おり、第１２図のメモリセルアレイでは、同一のビット
線の長さ方向に対して、異なるタイプのメモリセルが隣
接する部分と同一タイプのメモリセルが隣接する部分と
が交互に配置されている。なお、図中、ＷＬはワード線
の長さ方向、ＣＴはビット線とメモリセルトランジスタ
とのコンタクト部である。
上記構成によれば、フィールド絶縁膜をゲート絶縁膜と
する擬似ＭＯ３！−ランジスタのリーク電流が小さいの
で、隣接するメモリセルを近接配置することができる。
する擬似ＭＯ３！−ランジスタのリーク電流が小さいの
で、隣接するメモリセルを近接配置することができる。
これにより、セル面積が小さいという第２のメモリセル
の特長を有効に活かすことができ、メモリの高集積化を
図ることができる。
の特長を有効に活かすことができ、メモリの高集積化を
図ることができる。
ところで、このように同一のビット線に対して異なるタ
イプのメモリセルを接続して用いる場合、異なるタイプ
の容量の電荷蓄積領域層の違いから生じる放電特性、蓄
積電荷量の違いに影響され、同一のビット線に接続され
ている第１のメモリセルおよび第２のメモリセルから同
じデータをそれぞれ読み出した時とでビット線電位が異
なることになり、異なるタイプのメモリセルの読み出し
に際してダミーセル側のビット線電位がそれぞれ適切に
設定されていないと、情報を正常に認知することができ
なくなるおそれがある。
イプのメモリセルを接続して用いる場合、異なるタイプ
の容量の電荷蓄積領域層の違いから生じる放電特性、蓄
積電荷量の違いに影響され、同一のビット線に接続され
ている第１のメモリセルおよび第２のメモリセルから同
じデータをそれぞれ読み出した時とでビット線電位が異
なることになり、異なるタイプのメモリセルの読み出し
に際してダミーセル側のビット線電位がそれぞれ適切に
設定されていないと、情報を正常に認知することができ
なくなるおそれがある。
（発明が解決しようとする課題）
上記したように異なるタイプのメモリセルが混在してい
るメモリセルアレイを有するＤＲＡＭは、メモリセルか
ら情報を読み出す場合に情報を正常に認知することがで
きなくなるおそれがあるという問題がある。
るメモリセルアレイを有するＤＲＡＭは、メモリセルか
ら情報を読み出す場合に情報を正常に認知することがで
きなくなるおそれがあるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、異なるタイプのメモリセルが混在しているメ
モリセルアレイのメモリセルから情報を読み出す場合に
ダミーセル側のビット線電位を適切に設定でき、情報を
正常に認知することが可能になるダイナミック型半導体
メモリを提供することにある。
の目的は、異なるタイプのメモリセルが混在しているメ
モリセルアレイのメモリセルから情報を読み出す場合に
ダミーセル側のビット線電位を適切に設定でき、情報を
正常に認知することが可能になるダイナミック型半導体
メモリを提供することにある。
また、本発明の他の目的は、同一タイプのメモリセルの
みからなる従来のメモリセルアレイよりはメモリセルを
近接配置でき、しかも、ダミーセルの選択回路が簡単に
なるダイナミック型半導体メモリを提供することにある
。
みからなる従来のメモリセルアレイよりはメモリセルを
近接配置でき、しかも、ダミーセルの選択回路が簡単に
なるダイナミック型半導体メモリを提供することにある
。
［発明の構成］
（課題を解決するための手段）
第１の発明のダイナミック型半導体メモリは、同一のビ
ット線に異なるタイプの２種類のメモリセルが接続され
、かつ、同５−のワード線あるいはダミーワード線に対
して同一タイプのメモリセルが接続され、上記異なるタ
イプの２種類の主メモリセルと同一構造の２種類のダミ
ーセルが設けられ、各ビット線毎に２種類のダミーセル
が独立に接続され、この２種類のダミーセルに各対応し
て別々にダミーワード線が設けられているメモリセルア
レイを有し、メモリセルの選択に際しては、同一タイプ
の主メモリセルおよびダミーセルが選択されることを特
徴とする。
ット線に異なるタイプの２種類のメモリセルが接続され
、かつ、同５−のワード線あるいはダミーワード線に対
して同一タイプのメモリセルが接続され、上記異なるタ
イプの２種類の主メモリセルと同一構造の２種類のダミ
ーセルが設けられ、各ビット線毎に２種類のダミーセル
が独立に接続され、この２種類のダミーセルに各対応し
て別々にダミーワード線が設けられているメモリセルア
レイを有し、メモリセルの選択に際しては、同一タイプ
の主メモリセルおよびダミーセルが選択されることを特
徴とする。
また、第２の発明のダイナミック型半導体メモリは、同
一のビット線に異なるタイプの２種類のメモリセルが接
続され、かつ、同一のワード線あるいはダミーワード線
に対して同一タイプのメモリセルが接続され、上記異な
るタイプの２種類の主メモリセルと同一構造の２種類の
ダミーセルが設けられ、この２種類のダミーセルを直列
接続した複合ダミーセルが各ビット線毎に１個接続され
、この複合ダミーセルにダミーワード線が接続され、こ
の複合ダミーセルの電極プレートに主メモリセルの電極
プレートに印加する電圧と同じ電圧が印加されるメモリ
セルアレイを有し、メモリセルの選択に際しては、主メ
モリセルおよび複合ダミーセルが選択されることを特徴
とする。
一のビット線に異なるタイプの２種類のメモリセルが接
続され、かつ、同一のワード線あるいはダミーワード線
に対して同一タイプのメモリセルが接続され、上記異な
るタイプの２種類の主メモリセルと同一構造の２種類の
ダミーセルが設けられ、この２種類のダミーセルを直列
接続した複合ダミーセルが各ビット線毎に１個接続され
、この複合ダミーセルにダミーワード線が接続され、こ
の複合ダミーセルの電極プレートに主メモリセルの電極
プレートに印加する電圧と同じ電圧が印加されるメモリ
セルアレイを有し、メモリセルの選択に際しては、主メ
モリセルおよび複合ダミーセルが選択されることを特徴
とする。
また、第３の発明のダイナミック型半導体メモリは、同
一のビット線に同一タイプのメモリセルが接続され、か
つ、同一のワード線あるいはダミーワード線に対して同
一タイプのメモリセルが接続され、隣りのビット線には
異なるタイプのメモリセルが接続され、各ビット線には
それに接続されている主メモリセルと同一タイプの１種
類のダミーセルが接続されているメモリセルアレイを有
し、メモリセルの選択に際しては、同一タイプの主メモ
リセルおよびダミーセルが選択されることを特徴とする
。
一のビット線に同一タイプのメモリセルが接続され、か
つ、同一のワード線あるいはダミーワード線に対して同
一タイプのメモリセルが接続され、隣りのビット線には
異なるタイプのメモリセルが接続され、各ビット線には
それに接続されている主メモリセルと同一タイプの１種
類のダミーセルが接続されているメモリセルアレイを有
し、メモリセルの選択に際しては、同一タイプの主メモ
リセルおよびダミーセルが選択されることを特徴とする
。
（作 用）
第１の発明のＤＲＡＭによれば、異なるタイプのメモリ
セルの読み出しに際してそれぞれの容量の電荷蓄積領域
層の違いから生じる放電特性、蓄積電荷量の違いに影響
されてビット線への読み出し電位が異なったとしても、
２系統のダミーワード線を切り換え選択することにより
主メモリセルと同一タイプのダミーセルが選択されるの
で、情報を正常に認知することができる。
セルの読み出しに際してそれぞれの容量の電荷蓄積領域
層の違いから生じる放電特性、蓄積電荷量の違いに影響
されてビット線への読み出し電位が異なったとしても、
２系統のダミーワード線を切り換え選択することにより
主メモリセルと同一タイプのダミーセルが選択されるの
で、情報を正常に認知することができる。
第２の発明のＤＲＡＭによれば、異なるタイプのメモリ
セルの読み出１．（こ際してそれぞれの容量の電荷蓄積
領域層の違いから生じる放電特性、蓄積電荷量の違いに
影響されてビット線への読み出し電位が異なり１と１２
でも、主メモリセルの電荷量のほぼ半値を有する複合ダ
ミーセルが選択されるので、情報を正常に認知すること
ができる。
セルの読み出１．（こ際してそれぞれの容量の電荷蓄積
領域層の違いから生じる放電特性、蓄積電荷量の違いに
影響されてビット線への読み出し電位が異なり１と１２
でも、主メモリセルの電荷量のほぼ半値を有する複合ダ
ミーセルが選択されるので、情報を正常に認知すること
ができる。
第３の発明のＤＲＡＭによれば、隣り合うメモリセルの
電荷蓄積領域が平面的に近接１．でも、基板に対ｊ２て
垂直方向に電荷蓄積領域層間の隔たりを確保することで
、絶縁膜もしくは基板を通過して電荷蓄積領域間を移動
する電荷の量を減少させることができ、相互間の電荷の
移動が原理的に無いか、もしくは極めて少なくなる。ま
た、−層の材料膜を加工する際の微細加工上の限界に影
響されず各々の電荷蓄積層を形成できる。従って、同一
のビット線に異なるタイプのメモリセルが接続されてい
るメモリセルアレイはどはメモリセルを近接配置できな
いとしても、同一タイプのメモリセルのみからなる従来
のメモリセルの配置では実現できなかったメモリセルの
近接配置を実現し、メモリセルアレイの高密度化を実現
し、ひいてはダイナミック型半導体メモリの高集積化を
達成できる。１−かも、同一のビット線に］一種類の主
メモリセルおよびダミ・−セルしか接続されていないの
で、あるビット線の主メモリセルからの読み出しに対し
ては、このビット線と対をなすピッｌ−線に接続されて
いるダミーセルを選択することで主メモリセルと同一タ
イプのダミーセルが選択されるので、情報を正常に認知
することができると共にダミーセルの選択回路が簡単に
なる。
電荷蓄積領域が平面的に近接１．でも、基板に対ｊ２て
垂直方向に電荷蓄積領域層間の隔たりを確保することで
、絶縁膜もしくは基板を通過して電荷蓄積領域間を移動
する電荷の量を減少させることができ、相互間の電荷の
移動が原理的に無いか、もしくは極めて少なくなる。ま
た、−層の材料膜を加工する際の微細加工上の限界に影
響されず各々の電荷蓄積層を形成できる。従って、同一
のビット線に異なるタイプのメモリセルが接続されてい
るメモリセルアレイはどはメモリセルを近接配置できな
いとしても、同一タイプのメモリセルのみからなる従来
のメモリセルの配置では実現できなかったメモリセルの
近接配置を実現し、メモリセルアレイの高密度化を実現
し、ひいてはダイナミック型半導体メモリの高集積化を
達成できる。１−かも、同一のビット線に］一種類の主
メモリセルおよびダミ・−セルしか接続されていないの
で、あるビット線の主メモリセルからの読み出しに対し
ては、このビット線と対をなすピッｌ−線に接続されて
いるダミーセルを選択することで主メモリセルと同一タ
イプのダミーセルが選択されるので、情報を正常に認知
することができると共にダミーセルの選択回路が簡単に
なる。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は、第１実施例に係るＤＲＡＭのビット線電位読
み出し系の一部を示しており、ＳＡはビット線センスア
ンプ、ＭＡはメモリセルアレイの一部、（ＢＬ、ＢＬ）
はビット線対、ＷＬはワード線、ＤＷＬＡおよびＤＷＬ
Ｂはダミーワード線である。このメモリセルアレイＭＡ
は、同一のビット線に対して溝容量型セルＡと積層容量
型セルＢとが交互に接続され、かつ、同一のワード線Ｗ
Ｌあるいはダミーワード線ＤＷＬＡ、、ＤＷＬＢに対し
て同一タイプのメモリセルが接続されている。この場合
、ダミーセルとしては、溝容量型の主メモリセルＡと同
一構造の溝容量型ダミーセルＤＡおよび積層容量型の主
メモリセルＢと同一構造の積層容量型ダミーセルＤＢと
の２種類が設けられており、各ビット線毎に２種類のダ
ミーセルＤＡ％ＤＢが独立に接続され、この２種類のダ
ミーセルＤＡ、ＤＢに各対応して別々にダミーワード線
ＤＷＬＡ、ＤＷＬＢが設けられている。そして、メモリ
セルの選択に際しては、同一タイプの主メモリセルおよ
びダミーセルが選択されるように回路構成されている。
み出し系の一部を示しており、ＳＡはビット線センスア
ンプ、ＭＡはメモリセルアレイの一部、（ＢＬ、ＢＬ）
はビット線対、ＷＬはワード線、ＤＷＬＡおよびＤＷＬ
Ｂはダミーワード線である。このメモリセルアレイＭＡ
は、同一のビット線に対して溝容量型セルＡと積層容量
型セルＢとが交互に接続され、かつ、同一のワード線Ｗ
Ｌあるいはダミーワード線ＤＷＬＡ、、ＤＷＬＢに対し
て同一タイプのメモリセルが接続されている。この場合
、ダミーセルとしては、溝容量型の主メモリセルＡと同
一構造の溝容量型ダミーセルＤＡおよび積層容量型の主
メモリセルＢと同一構造の積層容量型ダミーセルＤＢと
の２種類が設けられており、各ビット線毎に２種類のダ
ミーセルＤＡ％ＤＢが独立に接続され、この２種類のダ
ミーセルＤＡ、ＤＢに各対応して別々にダミーワード線
ＤＷＬＡ、ＤＷＬＢが設けられている。そして、メモリ
セルの選択に際しては、同一タイプの主メモリセルおよ
びダミーセルが選択されるように回路構成されている。
即ち、あるビット線に接続されている２種類の主メモリ
セルのうちの例えば溝容量型の主メモリセルＡがあるワ
ード線Ｗｌ、により選択される場合には、このビット線
と対をなすビット線側の２系統のダミーワード線ＤＷＬ
のう２ちの１方の選択により溝容量型ダミーセルＤＡが
選択されるようになっている。この場合、ダミーセルの
電荷量を主メモリセルの電荷量の半値にするために、ダ
ミーセルの電極プレートに印加する電圧を主メモリセル
の電極プレートに印加する電圧の１／２にすることで実
現している。前記センスアンプＳＡは、ダミーセルに蓄
えられた電荷量（主メモリセルの半値）が読み出される
ビット線の電位を基準として主メモリセルに蓄えられた
電荷量が読み出されるビット線の電位を比較ｊ７て情報
を認知するものである。
セルのうちの例えば溝容量型の主メモリセルＡがあるワ
ード線Ｗｌ、により選択される場合には、このビット線
と対をなすビット線側の２系統のダミーワード線ＤＷＬ
のう２ちの１方の選択により溝容量型ダミーセルＤＡが
選択されるようになっている。この場合、ダミーセルの
電荷量を主メモリセルの電荷量の半値にするために、ダ
ミーセルの電極プレートに印加する電圧を主メモリセル
の電極プレートに印加する電圧の１／２にすることで実
現している。前記センスアンプＳＡは、ダミーセルに蓄
えられた電荷量（主メモリセルの半値）が読み出される
ビット線の電位を基準として主メモリセルに蓄えられた
電荷量が読み出されるビット線の電位を比較ｊ７て情報
を認知するものである。
第２図は、第１図中のメモリセルアレイＭＡの平面パタ
ーンの一部を概略的に示しており、同一のビット線ＢＬ
の長さ方向に溝容量型セルＡと積層容量型セルＢとが交
互に配置され、かっ、同一のワード線ＷＬに対して同一
タイプのメモリセルが接続され、各メモリセルが基板上
に平面的にみて行列状に近接配置されている。この場合
、隣り合う全てのメモリセル同士が異なるタイプとなる
ように溝容量型セルＡ１積層容量型セルＢは縦横方向と
も交互に配置され、溝容量型セルＡのセルノード同士が
フィールド絶縁膜を介して隣接することがないように配
置されており、図中Ｙ−Ｘ線に沿う断面は第３図に示す
ように、溝容量型セルＡと積層容量型セルＢの各々の電
荷蓄積領域が対向して隣り合うように構成されている。
ーンの一部を概略的に示しており、同一のビット線ＢＬ
の長さ方向に溝容量型セルＡと積層容量型セルＢとが交
互に配置され、かっ、同一のワード線ＷＬに対して同一
タイプのメモリセルが接続され、各メモリセルが基板上
に平面的にみて行列状に近接配置されている。この場合
、隣り合う全てのメモリセル同士が異なるタイプとなる
ように溝容量型セルＡ１積層容量型セルＢは縦横方向と
も交互に配置され、溝容量型セルＡのセルノード同士が
フィールド絶縁膜を介して隣接することがないように配
置されており、図中Ｙ−Ｘ線に沿う断面は第３図に示す
ように、溝容量型セルＡと積層容量型セルＢの各々の電
荷蓄積領域が対向して隣り合うように構成されている。
第３図において、３０はＰ型シリコンの半導体基板、Ａ
は溝容量型セル、Ｂは積層容量型セル、ＷＬはトランス
ファゲート用トランジスタのポリシリコンからなるゲー
ト電極（ワード線）、３１はシリコン酸化膜からなるゲ
ート絶縁膜、３２はトランスファゲート用トランジスタ
のドレイン（Ｎ十拡散層）であって前記ワード線ＷＬに
対して直行するように配線されるビット線（図示せず）
につながる。３３は半導体基板上にＬＯＧＯＳ（選択酸
化）法で形成され、各メモリセル間を電気的に分離する
シリコン酸化膜からなる素子分離領域、３４は前記ゲー
ト電極上に形成されたシリコン酸化膜からなる層間絶縁
膜、３５は積層容量型セルＢの電荷蓄積領域であり、前
記ゲート電極上および素子分離領域上の一部に積層形成
されたｊ＠２のポリシリコン１！Ｉ（リンネ純物が導入
されたＮ−型ポリシリコン）により構成されており、積
層容量型セルＢのトランスファゲート用トランジスタの
ソース３６に接続されている。３７は溝容量型セルＡの
電荷蓄積領域であり、半導体基板内に掘られた溝の側壁
および底面部表面のＮ−型拡散層で構成されており、溝
容量型セルＡのトランスファゲート用トランジスタのソ
ース３８に接続されている。３９は上記電荷蓄積領域３
５および３７と対をなす一方の電極プレートであり、薄
膜の第３のポリシリコン膜（リンネ純物が導入されたＮ
十型ポリシリコン）からなり、積層容量型セルＢの電荷
蓄積領域３７上および溝容量型セルＡの電荷蓄積領域３
５上にシリコン酸化膜からなるキャパシタゲート絶縁膜
４０を介して連続的に形成されている。半導体基板内に
掘られた溝は、ＬＰＧＶＤ （減圧気相成長）法で形成
されたシリコン酸化膜４１で埋め込まれ、平坦化されて
いる。
は溝容量型セル、Ｂは積層容量型セル、ＷＬはトランス
ファゲート用トランジスタのポリシリコンからなるゲー
ト電極（ワード線）、３１はシリコン酸化膜からなるゲ
ート絶縁膜、３２はトランスファゲート用トランジスタ
のドレイン（Ｎ十拡散層）であって前記ワード線ＷＬに
対して直行するように配線されるビット線（図示せず）
につながる。３３は半導体基板上にＬＯＧＯＳ（選択酸
化）法で形成され、各メモリセル間を電気的に分離する
シリコン酸化膜からなる素子分離領域、３４は前記ゲー
ト電極上に形成されたシリコン酸化膜からなる層間絶縁
膜、３５は積層容量型セルＢの電荷蓄積領域であり、前
記ゲート電極上および素子分離領域上の一部に積層形成
されたｊ＠２のポリシリコン１！Ｉ（リンネ純物が導入
されたＮ−型ポリシリコン）により構成されており、積
層容量型セルＢのトランスファゲート用トランジスタの
ソース３６に接続されている。３７は溝容量型セルＡの
電荷蓄積領域であり、半導体基板内に掘られた溝の側壁
および底面部表面のＮ−型拡散層で構成されており、溝
容量型セルＡのトランスファゲート用トランジスタのソ
ース３８に接続されている。３９は上記電荷蓄積領域３
５および３７と対をなす一方の電極プレートであり、薄
膜の第３のポリシリコン膜（リンネ純物が導入されたＮ
十型ポリシリコン）からなり、積層容量型セルＢの電荷
蓄積領域３７上および溝容量型セルＡの電荷蓄積領域３
５上にシリコン酸化膜からなるキャパシタゲート絶縁膜
４０を介して連続的に形成されている。半導体基板内に
掘られた溝は、ＬＰＧＶＤ （減圧気相成長）法で形成
されたシリコン酸化膜４１で埋め込まれ、平坦化されて
いる。
そして、上記したように形成された溝容量型セルＡと積
層容量型セルＢとの上に層間絶縁膜（図示せず）が形成
され、この層間絶縁膜にコンタクト孔が開孔された後に
アルミニウム配線が形成されることにより、ビット線、
ワード線ＷＬ、電極プレート３９に関係した周辺回路と
の接続が行われる。
層容量型セルＢとの上に層間絶縁膜（図示せず）が形成
され、この層間絶縁膜にコンタクト孔が開孔された後に
アルミニウム配線が形成されることにより、ビット線、
ワード線ＷＬ、電極プレート３９に関係した周辺回路と
の接続が行われる。
上記したように同一のビット線に異なるタイプの２種類
のメモリセルが接続され、がっ、同一のワード線あるい
はダミーワード線に対して同一タイプのメモリセルが接
続されているメモリセルアレイを有する第１実施例のＤ
ＲＡＭによれば、異なるタイプのメモリセルの読み出し
に際してそれぞれの容量の電荷蓄積領域層の違いから生
じる放電特性、蓄積電荷量の違いに影響されてビット線
への読み出し電位が異なったとしても、２系統のダミー
ワード線を切り換え選択することにより主メモリセルと
同一タイプのダミーセルが選択されるので、情報を正常
に認知することができる。
のメモリセルが接続され、がっ、同一のワード線あるい
はダミーワード線に対して同一タイプのメモリセルが接
続されているメモリセルアレイを有する第１実施例のＤ
ＲＡＭによれば、異なるタイプのメモリセルの読み出し
に際してそれぞれの容量の電荷蓄積領域層の違いから生
じる放電特性、蓄積電荷量の違いに影響されてビット線
への読み出し電位が異なったとしても、２系統のダミー
ワード線を切り換え選択することにより主メモリセルと
同一タイプのダミーセルが選択されるので、情報を正常
に認知することができる。
また、第２実施例に係るＤＲＡＭとして、２種類の主メ
モリセルと同一構造の２種類のダミーセルを直列接続し
たもの（以下、複合ダミーセルという。）を各ビット線
毎に１個接続するようにし、この複合ダミーセルにダミ
ーワード線を接続するようにし、この複合ダミーセルの
電極プレートに印加する電圧を主メモリセルの電極プレ
ートに印加する電圧と同じにし、複合ダミーセルの電荷
量を主メモリセルの電荷量のほぼ半値にするようにして
もよい。この場合には、異なるタイプのメモリセルの読
み出しに際してそれぞれの容量の電荷蓄積領域層の違い
から生じる放電特性、蓄積電荷量の違いに影響されてビ
ット線への読み出し電位が異なったとしても、主メモリ
セルの電荷量のほぼ半値を有する複合ダミーセルが選択
されるので、情報を正常に認知することができる。
モリセルと同一構造の２種類のダミーセルを直列接続し
たもの（以下、複合ダミーセルという。）を各ビット線
毎に１個接続するようにし、この複合ダミーセルにダミ
ーワード線を接続するようにし、この複合ダミーセルの
電極プレートに印加する電圧を主メモリセルの電極プレ
ートに印加する電圧と同じにし、複合ダミーセルの電荷
量を主メモリセルの電荷量のほぼ半値にするようにして
もよい。この場合には、異なるタイプのメモリセルの読
み出しに際してそれぞれの容量の電荷蓄積領域層の違い
から生じる放電特性、蓄積電荷量の違いに影響されてビ
ット線への読み出し電位が異なったとしても、主メモリ
セルの電荷量のほぼ半値を有する複合ダミーセルが選択
されるので、情報を正常に認知することができる。
第４図は、第３実施例に係るＤＲＡＭのビット線電位読
み出し系の一部を示しており、ＳＡはビット線センスア
ンプ、ＭＡはメモリセルアレイの一部、（ＢＬ、ＢＬ）
はヒツト線対、Ｗ Ｌ ハ’７−ド線、ＤＷＬＡおよび
ＤＷＬＢはダミーワード線である。このメモリセルアレ
イＭＡは、同一のビット線に対して溝容量型セルＡまた
は積層容量型セルＢのいずれか一方が接続され、がっ、
同一のワ・−ド線ｗｉ、あるいはダミーワード線ＤＷＬ
Ａ。
み出し系の一部を示しており、ＳＡはビット線センスア
ンプ、ＭＡはメモリセルアレイの一部、（ＢＬ、ＢＬ）
はヒツト線対、Ｗ Ｌ ハ’７−ド線、ＤＷＬＡおよび
ＤＷＬＢはダミーワード線である。このメモリセルアレ
イＭＡは、同一のビット線に対して溝容量型セルＡまた
は積層容量型セルＢのいずれか一方が接続され、がっ、
同一のワ・−ド線ｗｉ、あるいはダミーワード線ＤＷＬ
Ａ。
ＤＷＬＢに対］７て同一タイプのメモリセルが接続され
、隣り合うビット線毎に異なるタイプのメモリセルが接
続されている（ビット線毎にメモリセルタイプが入れ替
えられている）。この場合、ダミーセルと１１．では、
溝容量型の主メモリセルＡと同一構造の溝容量型ダミー
セルＤＡおよび積層容量型の主メモリセルＢと同一構造
の積層容量型ダミーセルＤＢとの２種類が設けられてい
るが、各ビット線にはそれに接続されている主メモリセ
ルと同一タイプの１種類のダミーセルが接続されており
、メモリセルの選択に際しては、同一タイプの主メモリ
セルおよびダミーセルが選択されるように回路構成され
ている。即ぢ、あるビット線に接続されている主メモリ
セルがあるワード線により選択される場合には、このビ
ット線と対をなすビット線側のダミ・−ワード線により
主メモリセルと同一タイプのダミーセルが選択されるよ
うになっている。この場合、ダミーセルの電荷量を主メ
モリセルの電荷量の半値にするために、ダミーセルの電
極プレートに印加する電圧を主メモリセルの電極プレー
トに印加する電圧の１／２にすることで実現ｊ２ている
。前記センスアンプＳＡは、ダミーセルに蓄えられた電
荷量（主メモリセルの半値）が読み出されるビット線の
電位を基準と１７で主メモリセルに蓄えられた電荷量が
読み出されるビット線の電位を比較して情報を認知する
ものである。
、隣り合うビット線毎に異なるタイプのメモリセルが接
続されている（ビット線毎にメモリセルタイプが入れ替
えられている）。この場合、ダミーセルと１１．では、
溝容量型の主メモリセルＡと同一構造の溝容量型ダミー
セルＤＡおよび積層容量型の主メモリセルＢと同一構造
の積層容量型ダミーセルＤＢとの２種類が設けられてい
るが、各ビット線にはそれに接続されている主メモリセ
ルと同一タイプの１種類のダミーセルが接続されており
、メモリセルの選択に際しては、同一タイプの主メモリ
セルおよびダミーセルが選択されるように回路構成され
ている。即ぢ、あるビット線に接続されている主メモリ
セルがあるワード線により選択される場合には、このビ
ット線と対をなすビット線側のダミ・−ワード線により
主メモリセルと同一タイプのダミーセルが選択されるよ
うになっている。この場合、ダミーセルの電荷量を主メ
モリセルの電荷量の半値にするために、ダミーセルの電
極プレートに印加する電圧を主メモリセルの電極プレー
トに印加する電圧の１／２にすることで実現ｊ２ている
。前記センスアンプＳＡは、ダミーセルに蓄えられた電
荷量（主メモリセルの半値）が読み出されるビット線の
電位を基準と１７で主メモリセルに蓄えられた電荷量が
読み出されるビット線の電位を比較して情報を認知する
ものである。
第５図は、第４図中のメモリセルアレイＭＡの平面パタ
ーンの一部を概略的に示しており、同一のビット線Ｂ
Ｌの長さ方向に溝容量型セルＡまたは積層容量型セルＢ
のいずれか一方が配置され、隣り合うビット線Ｂ ｘ−
毎に異なるタイプのメモリセルが交互に配置され、かつ
、同一のワード線ＷＬに対して同一タイプのメモリセル
が接続され、各メモリセルが基板」二に平面的にみて行
列状に近接配置されている。これにより溝容量型セルＡ
のセルノード同士がフィールド絶縁膜を介して隣接する
ことがないように配置されており、図中Ｙ−Ｘ線に沿う
断面は第３図に示したように、溝容量型セルＡと積層容
量型セルＢの各々の電荷蓄積領域が対向１７て隣り合う
ように構成されている。
ーンの一部を概略的に示しており、同一のビット線Ｂ
Ｌの長さ方向に溝容量型セルＡまたは積層容量型セルＢ
のいずれか一方が配置され、隣り合うビット線Ｂ ｘ−
毎に異なるタイプのメモリセルが交互に配置され、かつ
、同一のワード線ＷＬに対して同一タイプのメモリセル
が接続され、各メモリセルが基板」二に平面的にみて行
列状に近接配置されている。これにより溝容量型セルＡ
のセルノード同士がフィールド絶縁膜を介して隣接する
ことがないように配置されており、図中Ｙ−Ｘ線に沿う
断面は第３図に示したように、溝容量型セルＡと積層容
量型セルＢの各々の電荷蓄積領域が対向１７て隣り合う
ように構成されている。
−り記したように同一のビット線ＢＬの長さ方向に同一
タイプのメモリセルが配置され、隣りのビット線ＢＬに
は異なるタイプのメモリセルが接続されているメモリセ
ルアレイを有する第３実施例のＤＲＡＭによれば、溝容
量型セルＡと積層容量型セルＢの異なる層からなる電荷
蓄積領域を近接するように配置することができ、隣り合
うメモリセルの電荷蓄積領域が平面的（基板表面に対し
、て水平方向）に近接１５ても、基板に対して垂直方向
に電荷蓄積領域層間の隔たりを確保することで、絶縁膜
も１．＜は基板を通過１−で電荷蓄積領域間を移動する
電荷の量を減少させることができ、相互間の電荷の移動
が原理的に無いか、も（７くは極めて少なくなる。また
、同一タイプのメモリセルのみを近接（〜で配置する従
来のメモリセルアレイに比べて、−層の材料膜を微細に
分断する場合の最少加工」−の限界に影響されず各々の
電荷蓄積層を形成できる。また、隣り合う溝容量型セル
Ａと積層容量型セルＢで電極プレートを連続的に形成す
ることにより、構造」二からも、その間隔を最少限とす
ることができ、実際には各々の電荷蓄積領域をセルファ
ラインで形成できる。
タイプのメモリセルが配置され、隣りのビット線ＢＬに
は異なるタイプのメモリセルが接続されているメモリセ
ルアレイを有する第３実施例のＤＲＡＭによれば、溝容
量型セルＡと積層容量型セルＢの異なる層からなる電荷
蓄積領域を近接するように配置することができ、隣り合
うメモリセルの電荷蓄積領域が平面的（基板表面に対し
、て水平方向）に近接１５ても、基板に対して垂直方向
に電荷蓄積領域層間の隔たりを確保することで、絶縁膜
も１．＜は基板を通過１−で電荷蓄積領域間を移動する
電荷の量を減少させることができ、相互間の電荷の移動
が原理的に無いか、も（７くは極めて少なくなる。また
、同一タイプのメモリセルのみを近接（〜で配置する従
来のメモリセルアレイに比べて、−層の材料膜を微細に
分断する場合の最少加工」−の限界に影響されず各々の
電荷蓄積層を形成できる。また、隣り合う溝容量型セル
Ａと積層容量型セルＢで電極プレートを連続的に形成す
ることにより、構造」二からも、その間隔を最少限とす
ることができ、実際には各々の電荷蓄積領域をセルファ
ラインで形成できる。
いま、第１０図に示したような同一タイプのメモリセル
のみからなる従来例のメモリ上ルア１／イ領域のワード
線方向とビット線方向の各司法をａ （μｍ）およびｂ
（μｍ） ワード線の数をＮ ｗ 、ビット線の数を
Ｎｂとすると、メモリ上ルア１ノイ内の隣り合うメモリ
セルの配置を第５図に示すように配置することにより、
従来例の配置に比較し、て、ビット線方向は Δｂｌ−０，５ＸＮｗ／２ （μｍ） だけ短くて済み、メモリセルアレイ領域の面積では ΔＳｔ −ａＸ Δｂｌ （μｍ２ ）分だけ縮小
できる。
のみからなる従来例のメモリ上ルア１／イ領域のワード
線方向とビット線方向の各司法をａ （μｍ）およびｂ
（μｍ） ワード線の数をＮ ｗ 、ビット線の数を
Ｎｂとすると、メモリ上ルア１ノイ内の隣り合うメモリ
セルの配置を第５図に示すように配置することにより、
従来例の配置に比較し、て、ビット線方向は Δｂｌ−０，５ＸＮｗ／２ （μｍ） だけ短くて済み、メモリセルアレイ領域の面積では ΔＳｔ −ａＸ Δｂｌ （μｍ２ ）分だけ縮小
できる。
また、メモリセルアレイ内の隣り合うメモリセルの配置
を第２図に示すように配置した場合は、上記の効果に加
え、さらに、ビット線方向の寸法Δｂ ２ ＝ ０
、 ５ Ｘ Ｎ ｗ ／ ２ （ｔｔ ｍ ）だけ短
くて済むこととなり、メモリセルアレイ領域の面積では ΔＳ２−ａＸ （Δｂ１＋Δｂ２ ）（μｍ２）分だけ
縮小できる。例えば４ＭビットＤＲＡＭを仮定して、概
略の単位長さ当りのワード線および単位長さ当りのビッ
ト線数をそれぞれ４３０本／ｍｍ％４００本／ ｍ ｍ
、メモリセルアレイ領域のワード線およびビット線方
向の寸法をそれぞれ、３ｍｍおよびＩＱ’ｍｍとしその
面積をＳ （−８０００Ｘ １００００μｍ２ ）とす
ると、第５図の例でのメモリセルアレイ領域の減少面積
の割合は ΔＳｌ ／５ −（ａ×Δｂｌ）／（ａＸｂ） −（ａ ｘＯ，５ＸＮｗ／２）／ （ａ ｘｂ）−（３
０００Ｘｏ、５ Ｘ４３００／２）／（３０００Ｘ１０
０ＯＯ）−０，１０７５ となり、約１１％の減少となる。同じく、第２図の例で
の減少面積の割合は Δ Ｓ２ ／Ｓ −［ａＸ （Δｂ１＋Δｂ２ ） ］ ／ （ａｘｂ）
−［ａ ｘ （０，５ＸＮｖ／２＋０．５ＸＮｗ／２）
］／ （ａ Ｘ ｂ）−［３０００Ｘ （０，５ｘ
４３００／２＋０．５Ｘ ４３００／２）］／（３００
０Ｘ １００００） −０，２１５ となり、約２２％の減少となる。
を第２図に示すように配置した場合は、上記の効果に加
え、さらに、ビット線方向の寸法Δｂ ２ ＝ ０
、 ５ Ｘ Ｎ ｗ ／ ２ （ｔｔ ｍ ）だけ短
くて済むこととなり、メモリセルアレイ領域の面積では ΔＳ２−ａＸ （Δｂ１＋Δｂ２ ）（μｍ２）分だけ
縮小できる。例えば４ＭビットＤＲＡＭを仮定して、概
略の単位長さ当りのワード線および単位長さ当りのビッ
ト線数をそれぞれ４３０本／ｍｍ％４００本／ ｍ ｍ
、メモリセルアレイ領域のワード線およびビット線方
向の寸法をそれぞれ、３ｍｍおよびＩＱ’ｍｍとしその
面積をＳ （−８０００Ｘ １００００μｍ２ ）とす
ると、第５図の例でのメモリセルアレイ領域の減少面積
の割合は ΔＳｌ ／５ −（ａ×Δｂｌ）／（ａＸｂ） −（ａ ｘＯ，５ＸＮｗ／２）／ （ａ ｘｂ）−（３
０００Ｘｏ、５ Ｘ４３００／２）／（３０００Ｘ１０
０ＯＯ）−０，１０７５ となり、約１１％の減少となる。同じく、第２図の例で
の減少面積の割合は Δ Ｓ２ ／Ｓ −［ａＸ （Δｂ１＋Δｂ２ ） ］ ／ （ａｘｂ）
−［ａ ｘ （０，５ＸＮｖ／２＋０．５ＸＮｗ／２）
］／ （ａ Ｘ ｂ）−［３０００Ｘ （０，５ｘ
４３００／２＋０．５Ｘ ４３００／２）］／（３００
０Ｘ １００００） −０，２１５ となり、約２２％の減少となる。
なお、セル周辺回路への負担を軽減させるためにも、溝
容量型セルＡと積層容量型セルＢとの電荷蓄積領域の容
量の差は全容量の１０％以下に設定することが好ましい
。
容量型セルＡと積層容量型セルＢとの電荷蓄積領域の容
量の差は全容量の１０％以下に設定することが好ましい
。
従って、上記した第３実施例のＤＲＡＭによれば、第２
図に示したような同一のビット線の長さ方向に異なるタ
イプのメモリセルが交互に配置されているメモリセルア
レイはどはメモリセルを近接配置できないとしても、第
１０図に示したような同一タイプのメモリセルのみから
なる従来のメモリセルアレイの配置では実現できなかっ
たメモリセルの近接配置を実現し、メモリセルアレイの
高密度化を実現し、ひいてはＤＲＡＭの高集積化を達成
できる。しかも、同一のビット線に１種類の主メモリセ
ルおよびダミーセルしか接続されていないので、あるビ
ット線の主メモリセルからの読み出しに対しては、この
ビット線と対をなすビット線に接続されているダミーセ
ルを選択することで主メモリセルと同一タイプのダミー
セルが選択されるので、情報を正常に認知することがで
きると共にダミーセルの選択回路が簡単になる。
図に示したような同一のビット線の長さ方向に異なるタ
イプのメモリセルが交互に配置されているメモリセルア
レイはどはメモリセルを近接配置できないとしても、第
１０図に示したような同一タイプのメモリセルのみから
なる従来のメモリセルアレイの配置では実現できなかっ
たメモリセルの近接配置を実現し、メモリセルアレイの
高密度化を実現し、ひいてはＤＲＡＭの高集積化を達成
できる。しかも、同一のビット線に１種類の主メモリセ
ルおよびダミーセルしか接続されていないので、あるビ
ット線の主メモリセルからの読み出しに対しては、この
ビット線と対をなすビット線に接続されているダミーセ
ルを選択することで主メモリセルと同一タイプのダミー
セルが選択されるので、情報を正常に認知することがで
きると共にダミーセルの選択回路が簡単になる。
また、上記の実施例では、溝容量型セルと積層容量型セ
ルとを例にとって説明したが、電荷蓄積領域の形成され
るレイヤーが異なる複数のタイプのセルを組合わせるこ
とによっても、本発明の効果を達成することが可能であ
ることは説明するまでもない。
ルとを例にとって説明したが、電荷蓄積領域の形成され
るレイヤーが異なる複数のタイプのセルを組合わせるこ
とによっても、本発明の効果を達成することが可能であ
ることは説明するまでもない。
［発明の効果］
上述したように本発明によれば、異なるタイプのメモリ
セルが接続されているメモリセルアレイのメモリセルか
ら情報を読み出す場合にダミーセル側のビット線電位が
適切に設定され、情報を正常に認知することが可能にな
るダイナミック型半導体メモリを実現することができる
。
セルが接続されているメモリセルアレイのメモリセルか
ら情報を読み出す場合にダミーセル側のビット線電位が
適切に設定され、情報を正常に認知することが可能にな
るダイナミック型半導体メモリを実現することができる
。
また、本発明によれば、同一タイプのメモリセルのみか
らなる従来のメモリセルアレイよりはメモリセルを近接
配置でき、しかも、ダミーセルの選択回路が簡単になる
ダイナミック型半導体メモリを実現することができる。
らなる従来のメモリセルアレイよりはメモリセルを近接
配置でき、しかも、ダミーセルの選択回路が簡単になる
ダイナミック型半導体メモリを実現することができる。
第１図は本発明の第１実施例に係るＤＲＡＭのビット線
電位読み出し系の一部を示す回路図、第２図は第１図中
のメモリセルアレイの平面パターンの一部を概略的に示
す図、第３図は第２図中のＹ−Ｘ線に沿う断面構造を示
す図、第４図は本発明の第２実施例に係るＤＲＡＭのビ
ット線電位読み出し系の一部を示す回路図、第５図は第
４図中のメモリセルアレイの平面パターンの一部を概略
的に示す図、第６図はＤＲＡＭのメモリセルの等価回路
を示す図、第７図は従来の平面容量型メモリセルの断面
構造を示す図、第８図は従来の積層容量型セルの断面構
造を示す図、第９図は従来の溝容量型セルの断面構造を
示す図、第１０図乃至第１２図はそれぞれ従来のＤＲＡ
Ｍのメモクセルア１／イの平面パターンを概略的に示す
図である。 ＳＡ・・・ビット線センスアンプ、ＭＡ・・・メモリセ
ルアレイ、Ａ・・・溝容量型セル、Ｂ・・・積層容量型
セル、ＷＬ・・・ワード線、ＤＷＬＡ、％ＤＷＬＢ・・
・ダミーワード線、ＢＬ、ＢＬ・・・ビット線、ＤＡ・
・・溝容量型ダミーセル、ＤＢ・・・積層容量型ダミー
セル、３０・・・半導体基板、３１・・・ゲート絶縁膜
、３２・・・ドレイン、３３・・・素子分離領域、３４
・・・層間絶縁膜、３５・・・積層容量型セルの電荷蓄
積領域、３６・・・積層容量型セルのトランスファゲー
ト用トランジスタのソース、３７・・・溝容量型セルの
電荷蓄積領域、３８・・・溝容量型セルのトランスファ
ゲート用トランジスタのソース、３９・・・電極プレー
ト、４０・・・キャパシタゲート絶縁膜、４１・・・シ
リコン酸化膜。 出願人代理人 弁理士 鈴江武彦 第２図 第１０図 第 １１図 第１２図
電位読み出し系の一部を示す回路図、第２図は第１図中
のメモリセルアレイの平面パターンの一部を概略的に示
す図、第３図は第２図中のＹ−Ｘ線に沿う断面構造を示
す図、第４図は本発明の第２実施例に係るＤＲＡＭのビ
ット線電位読み出し系の一部を示す回路図、第５図は第
４図中のメモリセルアレイの平面パターンの一部を概略
的に示す図、第６図はＤＲＡＭのメモリセルの等価回路
を示す図、第７図は従来の平面容量型メモリセルの断面
構造を示す図、第８図は従来の積層容量型セルの断面構
造を示す図、第９図は従来の溝容量型セルの断面構造を
示す図、第１０図乃至第１２図はそれぞれ従来のＤＲＡ
Ｍのメモクセルア１／イの平面パターンを概略的に示す
図である。 ＳＡ・・・ビット線センスアンプ、ＭＡ・・・メモリセ
ルアレイ、Ａ・・・溝容量型セル、Ｂ・・・積層容量型
セル、ＷＬ・・・ワード線、ＤＷＬＡ、％ＤＷＬＢ・・
・ダミーワード線、ＢＬ、ＢＬ・・・ビット線、ＤＡ・
・・溝容量型ダミーセル、ＤＢ・・・積層容量型ダミー
セル、３０・・・半導体基板、３１・・・ゲート絶縁膜
、３２・・・ドレイン、３３・・・素子分離領域、３４
・・・層間絶縁膜、３５・・・積層容量型セルの電荷蓄
積領域、３６・・・積層容量型セルのトランスファゲー
ト用トランジスタのソース、３７・・・溝容量型セルの
電荷蓄積領域、３８・・・溝容量型セルのトランスファ
ゲート用トランジスタのソース、３９・・・電極プレー
ト、４０・・・キャパシタゲート絶縁膜、４１・・・シ
リコン酸化膜。 出願人代理人 弁理士 鈴江武彦 第２図 第１０図 第 １１図 第１２図
Claims (5)
- （１）同一のビット線に異なるタイプの２種類のメモリ
セルが接続され、かつ、同一のワード線あるいはダミー
ワード線に対して同一タイプのメモリセルが接続され、
上記異なるタイプの２種類の主メモリセルと同一構造の
２種類のダミーセルが設けられ、各ビット線毎に２種類
のダミーセルが独立に接続され、この２種類のダミーセ
ルに各対応して別々にダミーワード線が設けられている
メモリセルアレイを有し、メモリセルの選択に際しては
、同一タイプの主メモリセルおよびダミーセルが選択さ
れることを特徴とするダイナミック型半導体メモリ。 - （２）同一のビット線に異なるタイプの２種類のメモリ
セルが接続され、かつ、同一のワード線あるいはダミー
ワード線に対して同一タイプのメモリセルが接続され、
上記異なるタイプの２種類の主メモリセルと同一構造の
２種類のダミーセルが設けられ、この２種類のダミーセ
ルを直列接続した複合ダミーセルが各ビット線毎に１個
接続され、この複合ダミーセルにダミーワード線が接続
され、この複合ダミーセルの電極プレートに主メモリセ
ルの電極プレートに印加する電圧と同じ電圧が印加され
るメモリセルアレイを有し、メモリセルの選択に際して
は、主メモリセルおよび複合ダミーセルが選択されるこ
とを特徴とするダイナミック型半導体メモリ。 - （３）同一のビット線に同一タイプのメモリセルが接続
され、かつ、同一のワード線あるいはダミーワード線に
対して同一タイプのメモリセルが接続され、隣りのビッ
ト線には異なるタイプのメモリセルが接続され、各ビッ
ト線にはそれに接続されている主メモリセルと同一タイ
プの１種類のダミーセルが接続されているメモリセルア
レイを有し、メモリセルの選択に際しては、同一タイプ
の主メモリセルおよびダミーセルが選択されることを特
徴とするダイナミック型半導体メモリ。 - （４）前記メモリセルアレイは、異なるタイプの主メモ
リセルの各々の電荷蓄積量の差が全容量の１０％以内で
あることを特徴とする請求項１乃至３のいずれか１項記
載のダイナミック型半導体メモリ。 - （５）前記異なるタイプのメモリセルは、溝容量型セル
と積層容量型セルであることを特徴とする請求項１乃至
４のいずれか１項記載のダイナミック型半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147488A JPH0775248B2 (ja) | 1990-06-07 | 1990-06-07 | ダイナミック型半導体メモリ |
| KR1019910009197A KR940010833B1 (ko) | 1990-06-07 | 1991-06-04 | 다이나믹형 반도체메모리 |
| US07/711,139 US5410509A (en) | 1990-06-07 | 1991-06-06 | Dynamic type semiconductor memory device with dummy cells capable of accurately reading information from memory cell array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147488A JPH0775248B2 (ja) | 1990-06-07 | 1990-06-07 | ダイナミック型半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442965A true JPH0442965A (ja) | 1992-02-13 |
| JPH0775248B2 JPH0775248B2 (ja) | 1995-08-09 |
Family
ID=15431528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147488A Expired - Fee Related JPH0775248B2 (ja) | 1990-06-07 | 1990-06-07 | ダイナミック型半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5410509A (ja) |
| JP (1) | JPH0775248B2 (ja) |
| KR (1) | KR940010833B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289813B1 (ko) * | 1998-07-03 | 2001-10-26 | 윤종용 | 노아형플렛-셀마스크롬장치 |
| JP2019102110A (ja) * | 2017-11-30 | 2019-06-24 | 植 千葉 | 半導体メモリ |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2705821B1 (fr) * | 1993-05-24 | 1995-08-11 | Sgs Thomson Microelectronics | Mémoire dynamique. |
| KR100197576B1 (ko) * | 1996-10-31 | 1999-06-15 | 윤종용 | 서브 더미 비트라인 및 서브 더미 워드라인을 가지는반도체 메모리 장치 |
| JP3824370B2 (ja) * | 1997-03-03 | 2006-09-20 | 富士通株式会社 | 半導体装置 |
| US5909619A (en) * | 1998-02-04 | 1999-06-01 | Vanguard International Semiconductor Corporation | Method for forming a DRAM cell and array to store two-bit data |
| US5920785A (en) | 1998-02-04 | 1999-07-06 | Vanguard International Semiconductor Corporation | Dram cell and array to store two-bit data having merged stack capacitor and trench capacitor |
| US6563743B2 (en) * | 2000-11-27 | 2003-05-13 | Hitachi, Ltd. | Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy |
| DE10204688C1 (de) | 2002-02-06 | 2003-10-09 | Infineon Technologies Ag | Speicherbaustein mit verbesserten elektrischen Eigenschaften |
| JP4084149B2 (ja) * | 2002-09-13 | 2008-04-30 | 富士通株式会社 | 半導体記憶装置 |
| KR102142937B1 (ko) * | 2013-09-25 | 2020-08-10 | 인텔 코포레이션 | 매립 수직 커패시터들을 형성하는 방법들 및 그에 의해 형성되는 구조들 |
| KR102212747B1 (ko) * | 2017-12-11 | 2021-02-04 | 주식회사 키 파운드리 | 보이드를 포함하는 깊은 트렌치 커패시터 및 이의 제조 방법 |
| CN112470274B (zh) * | 2020-10-23 | 2023-10-10 | 长江先进存储产业创新中心有限责任公司 | 用于3D FeRAM的架构、结构、方法和存储阵列 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116120A (en) * | 1976-03-26 | 1977-09-29 | Hitachi Ltd | Memory |
| JPS5613590A (en) * | 1979-07-16 | 1981-02-09 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos dynamic memory circuit |
| US4380803A (en) * | 1981-02-10 | 1983-04-19 | Burroughs Corporation | Read-only/read-write memory |
| JPS62202397A (ja) * | 1986-02-28 | 1987-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6469049A (en) * | 1987-09-10 | 1989-03-15 | Toshiba Corp | Dynamic memory |
-
1990
- 1990-06-07 JP JP2147488A patent/JPH0775248B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-04 KR KR1019910009197A patent/KR940010833B1/ko not_active IP Right Cessation
- 1991-06-06 US US07/711,139 patent/US5410509A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289813B1 (ko) * | 1998-07-03 | 2001-10-26 | 윤종용 | 노아형플렛-셀마스크롬장치 |
| JP2019102110A (ja) * | 2017-11-30 | 2019-06-24 | 植 千葉 | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775248B2 (ja) | 1995-08-09 |
| KR920001527A (ko) | 1992-01-30 |
| US5410509A (en) | 1995-04-25 |
| KR940010833B1 (ko) | 1994-11-17 |
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