KR102212747B1 - 보이드를 포함하는 깊은 트렌치 커패시터 및 이의 제조 방법 - Google Patents

보이드를 포함하는 깊은 트렌치 커패시터 및 이의 제조 방법 Download PDF

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Abstract

깊은 트렌치 커패시터가 개시된다. 상기 깊은 트렌치 커패시터는 실리콘 기판에 형성된 제1 도전형을 갖는 반도체 영역과, 상기 반도체 영역에 형성된 복수의 깊은 트렌치와, 상기 깊은 트렌치의 측벽에 형성된 유전막과, 상기 유전막 상에 형성된 폴리 실리콘과, 상기 깊은 트렌치의 상부의 입구를 덮는 캡핑 절연막과, 상기 캡핑 절연막 상에 형성되는 금속 배선을 포함한다.

Description

보이드를 포함하는 깊은 트렌치 커패시터 및 이의 제조 방법{DEEP-TRENCH CAPACITOR INCLUDING VOID AND FABRICATING METHOD THEREOF}
본 발명의 개념에 따른 실시 예는 보이드를 포함하는 깊은 트렌치 커패시터 및 이의 제조 방법에 관한 것으로서, 특히 웨이퍼의 휨 현상을 최소화할 수 있는 깊은 트렌치 커패시터에 관한 것이다.
반도체 제조 기술은 동일 면적에 더 많은 소자를 형성시키기 위해 지속적으로 소자의 크기를 줄여나가는 방향으로 발전해 왔다. 이러한 기술은 반도체 기판 위에 소자를 구현하는 방식과 반도체 기판 내부에 소자를 구현하는 방식으로 구분된다.
특히 반도체 기판 내부에 수직 방향으로 소자를 구현하는 방식은 반도체의 면적을 크게 줄일 수 있어 많은 분야에 적용된다. 수직 방향 소자의 예는 실리콘 기판 내부에 트렌치를 형성하여 이를 이용하는 트렌치 MOSFET(metal oxide semiconductor field effect transistor) 또는 트렌치 커패시터 등이 대표적이다.
트렌치를 이용하는 소자에서는 표면적을 최대한 높이기 위해서 트렌치 폭의 감소, 트렌치 밀도 증가 및 트렌치 깊이를 증가시키게 되는데, 이러한 경우 웨이퍼 내부의 응력 상승으로 인해 웨이퍼의 휨 현상이 증가하게 된다.
웨이퍼의 휨 현상은 웨이퍼 제조에 상당한 어려움을 주게 되는데, 특히 제조 공정 중 사진 노광 공정 및 식각 공정과 같이 웨이퍼를 스테이지(stage)에 고정시키는 방식의 공정에서 오류를 발생시켜 공정 진행 자체가 어려운 경우가 발생하게 된다. 이와 같이 트렌치를 이용한 소자 제조의 경우 웨이퍼의 휨 현상으로 인해 소자의 집적도 향상에 제한을 받게 된다.
미국 공개공보 US2017/01868637 A1에는 기판에 다수의 트렌치를 형성한 후 트렌치 표면에 절연막과 전극 물질을 형성하여 소자를 제조하는 방법이 개시되어 있다. 그러나, 상기 선행기술문헌은 웨이퍼 내부의 응력 상승으로 인한 웨이퍼의 휨 현상이 여전히 남아있다.
미국 공개공보 US 2017/01868637 A1
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 보이드를 포함하는 깊은 트렌치 커패시터 및 이의 제조 방법은 웨이퍼에 가해지는 인장 응력을 완화시킬 수 있는 깊은 트렌치 커패시터를 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 깊은 트렌치 커패시터는 실리콘 기판에 형성된 제1 도전형을 갖는 반도체 영역과, 상기 반도체 영역에 형성된 복수의 깊은 트렌치와, 상기 깊은 트렌치의 측벽에 형성된 유전막과, 상기 유전막 상에 형성된 폴리 실리콘과, 상기 깊은 트렌치의 상부의 입구를 덮는 캡핑 절연막과, 상기 캡핑 절연막 상에 형성되는 금속 배선을 포함한다.
상기 깊은 트렌치 커패시터는 상기 기판의 배면에 형성된 제1 산화막과, 상기 제1 산화막 상에 형성된 제2 질화막을 더 포함한다.
상기 깊은 트렌치 커패시터는 상기 금속 배선 상에 형성된 제3 산화막과, 상기 제3 산화막 상에 형성된 제4 질화막을 더 포함한다.
상기 제1 도전현의 반도체 영역은 하부 전극으로 사용하고, 상기 폴리 실리콘은 상부 전극으로 사용한다.
상기 기판에 분리 절연막을 더 포함하고, 상기 분리 절연막까지 상기 폴리 실리콘이 연장되어 형성된다.
상기 분리 절연막 상에서 상기 폴리 실리콘의 측벽과 상기 금속 배선이 서로 컨택한다.
상기 깊은 트렌치는 보이드를 갖는다.
상기 깊은 트렌치 상부에 형성된 캐핑 절연막은 상기 깊은 트렌치의 일부를 채운다.
상기 깊은 트렌치 커패시터는 상기 캡핑 산화막에 형성된 컨택 플러그를 더 포함하고, 상기 컨택 플러그는 상기 금속 배선과 상기 폴리 실리콘과 접한다.
상기 복수의 깊은 트렌치는 제1 방향으로 형성된 복수의 제1 트렌치 구조와, 상기 제1 방향과 수직 방향인 제2 방향으로 형성된 복수의 제2 트렌치 구조를 포함한다.
상기 복수의 제1 트렌치 구조는 제1 그룹 트렌치와 제2 그룹 트렌치;를 포함하고, 상기 제1 그룹 트렌치와 상기 제2 그룹 트렌치는 대각선 방향으로 배치되고, 상기 복수의 제2 트렌치 구조는 제3 그룹 트렌치와 제4 그룹 트렌치;를 포함하고, 상기 제3 그룹 트렌치와 상기 제4 그룹 트렌치는 대각선 방향으로 배치된다.
상기와 같은 목적을 달성하기 위한 본 발명의 깊은 트렌치 커패시터 제조 방법은 실리콘 기판에 제1 도전형을 갖는 반도체 영역을 형성하는 단계와, 상기 반도체 영역에 복수의 깊은 트렌치를 형성하는 단계와, 상기 깊은 트렌치의 측벽에 유전막을 형성하는 단계와, 상기 유전막 상에 상기 폴리 실리콘을 형성하는 단계와, 상기 폴리 실리콘 상에 캡핑 절연막을 형성하는 단계와, 상기 캡핑 절연막 상에 금속 배선을 형성하는 단계를 포함한다.
상기 깊은 트렌치 커패시터 제조 방법은 상기 기판의 배면에 제1 산화막을 형성하는 단계와, 상기 제1 산화막 상에 제2 질화막을 형성하는 단계와, 상기 금속 배선 상에 제3 산화막을 형성하는 단계와, 상기 제3 산화막 상에 제4 질화막을 형성하는 단계를 더 포함한다.
상기 깊은 트렌치는 보이드를 갖는다.
상기 깊은 트렌치 상부에 형성된 캐핑 절연막은 상기 깊은 트렌치의 일부를 채운다.
상기 깊은 트렌치 커패시터 제조 방법은 상기 캡핑 산화막에 컨택 플러그를 형성하는 단계를 더 포함하고, 상기 컨택 플러그는 상기 금속 배선과 상기 폴리 실리콘과 접한다.
상기한 바와 같은 본 발명의 보이드를 포함하는 깊은 트렌치 커패시터 및 이의 제조 방법은 웨이퍼에 가해지는 인장 응력을 완화시킴으로써 상기 웨이퍼의 휨 현상을 완화시킬 수 있는 효과를 제공할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 깊은 트렌치를 이용하여 형성된 깊은 트렌치 소자의 일반적인 형태의 단면도이다.
도 2는 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 일부 실시 예의 단면도를 나타낸다.
도 3은 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 일부 추가적인 실시 예의 단면도를 나타낸다.
도 4는 트랜치 길이 방향에 따른 웨이퍼 휨 현상을 나타낸다.
도 5는 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 실시 예를 나타낸다.
도 6은 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 제조 방법을 나타낸다.
도 7은 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 제조 방법을 나타낸다.
도 8은 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 제조 방법을 나타낸다.
도 9는 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 제조 방법을 나타낸다.
본 발명은 실리콘 기판에 트렌치를 형성하고 상기 트렌치를 이용하여 소자를 만드는 발명에 관한 것으로, 일반적인 CMOS(complementary metal oxide semiconductor)에서 소자 격리 용으로 사용되는 ST(shallow trench)와 구분하기 위해 깊은 트렌치(deep trench)라는 용어를 사용한다.
웨이퍼의 휨 현상은 한쪽 방향의 응력 즉 압축 응력(compressive stress) 또는 인장 응력(tensile stress)이 지속적으로 축적되면서 발생하는 현상이므로, 본 발명에서는 웨이퍼의 뒷면에 웨이퍼에 가해지는 응력과 같은 방향의 응력을 내는 막을 형성시키고 웨이퍼의 전면에는 반대 방향의 응력을 형성하는 막을 형성시키는 방법으로 웨이퍼의 휨 현상을 완화시킨다.
또한, 깊은 트렌치 구조 적인 측면에서 상기 깊은 트랜치 내부를 완전히 채우는 방식의 경우, 실리콘 기판과 상기 깊은 트랜치 내부를 채우는 막들 사이의 열팽창 계수 차이에 의해 응력이 증가하므로, 상기 깊은 트랜치 내부에 빈 공간을 형성시켜 웨이퍼 내부 응력 증가를 최소화하였다.
또한, 후속 공정의 금속 배선 공정 시 발생하는 인장 응력 증가를 완화시키기 위해 금속 배선 상부에 완충 역할을 하는 산화막과 그 상부에 높은 압축 응력을 나타내는 질화막을 증착하여 웨이퍼의 휨 현상을 제어하였다.
이하에서는 본 발명에 따른 실시 예 및 도면을 참조하여, 본 발명을 더욱 상술한다.
도 1은 본 발명의 실시 예에 따른 깊은 트렌치를 이용하여 형성된 깊은 트렌치 소자의 일반적인 형태의 단면도이다. 특히, 도 1은 깊은 트렌치를 이용하여 MOSFET 을 형성하거나 커패시터를 구성하는 일반적인 형태를 나타낸다.
도 1을 참조하면, 깊은 트렌치 소자(10)는 실리콘 기판(201), 반도체 소자 분리막(204), 깊은 트렌치(205), 하부 전극(206), 절연막(207), 상부 전극(208)을 포함할 수 있다.
실시 예에 따라, N-타입 실리콘 기판(201)에 5~30㎛ 정도의 깊이로 깊은 트렌치(205)를 형성하고, 깊은 트렌치(205)의 측벽을 따라 일정한 두께의 절연막(207)을 형성한다. 깊은 트렌치 소자(10)가 깊은 트렌치 MOSFET일 때, 절연막(207)은 실리콘의 산화 반응에 의해 만들어지는 산화막을 사용하며, 깊은 트렌치 소자(10)가 깊은 트렌치 커패시터 일 때 절연막(207)은 산화막과 질화막을 적층한 구조가 적용된다.
이하, 깊은 트렌치 소자(10)가 깊은 트렌치 커패시터 소자일 때의 경우를 설명한다.
절연막 공정이 완료된 후, 전극을 형성하기 위해 절연막(207) 위에 상부 전극(208)을 증착한다. 상부 전극(208)은 N-타입으로 도핑된 폴리실리콘일 수 있고, 폴리실리콘 막은 전극 역할을 하는 도체로서 깊은 트렌치(205) 내부를 채우게 된다.
그러나, 실리콘 기판(201)의 열팽창 계수와 실리콘 기판(201) 내부에 형성된 깊은 트렌치(205)의 열팽창 계수 사이의 차이로 인하여 실리콘 기판(201)은 인장 응력을 받게 된다. 따라서, 실리콘 기판(201)이 아래로 휘게 되는 웨이퍼 휨 현상이 발생한다.
이러한 웨이퍼 휨 현상을 해결하기 위한 방안을 공정 진행 순서에 따라 도 2를 참조하여 상세히 설명될 것이다.
도 2는 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 일부 실시 예의 단면도를 나타낸다. 도 2를 참조하면, 실리콘 기판(201)에 제1 도전형을 갖는 반도체 영역(206)을 형성한다. 반도체 영역(206)에 복수의 깊은 트렌치(205)를 형성한다. 그리고 깊은 트렌치(205)의 측벽에 유전막(207)을 형성한다. 그리고 유전막(207) 상에 폴리 실리콘(208)을 형성한다. 그리고 폴리 실리콘 상(208)에 캡핑 절연막(209)을 형성한다. 그리고 캡핑 절연막(209) 상에 금속 배선(210)을 형성한다.
실리콘 기판(201)에 형성된 제1 도전형을 갖는 반도체 영역(206)은 실리콘 기판(201)과 반대 타입의 도전형을 갖고, 고농도로 도핑된 영역이다.
그리고 실리콘 기판(201)의 배면에 제1 산화막(202)이 형성된다. 그리고 제1 산화막 상에 제2 질화막(203)을 형성한다. 그리고 금속 배선(210) 상에 제3 산화막(211)이 형성된다. 그리고 제3 산화막 (211) 상에 형성된 제4 질화막(212)을 형성한다. 제1 도전형의 반도체 영역(206)은 하부 전극으로 사용하고, 폴리 실리콘(208)은 상부 전극으로 사용한다. 그리고 실리콘 기판(201)에 분리 절연막을 더 포함하고 있다. 분리 절연막까지 폴리 실리콘(208)이 연장되어 형성된다. 그리고 분리 절연막 상에서 폴리 실리콘(208)의 측벽(208s)과 금속 배선(210)이 서로 컨택(contact)한다. 깊은 트렌치(205)는 보이드(300)를 가지고 있다. 깊은 트렌치(205) 상부에 형성된 캐핑 절연막(209)은 상기 깊은 트렌치(205)의 일부를 채우고 있다.
도 3은 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 다른 실시 예의 단면도를 나타낸다. 도 3은 도 2와 유사한 구조를 가진다. 다만, 캡핑 산화막(209)에 형성된 컨택 플러그(213)를 더 포함하고 있다. 컨택 플러그(213)는 금속 배선(210)과 폴리 실리콘(208)과 접하고 있다. 도 2에 도시된 바와 같이 금속 배선(210)과 상부 전극(208)의 측벽(208S)이 전기적으로 연결되는 구조는 저항 증가의 요인으로 작용하게 된다. 따라서, 도 3에 도시된 바와 같이 캡핑 산화막(209)를 선택적으로 식각하여 상부 전극(208)의 일부를 노출시키는 컨택 플러그(213)를 형성하면 금속 배선(210)과 상부 전극(208) 사이의 전류 경로 길이가 감소하게 된다. 따라서, 깊은 트렌치 소자(10')의 저항을 낮출 수 있다.
도 4와 도 5는 트랜치 길이 방향에 따른 웨이퍼 휨 현상을 나타내고, 도 6은 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 실시 예를 나타낸다.
웨이퍼의 휨 현상은 트렌치의 깊이 뿐만 아니라 트렌치의 방향과도 관련성이 크다. 도 4와 도 5에 도시된 바와 같이, 기존의 트렌치 커패시터의 경우 트렌치들(205a, 205b, 205c, 205d)은 바 타입(bar type)으로 형성되는 것이 일반적이다.
먼저, 도 4에 도시된 바와 같이, 복수의 깊은 트렌치 구조(205a, 205b)가 웨이퍼(201)의 X-축 방향으로 배열된다. 그럴 경우, X-축 방향으로 웨이퍼(201)의 휨 현상이 커지게 된다. 이는 웨이퍼(201)의 한쪽 방향으로 응력이 발생하기 때문이다.
또한, 도 5에 도시된 바와 같이, 복수의 깊은 트렌치 구조(205c, 205d)가 웨이퍼(201)의 Y-축 방향으로 정렬된다. 그럴 경우, Y-축 방향으로 웨이퍼(201)의 휨 현상이 커지게 된다. 이는 웨이퍼(201)의 한쪽 방향으로 응력이 발생하기 때문이다.
도 6에 도시된 바와 같이 복수의 깊은 트렌치들(205a, 205b, 205c, 205d)이 X-축 및 Y-축으로 혼합하여 배치한 구조를 나타낸다. 일부 복수의 깊은 트렌치들(205a,205b)을 X-축 방향으로 배치하고, 나머지 복수의 깊은 트렌치들(205c, 205d)를 Y-축 방향으로 배치한다. 그럴 경우, 웨이퍼(201)에 한쪽 방향으로 가해지는 응력을 분산시켜 웨이퍼의 휨 현상을 완화시킬 수 있다.
이와 같이 복수의 깊은 트렌치들(205a, 205b, 205c, 205d)은 제1 방향으로 형성된 복수의 제1 트렌치 구조(205a, 205b); 제1 방향과 수직 방향인 제2 방향으로 형성된 복수의 제2 트렌치 구조(205c, 205d);를 포함하고 있는 것을 특징으로 한다. 또한 복수의 제1 트렌치 구조(205a, 205b)는 제1 그룹 트렌치(205a) 및 제2 그룹 트렌치(205b)를 포함하고 있다. 그리고 제1 그룹 트렌치(205a)와 제2 그룹 트렌치(205b)는 서로 대각선 방향으로 배치되는 것을 특징으로 한다. 마찬가지로, 복수의 제2 트렌치 구조는 제3 그룹 트렌치(205c) 및 제4 그룹 트렌치(205d)를 포함하고 있다. 그리고 제3 그룹 트렌치(205c)와 제4 그룹 트렌치(205d)는 서로 대각선 방향으로 배치되는 것을 특징으로 한다. 대각선 방향으로 배치할 경우, 웨이퍼(201)에 한쪽 방향으로 가해지는 응력을 분산시켜 웨이퍼의 휨 현상을 더욱 완화시킬 수 있다.
도 7 내지 도 9는 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 제조 방법을 나타낸다.
먼저, 도 7을 참조하면, 실리콘 기판(201)의 앞면과 뒷면에 제1 산화막(202)을 형성하고, 제1 산화막(202)을 형성한 후 제2 질화막(203)을 증착한다. 제2 질화막(203)은 화학적 기상 증착법(chemical vapor deposition(CVD))을 이용하여 증착되므로, 제2 질화막(203)은 제1 산화막(202)과 마찬가지로 실리콘 기판(201)의 앞면과 뒷면에 동일하게 형성된다.
제1 산화막(202)은 제2 질화막(203)과 실리콘 기판(201) 사이의 스트레스(stress)를 완화 시키는 완충 역할을 하고, 실리콘 기판(201)의 손상을 방지하는 역할을 한다.
깊은 트렌치(205)를 포함하는 실리콘 기판(201)은 인장 응력을 받게 되므로, 실리콘 기판(201)의 인장 응력을 완화시키기 위해 실리콘 기판(201)의 뒷면에 동일한 방향의 인장 응력을 나타내는 질화막을 유지시키는 것이 필요하다.
제1 산화막(202)과 제2 질화막(203)을 증착한 후, 소자 격리 공정 예컨대, LOCOS(Local Oxidation of Silicon) 공정을 진행하여 반도체 소자 분리막(204)을 형성한다.
LOCOS 공정이 완료된 후, 건식 식각을 이용하여 실리콘 기판(201)의 앞면의 질화막만을 제거하고, 실리콘 기판(201)의 뒷면의 질화막을 잔류시킨다. 일반적으로, 소자 격리 공정이 완료되면 인산(H3PO4)을 이용한 습식 식각 공정에 의해 질화막을 제거하지만, 본 발명의 실시 예에서는 인산 습식 식각 공정을 하지 않고 건식 식각(dry etch)을 한다.
실리콘 기판(201)의 뒷면에 남겨진 제2 질화막(203)은 실리콘 기판(201)의 앞면에 형성된 깊은 트렌치(205)로 인해 발생하는 응력에 반대 방향으로 응력 작용을 하게 되어 실리콘 기판(201)의 인장 응력를 완화시킬 수 있는 효과가 있다. 따라서, 전반적인 웨이퍼 휨 현상이 억제된다.
소자 격리 공정 이후에 5~30㎛ 깊이를 가진 다수의 깊은 트렌치(205)가 실리콘 기판(201)에 형성되고, 깊은 트렌치(205) 표면(측벽 포함)은 유전막 역할을 하는 절연막(207)으로 감싸진다. 깊은 트렌치(205) 표면에 형성된 절연막(207)은 산화막과 질화막으로 교번하여 형성될 수 있다.
상부 전극(208)은 웨이퍼 휨 현상을 완화시키기 위해 LPCVD(low-pressure CVD)를 이용하여 증착된다. 예컨대, 상부 전극(208)은 도핑된 폴리실리콘(doped poly-Si)일 수 있다.
도핑된 폴리실리콘(208)은 증착 과정에서 깊은 트렌치(205) 내부를 꽉 채우지 않고 폴리실리콘(208)의 두께를 줄임으로써 일정 영역을 비워두게 되는데, 깊은 트렌치(205) 내부의 빈 공간을 통해 실리콘 기판(201)과 깊은 트렌치(205) 사이의 열팽창 계수 차이로 인해 발생하는 응력을 발산할 공간을 확보하게 된다. 예컨대, 상기 폴리실리콘(208)의 두께는 1000~5000Å 일 수 있다.
또한, 도핑된 폴리실리콘(208)의 두께가 얇아지면 실리콘 기판(201)의 인장 응력 증가 현상이 완화되어 이중의 개선 효과를 얻게 된다. 그러나, 후속의 사진 공정 등을 진행할 때, 깊은 트렌치(205) 내부의 빈 공간으로 감광액(photo resist(PR))이 들어가는 것을 방지하기 위해 깊은 트렌치(205) 상부가 막혀있어야 한다.
도 8은 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 제조 방법을 나타낸다. 도 8은 참조하면, 깊은 트렌치(205) 상부를 막기 위한 깊은 트렌치 캐핑(capping) 산화막(209)이 형성됨에 따라 깊은 트렌치(205) 내부에 진공의 보이드(void) (300) 또는 에어 캡(air cap) (300)이 형성된다.
깊은 트렌치 캐핑 절연막(209)은 스텝 커버리지(step coverage)가 낮은 PE-TEOS(plasma enhanced-tetraethyl orthosilicate)일 수 있다. 스텝 커버리지는 증착된 막의 두께가 균일한 정도를 의미할 수 있고, 스텝 커버리지가 낮다는 의미는 웨이퍼 표면에 계단 모양의 단차가 있는 경우 상부 표면에 대한 증착 특성 대비 측벽에 대한 증착 특성이 떨어짐을 의미한다.
따라서, 스텝 커버리지가 낮은 PE-TEOS를 이용하여 깊은 트렌치(205) 내부의 빈 공간을 유지하면서 깊은 트렌치(205) 내부의 빈 공간으로 PR 등 이물질이 들어가는 것을 방지할 수 있다.
도 9는 본 발명의 실시 예에 따른 웨이퍼 휨 현상을 해결하기 위한 깊은 트렌치 커패시터의 제조 방법을 나타낸다. 도 9를 참조하면, 깊은 트렌치 소자(10)는 상부 전극(208)과 연결되는 금속 배선(210)이 형성된다.
깊은 트렌치를 이용한 소자의 경우, 저항의 감소 및 본딩(bonding)의 안정성을 확보하기 위해 2~4㎛ 정도의 두꺼운 금속 배선을 적용해야 한다. 일반적으로 알루미늄과 같은 금속은 인장 응력을 나타내므로 웨이퍼의 휨 현상을 다시 가중시키게 된다.
이러한 인장 응력을 완화 또는 제어하기 위해서는 산화막만으로는 부족하고 높은 압축 응력(compressive stress)을 나타내는 절연막이 필요하다. 금속 배선(210)이 증착된 상부 표면에 금속 배선(210)과 제4 질화막(212) 사이에서 완충 역할을 하는 제3 산화막(211)을 100~500 angstrom(Å) 두께로 증착하고, 이 후, 높은 압축 응력을 내는 제4 질화막(212)을 500~3000 angstrom(Å) 두께로 증착한다.
실시 예에 따라, 실리콘 기판(201) 또는 반도체 소자 분리막(204)이 하부 전극이 된다. 상부 전극(208) 상부에는 깊은 트렌치 캐핑 절연막(209)이 형성되어 있어서 외부로 연결되는 금속 배선(210)은 반도체 소자 분리막(204) 상의 상부 전극(208)의 측벽(208S)과 전기적으로 연결이 된다. 이로써 제조 공정을 단순화하여 소자를 구성할 수 있게 된다.
201: 실리콘 기판
202: 제1 산화막
203: 제2 질화막
204: 소자 격리 산화막
205: 깊은 트렌치
206: N형의 도전형 도핑 영역
207: 절연막
208: 전극 물질
209: 캠핑 절연막
210: 금속 배선
211: 제3 산화막
212: 제4 질화막
213: 콘택 홀
300: 보이드

Claims (18)

  1. 실리콘 기판에 형성된 제1 도전형을 갖는 반도체 영역;
    상기 반도체 영역에 형성된 복수의 깊은 트렌치;
    상기 깊은 트렌치의 측벽에 형성된 유전막;
    상기 유전막 상에 형성된 전극 물질;
    상기 깊은 트렌치의 상부의 입구를 덮는 캡핑 절연막; 및
    상기 캡핑 절연막 상에 형성되고, 상기 전극 물질의 측벽에 접하는 금속 배선을 포함하는 깊은 트렌치 커패시터.
  2. 제1항에 있어서,
    상기 기판의 배면에 형성된 제1 산화막; 및
    상기 제1 산화막 상에 형성된 제2 질화막;을 더 포함하는 깊은 트렌치 커패시터.
  3. 제1항에 있어서,
    상기 금속 배선 상에 형성된 제3 산화막; 및
    상기 제3 산화막 상에 형성된 제4 질화막;을 더 포함하는 깊은 트렌치 커패시터.
  4. 제1항에 있어서,
    상기 제1 도전형의 반도체 영역은 하부 전극으로 사용하고, 상기 전극 물질은 상부 전극으로 사용하는 깊은 트렌치 커패시터.
  5. 제1항에 있어서,
    상기 기판에 분리 절연막을 더 포함하고, 상기 분리 절연막까지 상기 전극 물질이 연장되어 형성되는 깊은 트렌치 커패시터.
  6. 삭제
  7. 제1항에 있어서,
    상기 깊은 트렌치는 보이드를 갖는 것을 특징으로 하는 깊은 트렌치 커패시터.
  8. 제1항에 있어서,
    상기 깊은 트렌치 상부에 형성된 캐핑 절연막은 상기 깊은 트렌치의 일부를 채우는 것을 특징으로 하는 깊은 트렌치 커패시터.
  9. 제1항에 있어서,
    상기 캡핑 절연막에 형성된 컨택 플러그;를 더 포함하고, 상기 컨택 플러그는 상기 금속 배선과 상기 전극 물질과 접하는 것을 특징으로 하는 깊은 트렌치 커패시터.
  10. 제1항에 있어서,
    상기 복수의 깊은 트렌치는 제1 방향으로 형성된 복수의 제1 트렌치 구조; 상기 제1 방향과 수직 방향인 제2 방향으로 형성된 복수의 제2 트렌치 구조;를 포함하고 있는 것을 특징으로 하는 깊은 트렌치 커패시터.
  11. 제10항에 있어서,
    상기 복수의 제1 트렌치 구조는
    제1 그룹 트렌치; 및
    제2 그룹 트렌치;를 포함하고,
    상기 제1 그룹 트렌치와 상기 제2 그룹 트렌치는 대각선 방향으로 배치되고, 상기 복수의 제2 트렌치 구조는
    제3 그룹 트렌치; 및
    제4 그룹 트렌치;를 포함하고,
    상기 제3 그룹 트렌치와 상기 제4 그룹 트렌치는 대각선 방향으로 배치되는 것을 특징으로 하는 깊은 트렌치 커패시터.
  12. 실리콘 기판에 제1 도전형을 갖는 반도체 영역을 형성하는 단계;
    상기 반도체 영역에 복수의 깊은 트렌치를 형성하는 단계;
    상기 깊은 트렌치의 측벽에 유전막을 형성하는 단계;
    상기 유전막 상에 전극 물질을 형성하는 단계;
    상기 전극 물질 상에 캡핑 절연막을 형성하는 단계; 및
    상기 캡핑 절연막 상에 형성되고, 상기 전극 물질의 측벽에 접하는 금속 배선을 형성하는 단계;를
    포함하는 깊은 트렌치 커패시터 제조 방법.
  13. 제12항에 있어서,
    상기 기판의 배면에 제1 산화막을 형성하는 단계;
    상기 제1 산화막 상에 제2 질화막을 형성하는 단계;
    상기 금속 배선 상에 제3 산화막을 형성하는 단계; 및
    상기 제3 산화막 상에 제4 질화막을 형성하는 단계;를 더 포함하는 깊은 트렌치 커패시터 제조 방법.
  14. 제12항에 있어서,
    상기 깊은 트렌치는 보이드를 갖는 것을 특징으로 하는 깊은 트렌치 커패시터 제조 방법.
  15. 제12항에 있어서,
    상기 깊은 트렌치 상부에 형성된 캐핑 절연막은 상기 깊은 트렌치의 일부를 채우는 것을 특징으로 하는 깊은 트렌치 커패시터 제조 방법.
  16. 제12항에 있어서,
    상기 캡핑 절연막에 컨택 플러그를 형성하는 단계;를 더 포함하고, 상기 컨택 플러그는 상기 금속 배선과 상기 전극 물질과 접하는 것을 특징으로 하는 깊은 트렌치 커패시터 제조 방법.
  17. 제1항에 있어서,
    상기 전극 물질은 폴리 실리콘을 사용하는 것을 특징으로 하는 깊은 트렌치 커패시터.
  18. 제12항에 있어서,
    상기 전극 물질은 폴리 실리콘을 사용하는 것을 특징으로 하는 깊은 트렌치 커패시터 제조 방법.
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