JP2013222765A - 半導体装置、及び、半導体装置の製造方法 - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 135
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 239000004020 conductor Substances 0.000 claims abstract description 45
- 239000002184 metal Substances 0.000 claims description 48
- 229910052751 metal Inorganic materials 0.000 claims description 48
- 229910021332 silicide Inorganic materials 0.000 claims description 48
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 48
- 239000012535 impurity Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 96
- 230000015572 biosynthetic process Effects 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 16
- 230000000694 effects Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000012545 processing Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
【課題】隣接するゲート電極間の間隔が狭い箇所と、当該箇所に比べると隣接するゲート電極間の間隔が広い箇所とが混在する場合において、同一工程でこれらのゲート電極間に導電体プラグを形成するための孔を形成すること。
【解決手段】ゲート電極3沿いにサイドウォール膜5及び6を形成した後、かつ、これらの上にストッパー膜を形成する前に、サイドウォール膜6の一部を除去することで、サイドウォール膜6間の間隔を広げる工程を有する半導体装置の製造方法。
【選択図】図6
【解決手段】ゲート電極3沿いにサイドウォール膜5及び6を形成した後、かつ、これらの上にストッパー膜を形成する前に、サイドウォール膜6の一部を除去することで、サイドウォール膜6間の間隔を広げる工程を有する半導体装置の製造方法。
【選択図】図6
Description
本発明は、半導体装置、及び、半導体装置の製造方法に関する。
近年の半導体装置の高集積化に伴い、ゲート電極間の間隔が小さくなっている。これに起因して様々な課題が発生し、そして、その課題を解決する様々な技術が開発されている。
特許文献1には、導電体プラグと、ゲート電極間に形成された金属シリサイド層との接触面積を容易に確保するための半導体装置の製造方法が記載されている。
具体的には、以下のような半導体装置の製造方法が開示されている。まず、(1)半導体層上にゲート電極を形成し、(2)その後、ゲート電極の側面にサイドウォール膜を形成し、(3)その後、サイドウォール膜をマスクとして半導体層に不純物領域を形成し、(4)その後、不純物領域表面に金属シリサイド層を形成する。この後、(5)サイドウォール膜の一部をエッチングし、サイドウォール絶縁膜底面のエッジをゲート電極側に後退させることで、金属シリサイド層の露出面積を増大させる。その後、(6)ライナー膜及び層間絶縁膜を形成し、(7)次いで、ライナー膜及び層間絶縁膜を貫通する貫通孔を形成し、(8)この貫通孔内に導体プラグを形成する。
特許文献2には、接合リークの増大を抑制できるとともに、狭いゲート電極間におけるコンタクト不良の発生、及び層間絶縁膜の埋め込み不良の発生を抑制するための半導体装置の製造方法が記載されている。
具体的には、以下のような半導体装置の製造方法が開示されている。半導体基板上にゲート電極を形成し、その後、ゲート電極をマスクとして半導体基板に不純物を導入して、半導体基板の表面に第1の不純物領域を形成する。次いで、ゲート電極の側面に第1のサイドウォールを形成し、ゲート電極と第1のサイドウォールをマスクとして半導体基板に不純物を導入し、半導体基板の表面に、第1の不純物領域よりも深い接合深さを有する、第1の不純物領域と同一導電型の第2の不純物領域を形成する。次いで、第1のサイドウォールの側面に第2のサイドウォールを形成し、第1および第2のサイドウォールをマスクとして、第2の不純物領域の表面にシリサイド領域を形成する。その後、第2のサイドウォールを除去し、第2のサイドウォールに被覆されていた第2の不純物領域表面の非シリサイド領域を露出させる。次いで、半導体基板上に、シリサイド領域、非シリサイド領域、ゲート電極、および第1のサイドウォールを被覆する絶縁膜を形成する。
本発明者は、半導体装置が高集積化した場合であって、隣接するゲート電極間の間隔が狭い箇所と、当該箇所に比べると隣接するゲート電極間の間隔が広い箇所とが混在する場合、以下のような課題が発生することを見出した。以下、図18及び19を用いて説明する。
まず、図18に示す状態は、例えば以下のような手順で得られる。半導体層101上にゲート絶縁膜102を介してゲート電極103を形成する。この時、隣接するゲート電極間の間隔が狭い箇所と、当該箇所に比べると隣接するゲート電極間の間隔が広い箇所とが混在するように、複数のゲート電極103が形成される。図18の場合、図中左端と真ん中のゲート電極103のペアAの間隔に比べて、図中右端と真ん中のゲート電極103のペアBの間隔の方が広くなっている。
その後、サイドウォール絶縁膜105及び106を形成する。次いで、サイドウォール絶縁膜105及び106をマスクとして、半導体層101上に不純物を注入し、不純物注入領域(不図示)の上に金属シリサイド層107を形成する。次いで、ストッパー膜108を形成後、狭い箇所への埋め込み性がよい絶縁膜111を形成し、その上から絶縁膜109を形成する。その後、絶縁膜109の表面を平坦化することで、図18に示す状態が得られる。
この後、図中破線で示す導電体プラグ形成予定領域112´に孔を形成することとなるが、ここで問題が発生する。
半導体装置が高集積化した場合、図18のペアAに示すようにゲート電極103間の間隔が狭くなり、これに起因して、これらのゲート電極103に沿って形成されたサイドウォール絶縁膜105及び106間の間隔も狭くなる。このため、サイドウォール絶縁膜106に沿って形成されたストッパー膜108が、導電体プラグ形成予定領域112´内にサイド方向から侵入してくる。これに対し、ペアBはゲート電極103間の間隔がペアAに比べて広く、これらのゲート電極103に沿って形成されたサイドウォール絶縁膜105及び106間の間隔もペアAに比べて広くなるので、このような事態(サイドウォール絶縁膜106に沿って形成されたストッパー膜108が、導電体プラグ形成予定領域112´内にサイド方向から侵入してくる)が生じない場合がある。結果、図示するように、ペアAのゲート電極103間の導電体プラグ形成予定領域112´内の層構造と、ペアBのゲート電極103間の導電体プラグ形成予定領域112´内の層構造が異なってしまう。かかる場合、ペアAのゲート電極103間に導電体プラグを形成するための孔を形成する適切な条件と、ペアBのゲート電極103間に導電体プラグを形成するための孔を形成する適切な条件とが当然異なる。このような孔を同一処理で形成しようとすると、以下のような不都合が生じる。
例えば、ペアBのゲート電極103間に形成する孔が金属シリサイド層107でストップする条件で孔を形成すると、ペアAのゲート電極103間に形成した孔が金属シリサイド層107まで届かない。逆に、ペアAのゲート電極103間に形成する孔が金属シリサイド層107でストップする条件で孔を形成すると、図19に示すように、ペアBのゲート電極103間に形成した孔112が金属シリサイド層107を貫通してしまう。
本発明によれば、半導体層と、前記半導体層上に形成され、互いに隣接するペアが複数存在し、第1の前記ペアの互いの間隔と、第2の前記ペアの互いの間隔が異なる複数のゲート電極と、前記ゲート電極の側面から前記半導体層に沿って形成された第1のサイドウォール膜と、前記第1のサイドウォール膜を挟んで前記ゲート電極沿いに形成され、前記第1のサイドウォール膜とは膜種が異なる第2のサイドウォール膜と、前記ゲート電極、前記第1のサイドウォール膜及び前記第2のサイドウォール膜の上に形成された第1のストッパー膜と、前記第1のストッパー膜の上に形成された絶縁膜と、隣接する前記ゲート電極間の前記半導体層上に形成された金属シリサイド層と、前記絶縁膜、前記第1のストッパー膜を貫通し、前記金属シリサイド層と接続する導電体プラグと、を有し、前記第2のサイドウォール膜の前記第1のサイドウォール膜を挟んで前記半導体層に沿う部分の前記半導体層に沿う方向の長さは、前記第1のサイドウォール膜の前記半導体層に沿う部分の前記半導体層に沿う方向の長さよりも短い半導体装置が提供される。
また、本発明によれば、半導体層と、前記半導体層上に形成され、互いに隣接するペアが複数存在し、第1の前記ペアの互いの間隔と、第2の前記ペアの互いの間隔が異なる複数のゲート電極と、前記ゲート電極の側面に沿って前記半導体層上に形成されたサイドウォール膜と、前記ゲート電極及び前記サイドウォール膜の上に形成されたストッパー膜と、前記ストッパー膜の上に形成された絶縁膜と、隣接する前記ゲート電極間の前記半導体層上に形成された金属シリサイド層と、前記絶縁膜、前記ストッパー膜を貫通し、前記金属シリサイド層と接続する導電体プラグと、を有し、平面視で、前記サイドウォール膜と前記金属シリサイド層は重ならない半導体装置が提供される。
また、本発明によれば、半導体層上に、互いに隣接するペアが複数存在し、第1の前記ペアの互いの間隔と、第2の前記ペアの互いの間隔が異なる複数のゲート電極を形成する第1の工程と、前記第1の工程の後、前記ゲート電極の側面から前記半導体層に沿って第1のサイドウォール膜となる第1の膜を形成する第2の工程と、前記第2の工程の後、前記第1の膜の上に、前記第1の膜とは膜種が異なり、第2のサイドウォール膜となる第2の膜を形成する第3の工程と、前記第3の工程の後、エッチバックにより前記第1の膜及び前記第2の膜の一部を除去することで、第1のサイドウォール膜及び第2のサイドウォール膜を形成する第4の工程と、前記第4の工程の後、前記第1のサイドウォール膜及び第2のサイドウォール膜をマスクとして、前記半導体層に不純物領域を形成する第5の工程と、前記第5の工程の後、前記半導体層の前記不純物領域の表面に金属シリサイド層を形成する第6の工程と、前記第6の工程の後、前記第1のサイドウォール膜よりも前記第2のサイドウォール膜の方が除去されやすい条件で、前記第2のサイドウォール膜をエッチングする第7の工程と、前記第7の工程の後、前記ゲート電極、前記第1のサイドウォール膜及び前記第2のサイドウォール膜の上に第1のストッパー膜を形成する第8の工程と、前記第8の工程の後、前記1のストッパー膜の上に絶縁膜を形成する第9の工程と、前記第9の工程の後、前記絶縁膜及び前記第1のストッパー膜を貫通し、底面に前記金属シリサイド層が露出する孔を形成する第10の工程と、前記第10の工程の後、前記孔に金属を埋めて導電体プラグを形成する第11の工程と、を有する半導体装置の製造方法が提供される。
また、本発明によれば、半導体層上に、互いに隣接するペアが複数存在し、第1の前記ペアの互いの間隔と、第2の前記ペアの互いの間隔が異なる複数のゲート電極を形成する第1の工程と、前記第1の工程の後、前記ゲート電極の上からサイドウォール膜となる膜を形成する第2の工程と、前記第2の工程の後、エッチバックにより前記サイドウォール膜となる膜の一部を除去することで、サイドウォール膜を形成する第3の工程と、前記第3の工程の後、前記サイドウォール膜をマスクとして、前記半導体層に不純物領域を形成する第4の工程と、前記第4の工程の後、前記半導体層の前記不純物領域の表面に金属シリサイド層を形成する第5の工程と、前記第5の工程の後、平面視で、前記サイドウォール膜と前記金属シリサイド層が重ならなくなるまで前記サイドウォール膜をエッチングする第6の工程と、前記第6の工程の後、前記ゲート電極及び前記サイドウォール膜の上にストッパー膜を形成する第7の工程と、前記第7の工程の後、前記ストッパー膜の上に絶縁膜を形成する第8の工程と、前記第8の工程の後、前記絶縁膜及び前記ストッパー膜を貫通し、底面に前記金属シリサイド層が露出する孔を形成する第9の工程と、前記第9の工程の後、前記孔に金属を埋めて導電体プラグを形成する第10の工程と、を有する半導体装置の製造方法が提供される。
本発明では、ゲート電極沿いにサイドウォール膜を形成した後、かつ、これらの上にストッパー膜を形成する前に、サイドウォール膜の一部を除去することで、サイドウォール膜間の間隔を広げる。結果、その後にストッパー膜を形成した後の状態において、隣接するゲート電極間の間隔が狭い箇所で起こりうる「サイドウォール絶縁膜に沿って形成されたストッパー膜が、導電体プラグ形成予定領域(孔を形成する領域)内にサイド方向から侵入してくる」事態を回避することができる。このため、隣接するゲート電極間の間隔が狭い箇所における導電体プラグ形成予定領域の層構造と、当該箇所に比べて隣接するゲート電極間の間隔が広い箇所における導電体プラグ形成予定領域の層構造を同等のものにすることができる。結果、これらのゲート電極間に同一処理で孔を形成することが可能となる。
本発明によれば、半導体装置が高集積化した場合であって、隣接するゲート電極間の間隔が狭い箇所と、当該箇所に比べると隣接するゲート電極間の間隔が広い箇所とが混在する場合であっても、同一工程でこれらのゲート電極間に導電体プラグを形成するための孔を形成することができる。
以下、本発明の実施形態を図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
まず、本実施形態の半導体装置の製造方法について、図1乃至9を用いて説明する。これらの図は、本実施形態の半導体装置の一部を抽出した断面工程図の一例である。
まず、図1に示すように、半導体層1上に、ゲート絶縁膜2を介してゲート電極3を形成する。ここでは、互いに隣接するペアが複数存在し、第1のペアの互いの間隔と、第2のペアの互いの間隔が異なるように複数のゲート電極3を形成する。図1に示す例では、図中左端と真ん中のゲート電極3のペアAと、図中右端と真ん中のゲート電極3のペアBが示されている。そして、ペアAのゲート電極3間の間隔に比べて、ペアBのゲート電極3間の間隔の方が広くなっている。
図1では、ペアAとペアBが隣接した例を示したが、複数のペアAが密集した領域と、複数のペアBが密集した領域が別々に半導体層1上に形成されてもよい。複数のペアAが密集した領域は、例えばロジック回路である。複数のペアBが密集した領域は、例えばSRAM回路、DRAM回路が密集している領域の周辺回路や、電源回路である。
なお、半導体層1、ゲート絶縁膜2及びゲート電極3は従来技術に準じたあらゆる構成とすることができる。例えば、半導体層1は、Si、SiGe、SiCなどの材料で構成された層とすることができる。また、ゲート絶縁膜2は、例えば酸化膜とすることができる。さらに、ゲート電極3はポリシリコンとすることができ、その高さは例えば100nm程度とすることができる。これらは従来のあらゆる方法を用いて製造することができる。よって、ここでの説明は省略する。
次に、図2に示すように、ゲート電極3の側面に、LDD(Lightly Doped Drain)領域への注入位置を調整するためのスペーサ4を形成することができる。スペーサ4は例えばSiO2膜やSiN膜で形成され、その厚さは例えば5nm以上20nm以下とすることができる。スペーサ4は、例えばCVD(Chemical Vapor Deposition)で形成することができる。
次に、図3に示すように、ゲート電極3の側面から半導体層1に沿って、略L字状の断面を有するように、第1のサイドウォール膜となる第1の膜5´を形成する。第1の膜5´は例えばSiN膜、SiO2膜であり、その厚さは10nm程度である。このような第1の膜5´は、例えば、CVDで形成することができる。
ここで「略L字状の断面を有するように」とは、図3に示すようなゲート電極3の高さ方向(図中、上下方向)に平行な断面において、第1の膜5´が略L字状を形成するように、という意味である。すなわち、図3に示すようなゲート電極3の高さ方向に平行な断面において、第1の膜5´は、ゲート電極3に沿ってゲート電極3の高さ方向に延伸した部分と、半導体層1に沿って半導体層1の表面に平行な方向に延伸した部分とを有し、これらの部分が連続的に形成されることで、略L字状を形成している。なお、ゲート電極3の高さ方向に延伸した部分、及び、半導体層1の表面に平行な方向に延伸した部分がなす角は、必ずしも図示するように直角になっている必要はなく、丸みを帯びた状態となっていてもよい。なお、第1の膜5´は、最大膜厚と最小膜厚の差が2nm以下となるのが好ましい。ここで、第1の膜5´の膜厚について説明する。半導体層1に沿って半導体層1の表面に平行な方向に延伸した部分の膜厚は、第1の膜5´と半導体層1とが対峙する方向(図3中、上下方向)の厚さが該当する。ゲート電極3に沿ってゲート電極3の高さ方向に延伸した部分の膜厚は、第1の膜5´とゲート電極3の側面とが対峙する方向(図3中、左右方向)の厚さが該当する。ゲート電極3の上部に位置する部分においては、第1の膜5´とゲート電極3の上面とが対峙する方向(図3中、上下方向)の厚さが該当する。
第1の膜5´を形成後、図3に示すように、その上から第2のサイドウォール膜となる第2の膜6´を形成する。第2の膜6´は、第1の膜5´と膜種が異なる。例えば、第1の膜5´がSiN膜であるとき、第2の膜6´はSiO2膜とすることができる。また、第1の膜5´がSiO2膜であるとき、第2の膜6´はSiN膜とすることができる。第2の膜6´の膜厚は設計的事項であり、例えば、不純物領域を決めたい位置に応じて決定することができる。このような第2の膜6´は、例えば、CVDで形成することができる。
その後、エッチバックにより第1の膜5´及び第2の膜6´の一部を除去することで、図4に示すように第1のサイドウォール膜5及び第2のサイドウォール膜6を形成する。エッチバックは異方性エッチングとすることができる。
その後、ゲート電極3、第1のサイドウォール膜5及び第2のサイドウォール膜6をマスクとして半導体層1に不純物を注入することで、不純物領域(不図示)を形成する。当該処理は従来技術に準じて実現できるので、ここでの詳細な説明は省略する。次いで、図5に示すように、不純物領域表面に、周知のサリサイドプロセスによって金属シリサイド層7を形成する。なお、シリサイド化反応が図中横方向にも進行するため、第1のサイドウォール膜5及び第2のサイドウォール膜6の下方にも侵入する状態で金属シリサイド層7は形成されるが、進行方向にはバラつきがあるため、ここではその詳細は図示しない。この時、ゲート電極3の表面にも金属シリサイド層7が形成されてもよい。
次に、図6に示すように、第1のサイドウォール膜5よりも第2のサイドウォール膜6が除去されやすい条件で、第2のサイドウォール膜6をエッチングする。この時、金属シリサイド層7が除去されにくい条件とするのが好ましい。例えば、アンモニア過水を用いてウェットエッチングを行ってもよいし、またはSiCoNiやケミカルドライエッチングといった等方性のドライエッチングを行ってもよい。
その後、半導体層1上に第1のストッパー膜8及び層間絶縁膜9を形成後、層間絶縁膜9の表面を例えばCMP(Chemical Mechanical Polishing)法で平坦化する。そして、層間絶縁膜9及び第1のストッパー膜8を貫通し、底面に金属シリサイド層7が露出する孔12を形成することで、図7に示す状態が得られる。第1のストッパー膜8は例えばSiN膜とすることができる。層間絶縁膜9は、例えばSiO2膜とすることができる。なお、層間絶縁膜9は、狭い箇所への埋め込み性が良い層を含んだ複数の層で構成され(図は一層構造)、当該埋め込み性が良い層でゲード電極3間を埋めてもよい。このような埋め込み性が良い層は、例えばSA−CVD(Sub-Atmospheric Chemical Vapor Deposition)によるSiO2とすることができる。
その後、図8に示すように、孔12に銅等の金属を埋め込んで、導電体プラグ14を形成する。なお、導電体プラグ14の形成は、従来技術に準じて実現できるので、ここでの説明は省略する。
次に、本実施形態の作用効果について説明する。
まず、第1のストッパー膜8の厚さをW、導電体プラグの径(孔12の径)をTとする。本実施形態の半導体装置の製造方法では、図4に示す状態、すなわちエッチバックにより第1の膜5´及び第2の膜6´を部分的に除去して第1及び第2のサイドウォール膜5及び6を形成した直後の状態において、ペアBを構成する2つのゲート電極3各々に沿って形成された第2のサイドウォール膜6間の最短距離Cは(2W+T)以上である。これに対し、ペアAを構成する2つのゲート電極3各々に沿って形成された第2のサイドウォール膜6間の最短距離Cは(2W+T)より小さい。
当該状態のまま半導体層1上に第1のストッパー膜8を形成すると、図18及び19を用いて説明した不都合が生じうる。すなわち、Cが(2W+T)より小さいペアAにおいては、サイドウォール絶縁膜106に沿って形成されたストッパー膜108が、導電体プラグ形成予定領域112´内にサイド方向から侵入してくる。これに対し、Cが(2W+T)以上であるペアBにおいては、ゲート電極103間の間隔が、第1のストッパー膜8の厚さを2倍した値に、孔112の径を足した値よりも大きいので、導電体プラグ形成予定領域112´の位置を適切に調整することで、ストッパー膜108が、導電体プラグ形成予定領域112´内にサイド方向から侵入してくる事態を回避できる。このため、図18に示すように、Cが(2W+T)より小さいペアAの導電体プラグ形成予定領域112´内の層構造と、Cが(2W+T)以上であるペアBの導電体プラグ形成予定領域112´内の層構造とが異なってしまう。かかる場合、ペアAのゲート電極103間に孔112を形成するための適切な条件と、ペアBのゲート電極103間に孔112を形成するための適切な条件とが異なってしまう。結果、上述したような不都合が生じ得る。
上記不都合を回避するため、本実施形態では、第1のストッパー膜8を形成する前に、第2のサイドウォール膜6を部分的にエッチングし、隣接する第2のサイドウォール膜6間の間隔を広げる(図6参照)。
本実施形態の半導体装置の製造方法では、図6に示す状態において、ペアA及びペアBいずれにおいても、各ペアを構成する2つのゲート電極3各々に沿って形成された第2のサイドウォール膜6間の最短距離Dが(2W+T)以上となるように、第2のサイドウォール膜6をエッチングする。
かかる場合、図9に示すように、ペアAのゲート電極3間の導体プラグ形成予定領域12´と、ペアBのゲート電極3間の導体プラグ形成予定領域12´の層構造を同様なものとすることができる。結果、ペアAのゲート電極3間、および、ペアBのゲート電極3間に、同一処理で、導体プラグを形成するための孔12を形成することができる。
なお、第2のサイドウォール膜6間の間隔を広げるための第2のサイドウォール膜6のエッチングは、さらに、平面視で、第2のサイドウォール膜6と金属シリサイド層7が重ならなくなるまで行うのが好ましい。このようにした場合、導体プラグを形成するための孔12の形成(穴加工)において、ペアA及びBで、導通の確保とシリサイドの貫通を抑制する条件を両立できる。結果、導通不良によるオープン不良や、シリサイド貫通に起因する接合リーク増加等の不都合を抑制でき、製造マージンが確保できる。
<変形例1>
なお、本実施形態の変形例として、第1のサイドウォール膜5を有さない構成とすることもできる。すなわち、上記説明した半導体装置の製造方法において、第1のサイドウォール膜5を形成する工程を除去し、その他の工程を上記説明と同様に実施することができる。かかる場合も上記と同様の作用効果を実現することができる。しかし、第1のサイドウォール膜5を設けた場合、図8に示すように、第2のサイドウォール膜6間の間隔を広げるために第2のサイドウォール膜6の一部をエッチングした後においても、第1のサイドウォール膜5は大きくエッチングされることなく残存するので、ゲート電極3間において、半導体層1上の金属シリサイド層7が形成されていない領域が露出することを回避することができる。
なお、本実施形態の変形例として、第1のサイドウォール膜5を有さない構成とすることもできる。すなわち、上記説明した半導体装置の製造方法において、第1のサイドウォール膜5を形成する工程を除去し、その他の工程を上記説明と同様に実施することができる。かかる場合も上記と同様の作用効果を実現することができる。しかし、第1のサイドウォール膜5を設けた場合、図8に示すように、第2のサイドウォール膜6間の間隔を広げるために第2のサイドウォール膜6の一部をエッチングした後においても、第1のサイドウォール膜5は大きくエッチングされることなく残存するので、ゲート電極3間において、半導体層1上の金属シリサイド層7が形成されていない領域が露出することを回避することができる。
<変形例2>
また、本実施形態のその他の変形例として、第1のストッパー膜8の下層、かつ、ゲート電極3、第1のサイドウォール膜5及び第2のサイドウォール膜6の上層に、第1のストッパー膜8と膜種が異なる第2のストッパー膜10を形成することができる。かかる場合、第1のストッパー膜8及び第1のサイドウォール膜5は同種の膜としとしてもよい。例えば、第1のストッパー膜8及び第1のサイドウォール膜5は窒化シリコン膜とし、第2のストッパー膜は酸化シリコン膜としてもよい。以下、図10乃至14を用いて、当該変形例について説明する。
また、本実施形態のその他の変形例として、第1のストッパー膜8の下層、かつ、ゲート電極3、第1のサイドウォール膜5及び第2のサイドウォール膜6の上層に、第1のストッパー膜8と膜種が異なる第2のストッパー膜10を形成することができる。かかる場合、第1のストッパー膜8及び第1のサイドウォール膜5は同種の膜としとしてもよい。例えば、第1のストッパー膜8及び第1のサイドウォール膜5は窒化シリコン膜とし、第2のストッパー膜は酸化シリコン膜としてもよい。以下、図10乃至14を用いて、当該変形例について説明する。
まず、上記と同様にして図6の状態を得た後、図10に示すように、ゲート電極3、第1のサイドウォール膜5及び第2のサイドウォール膜6の上層に、第2のストッパー膜10を形成する。第2のストッパー膜10の膜厚は例えば5nm以上15nm以下である。第2のストッパー膜10は例えばALD−CVDで形成することができる。
その後、第2のストッパー膜10の上に、第1のストッパー膜8及び層間絶縁膜9を形成する。層間絶縁膜9は、例えば、狭い箇所への埋め込み性が良い絶縁膜11とその他の絶縁膜13の積層構造であってもよい。
その後、導電体プラグを形成するための孔12を形成する。具体的には、まず、図11に示すように、第1のストッパー膜8でストップする条件で層間絶縁膜11及び13をエッチングすることで、層間絶縁膜11及び13を貫通し、底面に第1のストッパー膜8が露出する孔12を形成する。当該処理は、例えば異方性のドライエッチングを利用する。
その後、図12に示すように、第2のストッパー膜10でストップする条件で孔12の底面に露出している第1のストッパー膜8を除去することで、底面に第2のストッパー膜10が露出するまで孔12を拡張する。当該処理は、例えば異方性のドライエッチングを利用する。
その後、図13に示すように、例えば異方性又は等方性のドライエッチングを利用して、孔12の底面に露出している第2のストッパー膜10を除去する。例えば、孔12の底面に露出している第2のストッパー膜10は、導電体プラグ形成時の前処理(RFエッチング、SiCoNi処理)で除去してもよい。
その後、図14に示すように孔12に銅等の金属を埋め込んで、導電体プラグ14を形成する。次に、当該変形例の作用効果について説明する。
まず第2のサイドウォール膜6間の間隔を広げるための第2のサイドウォール膜6のエッチングの量が多いと、図15に示すように、半導体層1上に、平面視(図13中、上下方向)で第2のサイドウォール膜6と金属シリサイド層7との間にいずれにも重ならない領域Yが形成される場合がある。そして、当該領域Y上に形成される第1のストッパー膜8の少なくとも一部は、金属シリサイド層7上に形成される第1のストッパー膜8の厚さと同等になる場合がある。
そして、第1のストッパー膜8と第1のサイドウォール膜5が同種の膜である場合、第1のストッパー膜8のエッチングにより第1のサイドウォール膜5もエッチングされ、半導体層1まで孔12が到達してしまい(図15のX参照)、結晶欠陥などの不都合が生じうる。このような半導体装置においては、当該欠陥がリークパスとなる準位を形成し、例えばリークに敏感なDRAMはHold特性の悪化が生じる。当該変形例では、第2のストッパー膜10を設けることで、当該不都合を回避している。
すなわち、第1のストッパー膜8の下に第2のストッパー膜10を設けることで、第1のストッパー膜8のエッチング処理を第2のストッパー膜10で止めることができる(図16のX参照)。そして、その後の第2のストッパー膜10のエッチング処理を第1のサイドウォール膜5で止めることができる(図17のX参照)。結果、上記不都合を回避することができる。
なお、上記半導体装置の製造方法によれば、以下のような半導体装置が実現される。
図8に示すように、本実施形態の半導体装置は半導体層1と、ゲート電極3と、第1のサイドウォール膜5と、第2のサイドウォール膜6と、第1のストッパー膜8と、層間絶縁膜9と、金属シリサイド層7と、導電体プラグ14と、を有する。
ゲート電極3は互いに隣接するペアA及びBが複数存在するように複数存在し、ペアAの互いの間隔と、ペアBの互いの間隔が異なる。第1のサイドウォール膜5は、ゲート電極3の側面から半導体層1に沿って略L字状の断面を有するように形成される。第2のサイドウォール膜6は、第1のサイドウォール膜5を挟んでゲート電極3沿いに形成され、第1のサイドウォール膜5とは膜種が異なる。第1のストッパー膜8は、ゲート電極3、第1のサイドウォール5膜及び第2のサイドウォール膜6の上に形成される。層間絶縁膜9は、第1のストッパー膜8の上に形成される。金属シリサイド層7は、隣接するゲート電極3間の半導体層1上に形成される。導電体プラグ14は、層間絶縁膜9、第1のストッパー膜8を貫通し、金属シリサイド層7と接続する。
そして、第2のサイドウォール膜6の第1のサイドウォール膜5を挟んで半導体層1に沿う部分の半導体層1に沿う方向の長さは、第1のサイドウォール膜5の半導体層1に沿う部分の半導体層1に沿う方向の長さよりも短い。
なお、図14に示すように、第1のストッパー膜8の下層、かつ、ゲート電極3、第1のサイドウォール膜5及び第2のサイドウォール膜6の上層に、第1のストッパー膜8及び第1のサイドウォール膜5と膜種が異なる第2のストッパー膜10をさらに有してもよい。第1のストッパー膜8及び第1のサイドウォール膜5の膜種は同じであってもよい。例えば、第1のストッパー膜8及び第1のサイドウォール膜5は窒化シリコン膜であり、第2のストッパー膜10は酸化シリコン膜であってもよい。
ここで、第1のストッパー膜8の厚さをW、導電体プラグ14の径をTとすると、ペアBを構成する第1のゲート電極3に沿って形成された第1のサイドウォール膜5と、第2のゲート電極3に沿って形成された第1のサイドウォール膜5との間の最短距離は(2W+T)以上である。一方、ペアAを構成する第3のゲート電極3に沿って形成された第1のサイドウォール膜5と、第4のゲート電極3に沿って形成された第1のサイドウォール膜5との間の最短距離は(2W+T)より小さい。そして、ペアA及びペアBいずれにおいても、各ペアを構成する2つのゲート電極3各々に沿って形成された第2のサイドウォール6膜間の最短距離は(2W+T)以上である。
なお、第1のサイドウォール膜5を有さない構成とすることもできる。また、平面視で、第2のサイドウォール膜6と金属シリサイド層7が重ならない構成とすることもできる。
本実施形態によれば、金属シリサイド層に接続する導電体プラグを形成するための孔が、半導体層の導電体プラグを形成していない領域に接触することで生じうる接合リークなどの不都合が生じにくい半導体装置を実現することができる。
1 半導体層
2 ゲート絶縁膜
3 ゲート電極
4 スペーサ
5 第1のサイドウォール膜
5´ 第1の膜
6 第2のサイドウォール膜
6´ 第1の膜
7 金属シリサイド層
8 第1のストッパー膜
9 層間絶縁膜
10 第2のストッパー膜
11 埋め込み性がよい絶縁膜
12 孔
12´ 導体プラグ形成予定領域
13 その他の絶縁膜
14 導電体プラグ
2 ゲート絶縁膜
3 ゲート電極
4 スペーサ
5 第1のサイドウォール膜
5´ 第1の膜
6 第2のサイドウォール膜
6´ 第1の膜
7 金属シリサイド層
8 第1のストッパー膜
9 層間絶縁膜
10 第2のストッパー膜
11 埋め込み性がよい絶縁膜
12 孔
12´ 導体プラグ形成予定領域
13 その他の絶縁膜
14 導電体プラグ
Claims (15)
- 半導体層と、
前記半導体層上に形成され、互いに隣接するペアが複数存在し、第1の前記ペアの互いの間隔と、第2の前記ペアの互いの間隔が異なる複数のゲート電極と、
前記ゲート電極の側面から前記半導体層に沿って形成された第1のサイドウォール膜と、
前記第1のサイドウォール膜を挟んで前記ゲート電極沿いに形成され、前記第1のサイドウォール膜とは膜種が異なる第2のサイドウォール膜と、
前記ゲート電極、前記第1のサイドウォール膜及び前記第2のサイドウォール膜の上に形成された第1のストッパー膜と、
前記第1のストッパー膜の上に形成された絶縁膜と、
隣接する前記ゲート電極間の前記半導体層上に形成された金属シリサイド層と、
前記絶縁膜、前記第1のストッパー膜を貫通し、前記金属シリサイド層と接続する導電体プラグと、を有し、
前記第2のサイドウォール膜の前記第1のサイドウォール膜を挟んで前記半導体層に沿う部分の前記半導体層に沿う方向の長さは、前記第1のサイドウォール膜の前記半導体層に沿う部分の前記半導体層に沿う方向の長さよりも短い半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のストッパー膜の下層、かつ、前記ゲート電極、前記第1のサイドウォール膜及び前記第2のサイドウォール膜の上層に、前記第1のストッパー膜及び前記第1のサイドウォール膜と膜種が異なる第2のストッパー膜をさらに有する半導体装置。 - 請求項2に記載の半導体装置において、
前記第1のストッパー膜及び前記第1のサイドウォール膜の膜種は同じである半導体装置。 - 請求項3に記載の半導体装置において、
前記第1のストッパー膜及び前記第1のサイドウォール膜は窒化シリコン膜であり、前記第2のストッパー膜は酸化シリコン膜である半導体装置。 - 請求項1から4のいずれか1項に記載の半導体装置において、
前記第1のストッパー膜の厚さをW、前記導電体プラグの径をTとすると、
前記第1のペアを構成する第1の前記ゲート電極に沿って形成された前記第1のサイドウォール膜と、第2の前記ゲート電極に沿って形成された前記第1のサイドウォール膜との間の最短距離は(2W+T)以上であり、
前記第2のペアを構成する第3の前記ゲート電極に沿って形成された前記第1のサイドウォール膜と、第4の前記ゲート電極に沿って形成された前記第1のサイドウォール膜との間の最短距離は(2W+T)より小さい半導体装置。 - 請求項5に記載の半導体装置において、
前記第1のペア及び前記2のペアいずれにおいても、各ペアを構成する2つの前記ゲート電極各々に沿って形成された前記第2のサイドウォール膜間の最短距離は(2W+T)以上である半導体装置。 - 半導体層と、
前記半導体層上に形成され、互いに隣接するペアが複数存在し、第1の前記ペアの互いの間隔と、第2の前記ペアの互いの間隔が異なる複数のゲート電極と、
前記ゲート電極の側面に沿って前記半導体層上に形成されたサイドウォール膜と、
前記ゲート電極及び前記サイドウォール膜の上に形成されたストッパー膜と、
前記ストッパー膜の上に形成された絶縁膜と、
隣接する前記ゲート電極間の前記半導体層上に形成された金属シリサイド層と、
前記絶縁膜、前記ストッパー膜を貫通し、前記金属シリサイド層と接続する導電体プラグと、
を有し、
平面視で、前記サイドウォール膜と前記金属シリサイド層は重ならない半導体装置。 - 請求項7に記載の半導体装置において、
前記ストッパー膜の厚さをW、前記導電体プラグの径をTとすると、
前記第1のペア及び前記2のペアいずれにおいても、各ペアを構成する2つの前記ゲート電極各々に沿って形成された前記サイドウォール膜間の最短距離は(2W+T)以上である半導体装置。 - 半導体層上に、互いに隣接するペアが複数存在し、第1の前記ペアの互いの間隔と、第2の前記ペアの互いの間隔が異なる複数のゲート電極を形成する第1の工程と、
前記第1の工程の後、前記ゲート電極の側面から前記半導体層に沿って第1のサイドウォール膜となる第1の膜を形成する第2の工程と、
前記第2の工程の後、前記第1の膜の上に、前記第1の膜とは膜種が異なり、第2のサイドウォール膜となる第2の膜を形成する第3の工程と、
前記第3の工程の後、エッチバックにより前記第1の膜及び前記第2の膜の一部を除去することで、前記第1のサイドウォール膜及び前記第2のサイドウォール膜を形成する第4の工程と、
前記第4の工程の後、前記第1のサイドウォール膜及び第2のサイドウォール膜をマスクとして、前記半導体層に不純物領域を形成する第5の工程と、
前記第5の工程の後、前記半導体層の前記不純物領域の表面に金属シリサイド層を形成する第6の工程と、
前記第6の工程の後、前記第1のサイドウォール膜よりも前記第2のサイドウォール膜の方が除去されやすい条件で、前記第2のサイドウォール膜をエッチングする第7の工程と、
前記第7の工程の後、前記ゲート電極、前記第1のサイドウォール膜及び前記第2のサイドウォール膜の上に第1のストッパー膜を形成する第8の工程と、
前記第8の工程の後、前記第1のストッパー膜の上に絶縁膜を形成する第9の工程と、
前記第9の工程の後、前記絶縁膜及び前記第1のストッパー膜を貫通し、底面に前記金属シリサイド層が露出する孔を形成する第10の工程と、
前記第10の工程の後、前記孔に金属を埋めて導電体プラグを形成する第11の工程と、
を有する半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法において、
前記第7の工程と前記第8の工程の間に、前記ゲート電極、前記第1のサイドウォール膜及び前記第2のサイドウォール膜の上に前記第1のストッパー膜と膜種が異なる第2のストッパー膜を形成する第2のストッパー膜形成工程を有し、
前記第10の工程では、前記第1のストッパー膜でストップする条件で前記絶縁膜をエッチングして底面に前記第1のストッパー膜が露出する貫通孔を形成した後、前記第2のストッパー膜でストップする条件で前記貫通孔の底面に露出している前記第1のストッパー膜をエッチングして底面に前記第2のストッパー膜が露出するまで前記貫通孔を拡張し、その後、前記貫通孔の底面に露出している前記第2のストッパー膜を除去する半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記第8の工程では、前記第1のサイドウォール膜と同じ膜種である前記第1のストッパー膜を形成する半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法において、
前記第2の工程では、前記第1の膜として窒化シリコン膜を形成し、
前記第2のストッパー膜形成工程では、前記第2のストッパー膜として酸化シリコン膜を形成し、
前記第8の工程では、前記第1のストッパー膜として窒化シリコン膜を形成する半導体装置の製造方法。 - 請求項9から12のいずれか1項に記載の半導体装置の製造方法において、
前記第8の工程では、厚さがWの前記第1のストッパー膜を形成し、
前記第10の工程では、径がTの前記孔を形成し、
前記第4の工程の直後の状態では、前記第1のペアを構成する第1の前記ゲート電極に沿って形成された前記第2のサイドウォール膜と、第2の前記ゲート電極に沿って形成された前記第2のサイドウォール膜との間の最短距離は(2W+T)以上であり、前記第2のペアを構成する第3の前記ゲート電極に沿って形成された前記第2のサイドウォール膜と、第4の前記ゲート電極に沿って形成された前記第2のサイドウォール膜との間の最短距離は(2W+T)より小さく、
前記第7の工程は、前記第1のペア及び前記2のペアいずれにおいても、各ペアを構成する2つの前記ゲート電極各々に沿って形成された前記第2のサイドウォール膜間の最短距離が(2W+T)以上となるように前記第2のサイドウォール膜をエッチングする半導体装置の製造方法。 - 半導体層上に、互いに隣接するペアが複数存在し、第1の前記ペアの互いの間隔と、第2の前記ペアの互いの間隔が異なる複数のゲート電極を形成する第1の工程と、
前記第1の工程の後、前記ゲート電極の上からサイドウォール膜となる膜を形成する第2の工程と、
前記第2の工程の後、エッチバックにより前記サイドウォール膜となる膜の一部を除去することで、サイドウォール膜を形成する第3の工程と、
前記第3の工程の後、前記サイドウォール膜をマスクとして、前記半導体層に不純物領域を形成する第4の工程と、
前記第4の工程の後、前記半導体層の前記不純物領域の表面に金属シリサイド層を形成する第5の工程と、
前記第5の工程の後、平面視で、前記サイドウォール膜と前記金属シリサイド層が重ならなくなるまで前記サイドウォール膜をエッチングする第6の工程と、
前記第6の工程の後、前記ゲート電極及び前記サイドウォール膜の上にストッパー膜を形成する第7の工程と、
前記第7の工程の後、前記ストッパー膜の上に絶縁膜を形成する第8の工程と、
前記第8の工程の後、前記絶縁膜及び前記ストッパー膜を貫通し、底面に前記金属シリサイド層が露出する孔を形成する第9の工程と、
前記第9の工程の後、前記孔に金属を埋めて導電体プラグを形成する第10の工程と、
を有する半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記第7の工程では、厚さがWの前記ストッパー膜を形成し、
前記第9の工程では、径がTの前記孔を形成し、
前記第3の工程の直後の状態では、前記第1のペアを構成する第1の前記ゲート電極に沿って形成された前記サイドウォール膜と、第2の前記ゲート電極に沿って形成された前記サイドウォール膜との間の最短距離は(2W+T)以上であり、前記第2のペアを構成する第3の前記ゲート電極に沿って形成された前記サイドウォール膜と、第4の前記ゲート電極に沿って形成された前記サイドウォール膜との間の最短距離は(2W+T)より小さく、
前記第6の工程は、前記第1のペア及び前記2のペアいずれにおいても、各ペアを構成する2つの前記ゲート電極各々に沿って形成された前記サイドウォール膜間の最短距離が(2W+T)以上となるように前記サイドウォール膜をエッチングする半導体装置の製造方法。
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-
2012
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