JPH05243515A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH05243515A JPH05243515A JP4001124A JP112492A JPH05243515A JP H05243515 A JPH05243515 A JP H05243515A JP 4001124 A JP4001124 A JP 4001124A JP 112492 A JP112492 A JP 112492A JP H05243515 A JPH05243515 A JP H05243515A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- capacitor
- stack
- memory cell
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ＤＲＡＭにおけるスタック型メモリセルキャパ
シタの特性を向上させる。 【構成】下層電極となるスタックポリシリコン６に溝を
形成したのち、容量絶縁膜７を形成する。その上に上層
電極となる容量対極ポリシリコン８を形成する。 【効果】スタックポリシリコンの表面積を拡げて、メモ
リセルの電荷蓄積用量を増加させることができる。
シタの特性を向上させる。 【構成】下層電極となるスタックポリシリコン６に溝を
形成したのち、容量絶縁膜７を形成する。その上に上層
電極となる容量対極ポリシリコン８を形成する。 【効果】スタックポリシリコンの表面積を拡げて、メモ
リセルの電荷蓄積用量を増加させることができる。
Description
【０００１】
【産業上の利用分野】本発明はスタック方式のメモリセ
ルを有するＤＲＡＭに関するものである。
ルを有するＤＲＡＭに関するものである。
【０００２】
【従来の技術】スタック方式のメモリセルを有するＤＲ
ＡＭは、電荷を蓄えるキャパシタ（コンデンサ）とＭＯ
ＳＦＥＴとから構成されている。ＦＥＴをＯＮした状態
で、キャパシタの電荷状態を読み出したり、電荷を蓄え
て書き込んだりして、メモリ機能を果している。
ＡＭは、電荷を蓄えるキャパシタ（コンデンサ）とＭＯ
ＳＦＥＴとから構成されている。ＦＥＴをＯＮした状態
で、キャパシタの電荷状態を読み出したり、電荷を蓄え
て書き込んだりして、メモリ機能を果している。
【０００３】キャパシタに蓄えられた電荷は、自然放電
により減少するので、一定時間毎に電荷を供給して、メ
モリセルのデータを維持するために、ＤＲＡＭにはリフ
レッシュ回路が接続される。リフレッシュの間隔をリフ
レッシュサイクルタイムという。
により減少するので、一定時間毎に電荷を供給して、メ
モリセルのデータを維持するために、ＤＲＡＭにはリフ
レッシュ回路が接続される。リフレッシュの間隔をリフ
レッシュサイクルタイムという。
【０００４】キャパシタに蓄えられる電荷蓄積容量ＣS
によってリフレッシュサイクルタイムが決まる。リフレ
ッシュを行なっている間はメモリセルをアクセスできな
いので、リフレッシュサイクルタイムが長いほど優れて
いることになる。
によってリフレッシュサイクルタイムが決まる。リフレ
ッシュを行なっている間はメモリセルをアクセスできな
いので、リフレッシュサイクルタイムが長いほど優れて
いることになる。
【０００５】スタック方式のキャパシタについて、図２
を参照して説明する。
を参照して説明する。
【０００６】Ｐ型半導体基板１上に層間膜５を隔てて下
層電極となるスタックポリシリコン６を形成したのち、
誘電率の大きい窒化膜や酸化膜からなる容量絶縁膜７で
覆う。その上に上層電極となる容量対極ポリシリコン８
を形成して、キャパシタを構成する。
層電極となるスタックポリシリコン６を形成したのち、
誘電率の大きい窒化膜や酸化膜からなる容量絶縁膜７で
覆う。その上に上層電極となる容量対極ポリシリコン８
を形成して、キャパシタを構成する。
【０００７】このキャパシタは平行平板型キャパシタに
準じた形状となっている。
準じた形状となっている。
【０００８】
【発明が解決しようとする課題】平行平板型キャパシタ
を有するスタック方式のメモリセルにおいて、電荷の蓄
積量を増加するには、容量面積を増やすか、さらに誘電
率の大きい容量絶縁膜を用いなければならない。もう１
つの方法は容量絶縁膜をさらに薄くする必要があり、高
度の製造技術を用いても、信頼性を確保するのが難しか
った。
を有するスタック方式のメモリセルにおいて、電荷の蓄
積量を増加するには、容量面積を増やすか、さらに誘電
率の大きい容量絶縁膜を用いなければならない。もう１
つの方法は容量絶縁膜をさらに薄くする必要があり、高
度の製造技術を用いても、信頼性を確保するのが難しか
った。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ
は、半導体基板の一主面上に形成された絶縁膜の上に下
層電極となる第１のポリシリコン、容量絶縁膜、上層電
極となる第２のポリシリコンが順次積層され、前記第１
のポリシリコンに溝が形成されているものである。
は、半導体基板の一主面上に形成された絶縁膜の上に下
層電極となる第１のポリシリコン、容量絶縁膜、上層電
極となる第２のポリシリコンが順次積層され、前記第１
のポリシリコンに溝が形成されているものである。
【００１０】
【実施例】本発明の第１の実施例について、図１（ａ）
の平面図およびそのＡ−Ｂ断面図である図１（ｂ）を参
照して説明する。
の平面図およびそのＡ−Ｂ断面図である図１（ｂ）を参
照して説明する。
【００１１】Ｐ型半導体基板１の上に、ＬＯＣＯＳ選択
酸化法によりフィールド酸化膜２を形成したのち、ゲー
トポリシリコン３、ＭＯＳＦＥＴのソース−ドレインと
なるＮ+ 型拡散層４を形成する。つぎに層間膜５および
スタックポリシリコン６を形成する。つぎにレジスト
（図示せず）をマスクとしてスタックポリシリコン６を
エッチングすることにより長方形の溝を形成したのち、
容量絶縁膜７および容量対極ポリシリコン８を形成して
キャパシタが完成する。
酸化法によりフィールド酸化膜２を形成したのち、ゲー
トポリシリコン３、ＭＯＳＦＥＴのソース−ドレインと
なるＮ+ 型拡散層４を形成する。つぎに層間膜５および
スタックポリシリコン６を形成する。つぎにレジスト
（図示せず）をマスクとしてスタックポリシリコン６を
エッチングすることにより長方形の溝を形成したのち、
容量絶縁膜７および容量対極ポリシリコン８を形成して
キャパシタが完成する。
【００１２】つぎに本発明の第２の実施例について、図
１（ｃ）の平面図およびそのＡ−Ｂ断面図である図１
（ｄ）を参照して説明する。
１（ｃ）の平面図およびそのＡ−Ｂ断面図である図１
（ｄ）を参照して説明する。
【００１３】本実施例においては、スタックポリシリコ
ン６に多数の円筒状の溝を形成しているので、第１の実
施例に比べて容量絶縁膜７の表面積が大きくなってい
る。
ン６に多数の円筒状の溝を形成しているので、第１の実
施例に比べて容量絶縁膜７の表面積が大きくなってい
る。
【００１４】
【発明の効果】メモリセルのキャパシタとなるスタック
ポリシリコンをレジストをマスクとしてエッチングする
ことにより溝を形成してから、その上に容量絶縁膜を形
成している。そのため、同じメモリセル面積および、同
じ容量絶縁膜厚で、容量絶縁膜の表面積を大きくして、
メモリセルのキャパシタの電荷蓄積量を大きくすること
ができる。従来の平面スタックポリシリコンに比べて２
〜３倍の容量を得ることができる。また従来と同じ容量
とすると、メモリセル面積を削減することができる。
ポリシリコンをレジストをマスクとしてエッチングする
ことにより溝を形成してから、その上に容量絶縁膜を形
成している。そのため、同じメモリセル面積および、同
じ容量絶縁膜厚で、容量絶縁膜の表面積を大きくして、
メモリセルのキャパシタの電荷蓄積量を大きくすること
ができる。従来の平面スタックポリシリコンに比べて２
〜３倍の容量を得ることができる。また従来と同じ容量
とすると、メモリセル面積を削減することができる。
【図１】（ａ）は本発明の第１の実施例を示す平面図で
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。（ｃ）は
本発明の第２の実施例を示す平面図である。（ｄ）は
（ａ）のＡ−Ｂ断面図である。
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。（ｃ）は
本発明の第２の実施例を示す平面図である。（ｄ）は
（ａ）のＡ−Ｂ断面図である。
【図２】（ａ）は従来のスタック方式のキャパシタを示
す平面図である。（ｂ）は（ａ）の断面図である。
す平面図である。（ｂ）は（ａ）の断面図である。
１ Ｐ型半導体基板 ２ フィールド酸化膜 ３ ゲートポリシリコン ４ Ｎ+ 型拡散層 ５ 層間膜 ６ スタックポリシリコン ７ 層間膜 ８ 容量対極ポリシリコン ９ 電極配線
Claims (1)
- 【請求項１】 半導体基板の一主面上に形成された絶縁
膜の上に下層電極となる第１のポリシリコン、容量絶縁
膜、上層電極となる第２のポリシリコンが順次積層さ
れ、前記第１のポリシリコンに溝が形成されている半導
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001124A JPH05243515A (ja) | 1992-01-08 | 1992-01-08 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001124A JPH05243515A (ja) | 1992-01-08 | 1992-01-08 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243515A true JPH05243515A (ja) | 1993-09-21 |
Family
ID=11492702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001124A Withdrawn JPH05243515A (ja) | 1992-01-08 | 1992-01-08 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243515A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283376A (ja) * | 1993-12-01 | 1995-10-27 | Hyundai Electron Ind Co Ltd | 半導体メモリー装置のキャパシター製造方法 |
| US6288423B1 (en) | 1997-04-18 | 2001-09-11 | Nippon Steel Corporation | Composite gate structure memory cell having increased capacitance |
-
1992
- 1992-01-08 JP JP4001124A patent/JPH05243515A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283376A (ja) * | 1993-12-01 | 1995-10-27 | Hyundai Electron Ind Co Ltd | 半導体メモリー装置のキャパシター製造方法 |
| US6288423B1 (en) | 1997-04-18 | 2001-09-11 | Nippon Steel Corporation | Composite gate structure memory cell having increased capacitance |
| US6844268B1 (en) | 1997-04-18 | 2005-01-18 | Nippon Steel Corporation | Method for fabricating a semiconductor storage device having an increased dielectric film area |
| JP2005303334A (ja) * | 1997-04-18 | 2005-10-27 | Nippon Steel Corp | 半導体装置の製造方法 |
| USRE42004E1 (en) | 1997-04-18 | 2010-12-21 | Fumitaka Sugaya | Method for fabricating a semiconductor storage device having an increased dielectric film area |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |