JPH0319280A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0319280A JPH0319280A JP1153440A JP15344089A JPH0319280A JP H0319280 A JPH0319280 A JP H0319280A JP 1153440 A JP1153440 A JP 1153440A JP 15344089 A JP15344089 A JP 15344089A JP H0319280 A JPH0319280 A JP H0319280A
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- electrode
- contact
- capacity
- memory cell
- cell
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 8
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- 239000003989 dielectric material Substances 0.000 claims 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
る半導体装置に関するものである。
従来の技術
近年、半導体装置の微細化及び高密度集積化によυ半導
・体記憶装置の大容量化が進められている。
・体記憶装置の大容量化が進められている。
そこで、現在スタックトキャパシタ型セルが提案されて
いる。
いる。
第２図は、従来のスタックトキャパシタ型セルを有する
ダイナミック半導体装置の断面図を表している。第２図
において、１はシリコン基板、２はフィールド酸化膜、
３ａ及び３ｂはゲート酸化膜、４＆及び４ｂは１層目多
結晶シリコン膜から成るワード線、１３はサイドウォー
ル、１２１Ｌ及び１２ｂはソースまたはドレインとなる
ｎ十型拡散領域、６は層間絶縁膜、６は２層目多結晶シ
リコン膜から或るスタックトキャパシタの電極、７は容
量絶縁膜、８は３層目多結晶シリコン膜からなるスタッ
クトキャパシタ電極、９は層間絶縁膜、１０はボロンリ
ンケイ酸ガラスから成る層間絶縁膜、１１はポリサイド
膜から成るビット線を示している。
ダイナミック半導体装置の断面図を表している。第２図
において、１はシリコン基板、２はフィールド酸化膜、
３ａ及び３ｂはゲート酸化膜、４＆及び４ｂは１層目多
結晶シリコン膜から成るワード線、１３はサイドウォー
ル、１２１Ｌ及び１２ｂはソースまたはドレインとなる
ｎ十型拡散領域、６は層間絶縁膜、６は２層目多結晶シ
リコン膜から或るスタックトキャパシタの電極、７は容
量絶縁膜、８は３層目多結晶シリコン膜からなるスタッ
クトキャパシタ電極、９は層間絶縁膜、１０はボロンリ
ンケイ酸ガラスから成る層間絶縁膜、１１はポリサイド
膜から成るビット線を示している。
発明が解決しようとする課題
前記したスタックトキャパシタ型メモリセルを有する半
導体装置は、隣接するワード線上のスペースを有効に利
用することによりメモリセルのキャパシタの大容量化を
実現しているので短チャンネル化に困るホットエレクト
ロン，ホットホールに依る誤動作は防止されるが、メモ
リキャパシタの平面で見た占有面積を拡大する事なく、
より一層の大容量化を図ることができれば高密度化及び
高集積化する場合、更に有利になることは言うまでもな
い。
導体装置は、隣接するワード線上のスペースを有効に利
用することによりメモリセルのキャパシタの大容量化を
実現しているので短チャンネル化に困るホットエレクト
ロン，ホットホールに依る誤動作は防止されるが、メモ
リキャパシタの平面で見た占有面積を拡大する事なく、
より一層の大容量化を図ることができれば高密度化及び
高集積化する場合、更に有利になることは言うまでもな
い。
本発明は上記従来の課題を解決するもので、よう一層の
大容量化を実現することの出来る半導体装置を提供する
ことを目的とする。
大容量化を実現することの出来る半導体装置を提供する
ことを目的とする。
課題を解決するための手段
本発明は前記目的を達成するために、複数のワード線と
、該複数のワード線と交差するよう配置された複数のビ
ット線と、該ワード線とビット線の交差部に設けられた
１トランジスタ、１キャパシタ型メモリセルを有し、該
メモリセルのキャパシタは該メモリセルのトランジスタ
のソース又はドレイン領域に接し、且つ、絶縁膜を介し
て該トランジスタのゲート部分上及び隣接ワード線部分
上に延在する第１の電極上の誘電体膜及び該誘電膜上の
第２の電極から構成され、前記メモリセルの第１の電極
の接するソースｉたはドレイン領域は、半導体基板上に
設けられた穴または溝の底面及び側面に形成する。
、該複数のワード線と交差するよう配置された複数のビ
ット線と、該ワード線とビット線の交差部に設けられた
１トランジスタ、１キャパシタ型メモリセルを有し、該
メモリセルのキャパシタは該メモリセルのトランジスタ
のソース又はドレイン領域に接し、且つ、絶縁膜を介し
て該トランジスタのゲート部分上及び隣接ワード線部分
上に延在する第１の電極上の誘電体膜及び該誘電膜上の
第２の電極から構成され、前記メモリセルの第１の電極
の接するソースｉたはドレイン領域は、半導体基板上に
設けられた穴または溝の底面及び側面に形成する。
作用
前記した手段によると、スタックトキャパシタの第１の
電極の接するソース筐たはドレイン領域を、半導体基板
上に設けられた穴または溝の底面及び側面に形成するこ
とによシ、スタックトキャパシタセルの平面で見た面積
を拡大することなく実際のスッタクトキャパシタセルの
面積を増加させ、同時に、スタックトキャパシタセルの
大容量化を図ることができる。又、ソース筐たはドレイ
ン領域を穴又は溝に形戒することにょｂ、スタックトキ
ャパシタの第１の電極との接触面積が増加し、ソースま
たはドレインとスタックトキャパシタの第１の電極との
コンタクト抵抗を軽減させることができる。
電極の接するソース筐たはドレイン領域を、半導体基板
上に設けられた穴または溝の底面及び側面に形成するこ
とによシ、スタックトキャパシタセルの平面で見た面積
を拡大することなく実際のスッタクトキャパシタセルの
面積を増加させ、同時に、スタックトキャパシタセルの
大容量化を図ることができる。又、ソース筐たはドレイ
ン領域を穴又は溝に形戒することにょｂ、スタックトキ
ャパシタの第１の電極との接触面積が増加し、ソースま
たはドレインとスタックトキャパシタの第１の電極との
コンタクト抵抗を軽減させることができる。
実施例
第１図は本発明の半導体装置に於ける一実施例を示す断
面図である。
面図である。
第１図において、１はシリコン基板、２はフィールド酸
化膜、３１Ｌ及び３ｂはゲート酸化膜、４＆及び４ｂは
１層目多結晶シリコン膜から成るワード線、６は層間絶
縁膜、６は２層目多結晶シリコン膜から成るスタックト
キャバシタの電極、７ぱ容量絶縁膜、８は３層目多結晶
シリコン膜からなるスタックトキャパシタ電極、９は層
間絶縁膜、１０はポロンリンケイ酸ガラスから成る層間
絶縁膜、１１はポリサイド膜から成るピット線、１２＆
はソースまたはドレインとなるｎ＋型拡散領域、１２０
は大または溝に形成されたソースまたはドレインとなる
ｎ＋型拡散領域、１３はサイドウォール、１４は絶＆ｉ
ｍを示している。このとき溝または穴の深さをｓｏｎｍ
〜４μｍとすることで、スタックセルの段差を太き〈す
るとともに、セル面積を増加させている。
化膜、３１Ｌ及び３ｂはゲート酸化膜、４＆及び４ｂは
１層目多結晶シリコン膜から成るワード線、６は層間絶
縁膜、６は２層目多結晶シリコン膜から成るスタックト
キャバシタの電極、７ぱ容量絶縁膜、８は３層目多結晶
シリコン膜からなるスタックトキャパシタ電極、９は層
間絶縁膜、１０はポロンリンケイ酸ガラスから成る層間
絶縁膜、１１はポリサイド膜から成るピット線、１２＆
はソースまたはドレインとなるｎ＋型拡散領域、１２０
は大または溝に形成されたソースまたはドレインとなる
ｎ＋型拡散領域、１３はサイドウォール、１４は絶＆ｉ
ｍを示している。このとき溝または穴の深さをｓｏｎｍ
〜４μｍとすることで、スタックセルの段差を太き〈す
るとともに、セル面積を増加させている。
以上の方法用いれば、スタックトキャバシタは平面的に
見た面積を拡大する事なく実質的に大面積化、つｔ，ｂ
大容量化を実現することができる。
見た面積を拡大する事なく実質的に大面積化、つｔ，ｂ
大容量化を実現することができる。
又、ソースまたはドレイン領域を穴又は溝に形成するこ
とによう、スタックトキャパシタの第１の電極との接触
面積が増加し、ンース１たはドレインとスタックトキャ
パシタの第１の電極とのコンタクト抵抗を軽減させるこ
とができる。
とによう、スタックトキャパシタの第１の電極との接触
面積が増加し、ンース１たはドレインとスタックトキャ
パシタの第１の電極とのコンタクト抵抗を軽減させるこ
とができる。
発明の効果
本発明による半導体装置を用いれば、スタックトキャパ
シタは平面的に見た面積を拡大する事なく実質的に大面
積化、つｌ）大容量化を実現することができる。
シタは平面的に見た面積を拡大する事なく実質的に大面
積化、つｌ）大容量化を実現することができる。
又、ソース壕たはドレイン領域を穴又は溝に形或するこ
とによシ、スタックトキャパシタの第１の電極との接触
面積が増加し、ソースまたはドレインとスタックトキャ
パシタの第１の電極とのコンタクト抵抗を軽減させるこ
とができる。このため、半導体装置の高速化を実現する
ことができる。
とによシ、スタックトキャパシタの第１の電極との接触
面積が増加し、ソースまたはドレインとスタックトキャ
パシタの第１の電極とのコンタクト抵抗を軽減させるこ
とができる。このため、半導体装置の高速化を実現する
ことができる。
第１図は本発明の実施例にかかる半導体装置晩を示す断
面図、第２図は従来の半導体装置を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３１ ，３ｂ・・・・・・ゲート酸化膜、４
ａ，４ｂ・・・・・・ワード線、６・・・・・・層間絶
縁膜、６・・・・・・スタックトキャパシタ電極、７・
・・・・・容量絶縁膜、８・・・・・・スタックトキャ
パシタ電極、９・・・・・・層間絶縁膜。
面図、第２図は従来の半導体装置を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３１ ，３ｂ・・・・・・ゲート酸化膜、４
ａ，４ｂ・・・・・・ワード線、６・・・・・・層間絶
縁膜、６・・・・・・スタックトキャパシタ電極、７・
・・・・・容量絶縁膜、８・・・・・・スタックトキャ
パシタ電極、９・・・・・・層間絶縁膜。
Claims (2)
- （１）複数のワード線と、該複数のワード線と交差する
ように配置された複数のビット線と、該ワード線とビッ
ト線の交差部に設けられた１トランジスタ、１キャパシ
タ型メモリセルを有し、該メモリセルのキャパシタは該
メモリセルのトランジスタのソース又はドレイン領域に
接し、且つ絶縁膜を介して該トランジスタのゲート部分
上及び隣接ワード線上に延在する第１の電極上の誘電体
膜及び該誘電体膜上の第２の電極から構成され、前記メ
モリセルの第１の電極の接するソース又はドレイン領域
は、半導体基板上に設けられた穴または溝の底面及び側
壁に形成されていることを特徴とする半導体装置。 - （２）穴または溝の深さが、５０ｎｍ〜４μｍの範囲に
あることを特徴とする特許請求の範囲第１項記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153440A JPH0319280A (ja) | 1989-06-15 | 1989-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153440A JPH0319280A (ja) | 1989-06-15 | 1989-06-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319280A true JPH0319280A (ja) | 1991-01-28 |
Family
ID=15562580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153440A Pending JPH0319280A (ja) | 1989-06-15 | 1989-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319280A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07150351A (ja) * | 1993-11-26 | 1995-06-13 | Nippon Steel Corp | イオンプレーティング装置 |
| US5444653A (en) * | 1993-04-26 | 1995-08-22 | Sanyo Electric Co., Ltd. | Semiconductor memory device with stack type memory cell |
-
1989
- 1989-06-15 JP JP1153440A patent/JPH0319280A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444653A (en) * | 1993-04-26 | 1995-08-22 | Sanyo Electric Co., Ltd. | Semiconductor memory device with stack type memory cell |
| JPH07150351A (ja) * | 1993-11-26 | 1995-06-13 | Nippon Steel Corp | イオンプレーティング装置 |
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