JPS62273764A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS62273764A JPS62273764A JP61116543A JP11654386A JPS62273764A JP S62273764 A JPS62273764 A JP S62273764A JP 61116543 A JP61116543 A JP 61116543A JP 11654386 A JP11654386 A JP 11654386A JP S62273764 A JPS62273764 A JP S62273764A
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- capacitor
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Links
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- 239000003990 capacitor Substances 0.000 claims abstract description 31
- 230000015654 memory Effects 0.000 claims abstract description 31
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は半導体メモリ装置、特に高密度半導体メモリ装
置に関するものである。
置に関するものである。
従来の技術
最近、半導体メモリ装置の高密度化が進み、特にダイナ
ミック・ランダムアクセス・メモリ（ＤＲＡＭ）の高集
積化、高密度化は目覚ましいものがある。このようなり
ＲＡＭの発展はそのチップサイズの半分以上の面積を占
めるメモリセルの高密度化技術の発展に負う所が大きい
。第２図Ａ〜第２図Ｂはそのようなメモリセルの一例で
ある。第２図Ａはメモリセルの平面図、第２図Ｂはメモ
リセルの断面図である。１はビットラインを形成するド
レイン、２は信号読み出し用ＭＯ８）ランジスタのゲー
ト酸化膜、３はワード線を構成する、例えばポリシリコ
ンで形成されたゲート電極、４は信号蓄積キャパシタの
ソース部、６は信号蓄積キャパシタの絶縁膜、６はセル
プレートラ形成するポリシリコンを用いたプレート電極
、７はセル間分離酸化膜、８は１あるいは４と反対の導
電型基板、９はビット線を構成する、例えばアルミで形
成された配線、１ｏはビット線９とワード線３、セルプ
レート６との層間絶縁膜、１１はビット線９をドレイン
１に接続するためのコンタクト窓、１２はメモリーセル
間の分離帯、１３はメモリセルキャパシタである。これ
はいわゆるトレンチを用いたメモリセルである。このメ
モリセルはワード電極３を論理電圧”Ｈ”にすることに
より、９のビット線の情報を１のドレインから４のソー
スを通して１３のメモリセルキャパシタ１３に蓄積した
り（書き込み状態）、あるいは、書き込まれた１３のセ
ルキャパシタ情報を９のビット線に読み出す（読み出し
状態）という動作を行う。
ミック・ランダムアクセス・メモリ（ＤＲＡＭ）の高集
積化、高密度化は目覚ましいものがある。このようなり
ＲＡＭの発展はそのチップサイズの半分以上の面積を占
めるメモリセルの高密度化技術の発展に負う所が大きい
。第２図Ａ〜第２図Ｂはそのようなメモリセルの一例で
ある。第２図Ａはメモリセルの平面図、第２図Ｂはメモ
リセルの断面図である。１はビットラインを形成するド
レイン、２は信号読み出し用ＭＯ８）ランジスタのゲー
ト酸化膜、３はワード線を構成する、例えばポリシリコ
ンで形成されたゲート電極、４は信号蓄積キャパシタの
ソース部、６は信号蓄積キャパシタの絶縁膜、６はセル
プレートラ形成するポリシリコンを用いたプレート電極
、７はセル間分離酸化膜、８は１あるいは４と反対の導
電型基板、９はビット線を構成する、例えばアルミで形
成された配線、１ｏはビット線９とワード線３、セルプ
レート６との層間絶縁膜、１１はビット線９をドレイン
１に接続するためのコンタクト窓、１２はメモリーセル
間の分離帯、１３はメモリセルキャパシタである。これ
はいわゆるトレンチを用いたメモリセルである。このメ
モリセルはワード電極３を論理電圧”Ｈ”にすることに
より、９のビット線の情報を１のドレインから４のソー
スを通して１３のメモリセルキャパシタ１３に蓄積した
り（書き込み状態）、あるいは、書き込まれた１３のセ
ルキャパシタ情報を９のビット線に読み出す（読み出し
状態）という動作を行う。
トレンチを基板８の深さ方向に形成するため、高密度化
に極めて有利であり、高集積、大容量のメモリセルの最
有力構造の一つと考えられている。
に極めて有利であり、高集積、大容量のメモリセルの最
有力構造の一つと考えられている。
隣接するメモリセル（第２図Ａでは上下のセル）のビッ
ト線間リークを防止するために、６のプレート電極以外
のメモリセル周囲は絶縁体１２で囲まれており、キャパ
シタはセルの一辺のみで形成されている。
ト線間リークを防止するために、６のプレート電極以外
のメモリセル周囲は絶縁体１２で囲まれており、キャパ
シタはセルの一辺のみで形成されている。
発明が解決しようとする問題点
このよう々従来のメモリセルはキャパシタを形成する場
所が、セルの一辺のみになるために、容量値を確保しよ
うとすると、トレンチの深さを深くせざるをえない。例
えば、ａ線によるソフトエラーの問題が重要な課題であ
るが、その対策上５０ｆＦ以上の容量値が必要とされて
いるので、キャパシタの酸化膜厚を１００人とすると、
必要なキャパシタ面積Ｓが得られる。
所が、セルの一辺のみになるために、容量値を確保しよ
うとすると、トレンチの深さを深くせざるをえない。例
えば、ａ線によるソフトエラーの問題が重要な課題であ
るが、その対策上５０ｆＦ以上の容量値が必要とされて
いるので、キャパシタの酸化膜厚を１００人とすると、
必要なキャパシタ面積Ｓが得られる。
Ｋｓｉｏ２−３．９．ε。−８，８６Ｘ１０ ”クー
ロンン／Ｖ、ｃ１ｎの数値を代入すると５＝１４．５μ
ｍとなシ、ここで、キャパシタの幅２μｍとすると、ト
レンチの深さは７．２５μｍとなる。
ロンン／Ｖ、ｃ１ｎの数値を代入すると５＝１４．５μ
ｍとなシ、ここで、キャパシタの幅２μｍとすると、ト
レンチの深さは７．２５μｍとなる。
このように、キャパシタ容量を確保しようとするとトレ
ンチの深さが深くなる。深いトレンチにキャパシタ絶縁
膜を形成し、プレート電極となるポリシリコンをトレン
チに空洞が生じないように埋め込むのは製造上困難であ
る。
ンチの深さが深くなる。深いトレンチにキャパシタ絶縁
膜を形成し、プレート電極となるポリシリコンをトレン
チに空洞が生じないように埋め込むのは製造上困難であ
る。
さらに、セルのピント間リークを防ぐ絶縁体１２をセル
間に形成するには、まずセルの周囲にトレンチを堀シ、
そのトレンチをプレート電極形成用ポリシリコンで埋め
、次にセル間絶縁箇所のポリシリコンをしかるべきフォ
トマスクを用いてエツチングを行い、しかる後シリコン
酸化物（Ｓ １０２ ）等でその箇所を埋め々ければい
けない。この様に、従来のセル構造は、セル周辺のトレ
ンチを一部キャパシタ用セルプレートに、残りをセル間
絶縁体に形成しなくてはならず、製造プロセスが複雑に
なり、製造コストの上昇と、製造歩留の低下を招くＯ またワード線３とゲート酸化膜２とで構成される読み出
しトランジスタはそのチャンネル幅が狭くなるとしきい
値電圧■Ｔがｎチャンネルの場合上昇するいわゆる狭チ
ャンネル効果が現われてくる。
間に形成するには、まずセルの周囲にトレンチを堀シ、
そのトレンチをプレート電極形成用ポリシリコンで埋め
、次にセル間絶縁箇所のポリシリコンをしかるべきフォ
トマスクを用いてエツチングを行い、しかる後シリコン
酸化物（Ｓ １０２ ）等でその箇所を埋め々ければい
けない。この様に、従来のセル構造は、セル周辺のトレ
ンチを一部キャパシタ用セルプレートに、残りをセル間
絶縁体に形成しなくてはならず、製造プロセスが複雑に
なり、製造コストの上昇と、製造歩留の低下を招くＯ またワード線３とゲート酸化膜２とで構成される読み出
しトランジスタはそのチャンネル幅が狭くなるとしきい
値電圧■Ｔがｎチャンネルの場合上昇するいわゆる狭チ
ャンネル効果が現われてくる。
ｖＴが上昇すると、キャパシタに電荷を充放電するには
ワード線の電圧をよシ高くしなければならないので、ワ
ード争ソース間あるいはワード・ドレイン間に高電界が
印加され、高電界により発生したキャリアがゲート酸化
膜等に捕獲されＶＴの経時変動を引き起し、ひいては書
き込み、読み出しが誤動作するという信頼性の低下をも
たらす。
ワード線の電圧をよシ高くしなければならないので、ワ
ード争ソース間あるいはワード・ドレイン間に高電界が
印加され、高電界により発生したキャリアがゲート酸化
膜等に捕獲されＶＴの経時変動を引き起し、ひいては書
き込み、読み出しが誤動作するという信頼性の低下をも
たらす。
これらの問題は、高集積大容量化を更に推し進める際に
は一層重犬な障害となることは明らかである。
は一層重犬な障害となることは明らかである。
問題点を解決するだめの手段
前記問題点を解決するために本発明は、半導体基板上に
形成された、前記半導体基板とは反対導電型のメモリセ
ルトランジスタのドレイン領域、前記ドレイン領域の全
周囲を取り囲む関係で前記半導体基板内に堀られたトレ
ンチの底面を除く内壁全体に形成された前記半導体基板
とは反対導電型の前記メモリセルトランジスタのソース
でかつメモリセル容量の第一電極をなす領域、前記ソー
ス及び前記ドレイン間の基板表面の全面に形成された前
記メモリセルトランジスタのゲート領域、前記ソース領
域と絶縁体で隔てられ前記トレンチ内に形成された前記
メモリセル容量の第二電極よりなる半導体メモリ装置を
提供する。
形成された、前記半導体基板とは反対導電型のメモリセ
ルトランジスタのドレイン領域、前記ドレイン領域の全
周囲を取り囲む関係で前記半導体基板内に堀られたトレ
ンチの底面を除く内壁全体に形成された前記半導体基板
とは反対導電型の前記メモリセルトランジスタのソース
でかつメモリセル容量の第一電極をなす領域、前記ソー
ス及び前記ドレイン間の基板表面の全面に形成された前
記メモリセルトランジスタのゲート領域、前記ソース領
域と絶縁体で隔てられ前記トレンチ内に形成された前記
メモリセル容量の第二電極よりなる半導体メモリ装置を
提供する。
作 用
この構成により、メモリセル周囲全部をキャパシタとし
て利用しているので、トレンチの深すが浅くても容量値
を確保でき、トレンチプレートがセル間の分離を兼ねて
いるので酸化膜による分離帯を設ける必要がなく、かつ
読出しトランジスタのチャンネルは側面が酸化膜に接し
ておらずチャンネル幅を十分広くとれるので狭チャネル
効果を防止することができる。
て利用しているので、トレンチの深すが浅くても容量値
を確保でき、トレンチプレートがセル間の分離を兼ねて
いるので酸化膜による分離帯を設ける必要がなく、かつ
読出しトランジスタのチャンネルは側面が酸化膜に接し
ておらずチャンネル幅を十分広くとれるので狭チャネル
効果を防止することができる。
実施例
以下、本発明の実施例について、図面を参照しながら説
明する。第１図Ａ及び第１図Ｂは本発明の一実施例を示
す図で、第１図Ａは要部平面図、第１図Ｂは第１図Ａの
ａ −ａ’における断面図である０ １はビット線を形成するドレイン部、２は信号読み出し
用ＭＯ３）ランジスタの絶縁膜、３はワード線を形成す
る導電性ゲート電極、４はメモリセル部のソース拡散部
、６はメモリセルの蓄積用キャパシタとなる絶縁膜、６
は例えばポリシリコンを用いたセルプレート電極、７は
メモリセル電型基板である。９はビットラインを構成す
る。例えばアルミで形成された配線であり、１０は９の
ビット線と３のワード線、６のセルプレートとの層間絶
縁膜である。１１は９のビット線を１のドレインに接続
するだめのコンタクト窓である。
明する。第１図Ａ及び第１図Ｂは本発明の一実施例を示
す図で、第１図Ａは要部平面図、第１図Ｂは第１図Ａの
ａ −ａ’における断面図である０ １はビット線を形成するドレイン部、２は信号読み出し
用ＭＯ３）ランジスタの絶縁膜、３はワード線を形成す
る導電性ゲート電極、４はメモリセル部のソース拡散部
、６はメモリセルの蓄積用キャパシタとなる絶縁膜、６
は例えばポリシリコンを用いたセルプレート電極、７は
メモリセル電型基板である。９はビットラインを構成す
る。例えばアルミで形成された配線であり、１０は９の
ビット線と３のワード線、６のセルプレートとの層間絶
縁膜である。１１は９のビット線を１のドレインに接続
するだめのコンタクト窓である。
本発明によれば、４のソースと５の絶縁膜、６のセルプ
レートで構成されるキャパシタをセル周囲全面に形成す
ることができるので、トレンチの深さを深くしなくても
キャパシタ容量を確保できる。例えばセルの一辺を２μ
ｍとすると周囲長は８μｍとなりｔｓｏｆＦの容量のキ
ャパシタを作るにはキャパシタ酸化膜厚１０ｏ人の場合
１４．５／８＝１．８μｍの深さのトレンチを堀ればよ
い０これは、従来の技術で加工可能な深さであシ、セル
プレート６を形成するためにポリシリコンを埋めること
も十分容易に行える。またセルプレートがセル周囲を囲
っておシこのセルプレートがセル間の分離の役目をして
いるために絶縁物によるセル間分離帯（例えば第２図Ａ
では１２）が不易要になる。従ってトレンチの一部をセ
ルプレートに、残シを絶縁体に分ける加工をしなくても
よいので製造工程が簡単になり製造歩留の向上が図られ
る。
レートで構成されるキャパシタをセル周囲全面に形成す
ることができるので、トレンチの深さを深くしなくても
キャパシタ容量を確保できる。例えばセルの一辺を２μ
ｍとすると周囲長は８μｍとなりｔｓｏｆＦの容量のキ
ャパシタを作るにはキャパシタ酸化膜厚１０ｏ人の場合
１４．５／８＝１．８μｍの深さのトレンチを堀ればよ
い０これは、従来の技術で加工可能な深さであシ、セル
プレート６を形成するためにポリシリコンを埋めること
も十分容易に行える。またセルプレートがセル周囲を囲
っておシこのセルプレートがセル間の分離の役目をして
いるために絶縁物によるセル間分離帯（例えば第２図Ａ
では１２）が不易要になる。従ってトレンチの一部をセ
ルプレートに、残シを絶縁体に分ける加工をしなくても
よいので製造工程が簡単になり製造歩留の向上が図られ
る。
さらにゲート酸化膜２とワード線３で形成される、読み
出しトランジスタのチャンネルはドレイン領域１とソー
ス領域４との間であり、第１図Ａの平面図から明らかな
ようにチャンネルはドレイン１からソース４まで全方位
的に形成されており、チャンネル幅は十分確保でき、ま
た、酸化膜ともチャンネル側面で接していないので、酸
化膜とシリコン界面に存在する界面電荷による狭チャネ
ル効果を効果的に防止でき、半導体メモリ装置の信頼性
の向上も十分図られる。
出しトランジスタのチャンネルはドレイン領域１とソー
ス領域４との間であり、第１図Ａの平面図から明らかな
ようにチャンネルはドレイン１からソース４まで全方位
的に形成されており、チャンネル幅は十分確保でき、ま
た、酸化膜ともチャンネル側面で接していないので、酸
化膜とシリコン界面に存在する界面電荷による狭チャネ
ル効果を効果的に防止でき、半導体メモリ装置の信頼性
の向上も十分図られる。
発明の効果
以上のように本発明の半導体メモリ装置によれば、従来
の加工技術を用いても製造歩留を向上させることができ
、ひいては低価格の半導体メモリ装置の提供が可能であ
り、またメモリ装置の信頼性も向上し、その実用的効果
は極めて大きい。
の加工技術を用いても製造歩留を向上させることができ
、ひいては低価格の半導体メモリ装置の提供が可能であ
り、またメモリ装置の信頼性も向上し、その実用的効果
は極めて大きい。
１０ ・
第１図Ａ、Ｂはそれぞれ本発明による半導体メモリ装置
の一実施例を示す要部平面図、要部断面図、第２図Ａ、
Ｂはそれぞれ従来の半導体メモリ装置の要部平面図、要
部断面図である。 １・・・・・・ビット線を形成するドレイン、２・・・
・・・ゲート絶縁膜、３・・・・・・ワード線を形成す
るゲート電極、４・・・・・・メモリセルのソース拡散
部、５・・・・・・メモリセルのキャパシタを構成する
絶縁膜、６・・・・・・プレート電極、７・・・・・・
絶縁厚膜、８・・・・・・基板、９・・・・・・ビット
線を形成する導電体、１０・・・・・・層間絶縁膜、１
１・・・・・・コンタクト窓、１２・・・・・・セル間
分離帯、１３・・・・・・セルキャパシタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名区
Ｉ ら 派 Ｓ さ （
の一実施例を示す要部平面図、要部断面図、第２図Ａ、
Ｂはそれぞれ従来の半導体メモリ装置の要部平面図、要
部断面図である。 １・・・・・・ビット線を形成するドレイン、２・・・
・・・ゲート絶縁膜、３・・・・・・ワード線を形成す
るゲート電極、４・・・・・・メモリセルのソース拡散
部、５・・・・・・メモリセルのキャパシタを構成する
絶縁膜、６・・・・・・プレート電極、７・・・・・・
絶縁厚膜、８・・・・・・基板、９・・・・・・ビット
線を形成する導電体、１０・・・・・・層間絶縁膜、１
１・・・・・・コンタクト窓、１２・・・・・・セル間
分離帯、１３・・・・・・セルキャパシタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名区
Ｉ ら 派 Ｓ さ （
Claims (1)
- 半導体基板上に形成された、前記半導体基板とは反対導
電型のメモリセルトランジスタのドレイン領域、前記ド
レイン領域の全周囲を取り囲む関係で前記半導体基板内
に堀られたトレンチの底面を除く内壁全体に形成された
前記半導体基板とは反対導電型の前記メモリセルトラン
ジスタのソースであるとともにメモリセル容量の第一電
極をなす領域、前記ソース及び前記ドレイン間の基板表
面の全面に形成された前記メモリセルトランジスタのゲ
ート領域、前記ソース領域と絶縁体で隔てられ前記トレ
ンチ内に形成された前記メモリセル容量の第二電極より
なる半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116543A JPS62273764A (ja) | 1986-05-21 | 1986-05-21 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116543A JPS62273764A (ja) | 1986-05-21 | 1986-05-21 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62273764A true JPS62273764A (ja) | 1987-11-27 |
Family
ID=14689718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61116543A Pending JPS62273764A (ja) | 1986-05-21 | 1986-05-21 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62273764A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124766A (en) * | 1989-06-30 | 1992-06-23 | Texas Instruments Incorporated | Filament channel transistor interconnected with a conductor |
| US5942778A (en) * | 1994-09-12 | 1999-08-24 | Nec Corporation | Switching transistor and capacitor for memory cell |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592362A (ja) * | 1982-06-28 | 1984-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60236260A (ja) * | 1984-05-09 | 1985-11-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1986
- 1986-05-21 JP JP61116543A patent/JPS62273764A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592362A (ja) * | 1982-06-28 | 1984-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
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