JPH02246153A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、トレンチ構造を用いた半導体メモリ装置に関
するものである。

従来の技術 最近、半導体メモリ装置の高密度化が進み、特に、ダイ
ナミック・ランダムアクセス・メモリ（ＤＲＡＭ）の高
集積化、高密度化は、目覚ましいものがある。このよう
なりＲＡＭの発展は、そのチップサイズの半分以上の面
積を占めるメモリセルの高密度化技術の発展に負う所が
大きい。

第２図はそのようなメモリセルの一例を示し、第２図（
＾）はメモリセルの平面図、第２図（Ｂ）は第２図（Ａ
）のメモリセルの８−８断面図である。

第２図において、１はビット線を構成する導電体で、半
導体基板２の表面に形成された基板２とは反対導電型の
ドレイン部３に接続されている。４はワード線を構成す
る信号読み出し用ＭＯＳトランジスタのゲート電極で、
基板２の表面との間にゲート絶縁１５が形成されている
。６はセルプレート電圧源に接続されたセルプレート電
極で、基板２の表面に掘られた互いに隣接するトレンチ
の側壁に形成された基板２とは反対導電型のメモリセル
のソース部を構成する電荷蓄積部７の内側にそれぞれ入
り込ませた電極部を有している。８はセルプレート電極
６とそれぞれの電荷蓄積部７の間に形成された絶縁膜で
、メモリセルキャパシタを構成する。９はセル間分離用
４Ｉ！ｉＲ膜、１０は各導電体間の！ｉｆｆ！ｆ１絶縁
膜である。これらで、いわゆるトレンチを用いたメモリ
セルが構成されている。

このメモリセルはワード線を構成するゲート電極４を論
理電圧“Ｈ”にすることにより、ビット線を構成する導
電体１の情報をドレイン部３からメモリセルソース部の
電荷蓄積部７へ蓄積したり（歯き込み状態）、あるいは
メモリセルソース部の電荷蓄積部７に蓄積された情報を
ビット線の導電体１に読み出す（読み出し状態）という
動作を行う。この構造は、トレンチを基板２の深さ方向
に形成するため、小さな面積でメモリセルキャパシタを
構成でき、高密度化に極めて有利であり、高集積、大容
量のメモリセルの最有力構造の１つと考えられている。

このようなメモリセルを実現するとき、メモリセルのレ
イアウト上、第２図のようにメモリセルのソース部であ
る電荷蓄積部７が隣接するので、メモリセル間の電荷リ
ークを防ぐ目的で、トレンチ間隔を広くしたり、基板２
のＩｒ！１を高くしたりすることが必要である。

発明が解決しようとする課題 しかしながら、このような従来のメモリセルでは、高密
度化のために隣接するメモリセルのトレンチ間隔を狭く
しようとすると、電荷蓄積部間での電荷リークが起こり
、情報が破壊されやすくなり、また、１つのメモリセル
に対して、１つのトレンチキャパシタが必要であり、そ
れだけのメモリセル面積が必要であるという問題があっ
た。

本発明はこのような従来の問題を解決するもので、電荷
蓄積部間のリークをなくし、しかもメモリセル面積を小
さくできる半導体メモリ装置を提供することを目的とす
るものである。

ａｍを解決するための手段 これらの問題を解決するために、本発明は、半導体基板
に掘られたトレンチの側壁に基板とは反対導電型の第１
のメモリセルキャパシタの電荷蓄積部をなす領域を形成
し、このトレンチの内壁に第１のメモリセルキャパシタ
となる絶縁膜を形成し、その内側にセルプレート電極と
なる導電体を形成する。このセルプレート電極は、第１
と俊述の第２のメモリセルキャパシタのセルプレートと
して共用されるものである。さらに、このセルプレート
電極の内壁に第２のメモリセルキャパシタとなるＩｆ！
ｉｍ膜を形成し、最後に第２のメモリセルキャパシタの
電荷蓄積部をなす導電体でトレンチを埋め、１つのトレ
ンチ内に２つのメモリセルキャパシタを構成する。この
第１のメモリセルキャパシタの電荷蓄積部および第２の
メモリセルキャパシタの電荷蓄積部はそれぞれのメモリ
の信号読み出し用ＭＯＳトランジスタのソース部に接続
されることにより、前記信号読み出し用ＭＯＳトランジ
スタによりそれぞれのメモリセルキャパシタの情報を読
み出し、震き込みを行う構成とする。

作用 このように、従来では、隣接するメモリセルのトレンチ
間隔を狭くするとそれらの電荷蓄積部間でバンチスルー
がおこりやすく情報が破壊されやすかったが、本発明の
メモリセルでは、１つのトレンチ内に隣接する２つのメ
モリセルのメモリセルキャパシタを構成し、それぞれの
電荷蓄積部は、完全に絶縁膜で分離されているため、従
来のような電荷蓄積部間での電荷のリークはなくなり、
安定したメモリセルとなる。また、１つのトレンチ内に
２つのメモリセルキャパシタを構成しているため、従来
に比ベトレンチの数が半分となり、メモリセルのレイア
ウト面積も小さくできる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図（Ａ）は本発明の一実施例を示す半導体メモリ装
置の要部平面図、第１図（Ｂ）は第１図（＾）のＡ−Ａ
断面図である。第１図において、１１はビット線を構成
する導電体で、半導体基板１２の表面に形成された基板
１２とは反対導電型のドレイン部１３に接続されている
。１４はワード線を構成する信号読み出し用ＭＯ８トラ
ンジスタのゲート電極で、基板１２の表面との間にゲー
ト絶縁膜１５が形成されている。１６はセルプレート電
圧源に接続されたセルプレート電極で、基板１２の表面
に掘られた１つのトレンチの側壁に形成された基板１２
とは反対導電型の第１のメモリセルのソース部を構成す
る電荷蓄積部１７の内側に沿って設けられている。１８
はセルプレート電極１６と第１のセルメモリのソース部
である電荷蓄積部１７との間に形成された絶Ｓａで、第
１のメモリセルキャパシタを構成する。２１は基板１２
の表面に形成された基板１２とは反対導電型の第２のメ
モリセルのソース部で、このソース部２１に接続された
第２のメモリセルの電荷蓄積部２２は、セルプレート電
極１６の内壁に形成された第２のメモリセルキャパシタ
を構成する絶縁＄２３の内側に入り込んで形成され、ト
レンチを埋めている。１９はセル間分離用絶縁膜、２０
は１１１間絶縁膜である。このようにして、１つのトレ
ンチ内に内側から第１のメモリセルキャパシタの電荷蓄
積部１７、第１のメモリセルキャパシタとなる絶＄９１
！１１８、メモリセルキャパシタのセルプレート電極１
６、第２のメモリセルキャパシタとなる絶縁ＷＡ２３、
第２のメモリセルキャパシタの電荷蓄積部２２が形成さ
れることにより、１つのトレンチ内に２のメモリセルキ
ャパシタが構成される。

上記構成による動作は従来のものと同様であり、ワード
線を構成するゲート電極１４を論理電圧“Ｈ”にするこ
とにより、ピット線を構成する導電体１１の情報をドレ
イン部１３から、第１のメモリセルの場合は第１のメモ
リセルのソース部の電荷蓄積部１７へ、また第２のメモ
リセルの場合は第２のメモリセルのソース部２２を通し
て電荷蓄積部２２へ蓄積して―き込んだり、あるいは逆
にメモリセルの情報をピット線を構成する導電体１１に
読み出したりする。

発明の効果 以上のように、本発明によれば、１つのトレンチ内に２
つのメモリセルを構成することにより、従来のような隣
接するメモリセルの電荷蓄積部間のリークがなくなり、
＠顕性が高くなる。また、メモリセルのレイアウト面積
、すなわちチップサイズを小さくでき、低価格化を容易
に実現でき、その実用的効果は極めて大きい。

【図面の簡単な説明】

第１図（Ａ）（８）は本発明による半導体メモリ装置の
一実施例の要部平面図および要部断面図、第２図（Ａ）
（Ｂ）は従来の半導体メモリ装置の要部平面図および要
部断面図である。 １１・・・ピット線を構成する導電体、１２・・・半導
体基板、１３・・・ピット線に接続されたドレイン部、
１４・・・ワード線を構成するゲート電極、１５・・・
ゲート絶縁膜、１６・・・セルプレート電極、１７・・
・第１のメモリセルのソース部で電荷蓄積部、１８・・
・第１のメモリセルキャパシタを構成する絶縁膜、１９
・・・セル間分離用絶縁膜、２０・・・層間絶縁膜、２
１・・・第２のメモリセルのソース部、２２・・・第２
のメモリセルの電荷蓄積部、２３・・・第２のメモリセ
ルキャパシタを構成する絶縁膜。 代理人　　　森　　本　　義　　弘 第２図

Claims (1)

【特許請求の範囲】
1. １、半導体基板に掘られたトレンチの側壁に形成された
   前記基板とは反対導電型の第１のメモリセルキャパシタ
   の電荷蓄積部と、前記第１のメモリセルキャパシタの電
   荷蓄積部の内壁に形成された第１のメモリセルキャパシ
   タの絶縁膜と、この絶縁膜の内側に沿つて形成されたメ
   モリセルプレート電極と、このメモリセルプレート電極
   の内壁に形成された第２のメモリセルキャパシタの絶縁
   膜と、この絶縁膜の内側に形成された第２のメモリセル
   キャパシタの電荷蓄積部を備え、前記メモリセルプレー
   ト電極は前記第１および第２のメモリセルキャパシタに
   共通の電極であることを特徴とする半導体メモリ装置。