JPS62243358A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS62243358A JPS62243358A JP61086491A JP8649186A JPS62243358A JP S62243358 A JPS62243358 A JP S62243358A JP 61086491 A JP61086491 A JP 61086491A JP 8649186 A JP8649186 A JP 8649186A JP S62243358 A JPS62243358 A JP S62243358A
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- 230000015654 memory Effects 0.000 claims abstract description 35
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- 238000004519 manufacturing process Methods 0.000 abstract description 10
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリ装置特に高密度半導体メモリ装置
に関するものである。
に関するものである。
２゜
従来の技術
最近、半導体メモリ装置の高密度化が進み、特にダイナ
ミック・ランダムアクセス・メモリ（ＤＲＡＭ）の高集
積化、高密度化は目覚ましいものがある。どのようなり
ＲＡＭの発展は、そのチップサイズの半分以上の面積を
占めるメモリセルの高密度化技術の発展に負う所が大き
い。第２図はそのようなメモリセルの一例である。
ミック・ランダムアクセス・メモリ（ＤＲＡＭ）の高集
積化、高密度化は目覚ましいものがある。どのようなり
ＲＡＭの発展は、そのチップサイズの半分以上の面積を
占めるメモリセルの高密度化技術の発展に負う所が大き
い。第２図はそのようなメモリセルの一例である。
第２図Ａはメモリセルの平面図、第２図Ｂはメモリセル
の断面図である。１はビットラインを形成するドレイン
、２は信号読み出し用ＭＯ８）ランジスタのゲート酸化
膜、３はワード線を構成する例えばポリシリコンで形成
されたゲート電極、４は信号蓄積キャパシタに接続され
ているソース部、５は信号蓄積キャパシタの絶縁膜、６
はセルプレートを形成するポリシリコンを用いたプレー
ト電極、７はセル間分離酸化膜、８は１あるいは４と反
対の導電型基板、９はビット線を構成する例えばアルミ
で形成された配線、１０は９のビット線と３のワード線
・６のセルプレートとの層間絶縁膜、１１は９のビット
線を１のドレインに接続するだめのコンタクト窓、１２
はメモリセル間の分離帯、１３はメモリセルキャパシタ
である。
の断面図である。１はビットラインを形成するドレイン
、２は信号読み出し用ＭＯ８）ランジスタのゲート酸化
膜、３はワード線を構成する例えばポリシリコンで形成
されたゲート電極、４は信号蓄積キャパシタに接続され
ているソース部、５は信号蓄積キャパシタの絶縁膜、６
はセルプレートを形成するポリシリコンを用いたプレー
ト電極、７はセル間分離酸化膜、８は１あるいは４と反
対の導電型基板、９はビット線を構成する例えばアルミ
で形成された配線、１０は９のビット線と３のワード線
・６のセルプレートとの層間絶縁膜、１１は９のビット
線を１のドレインに接続するだめのコンタクト窓、１２
はメモリセル間の分離帯、１３はメモリセルキャパシタ
である。
これはいわゆるトレンチを用いたメモリセルである。こ
のメモリセルはワード電極３を論理電圧″ＨＩＩにする
ことにより、９のビット線の情報を１のドレインから４
のソースを通して１３のメモリキャパシタ１３に蓄積し
たり（書き込み状態）、あるいは、書き込まれた１３の
セルキャパシタ情報を９のビット線に読み出す（読み出
し状態）という動作を行う。トレンチを基板８の深さ方
向に形成するため、高密度化に極めて有利であり、高集
積、大容量のメモリセルの最有力構造の一つと考えられ
ている。
のメモリセルはワード電極３を論理電圧″ＨＩＩにする
ことにより、９のビット線の情報を１のドレインから４
のソースを通して１３のメモリキャパシタ１３に蓄積し
たり（書き込み状態）、あるいは、書き込まれた１３の
セルキャパシタ情報を９のビット線に読み出す（読み出
し状態）という動作を行う。トレンチを基板８の深さ方
向に形成するため、高密度化に極めて有利であり、高集
積、大容量のメモリセルの最有力構造の一つと考えられ
ている。
隣接するメモリセル（第２図Ａでは上下のセル）のビッ
ト線間リークを防止するために、６のプレート電極以外
のメモリセル周囲は絶縁体１２で囲まれており、キャパ
シタは一辺のみで形成されている。
ト線間リークを防止するために、６のプレート電極以外
のメモリセル周囲は絶縁体１２で囲まれており、キャパ
シタは一辺のみで形成されている。
発明が解決しようとする問題点
このような従来のメモリセルはキャパシタを形成スる場
所が、セルの一辺のみになるために、容量値を確保しよ
うとすると、トレンチの深さを深くせざるをえない。例
えば、ａ線によるソフトエラーの問題が重要な課題であ
るが、その対策上６゜ｆＦ以上の容量値が必要とされて
いるので、キャパシタの酸化膜厚を１００人とすると、
必要なキャパシタ面積Ｓが次式で得られる。
所が、セルの一辺のみになるために、容量値を確保しよ
うとすると、トレンチの深さを深くせざるをえない。例
えば、ａ線によるソフトエラーの問題が重要な課題であ
るが、その対策上６゜ｆＦ以上の容量値が必要とされて
いるので、キャパシタの酸化膜厚を１００人とすると、
必要なキャパシタ面積Ｓが次式で得られる。
ＫＳｉＯ’。
Ｃ＝ ２ ８
ε。＝ ８．８６Ｘ１０−１４クーロン／Ｖ、ｃｔｎ
を代入すると、５＝１４．５μ−となり、ここで、キ
ャパシタの幅２μｍとするとトレンチの深さは、７．２
５μｍとなる。
を代入すると、５＝１４．５μ−となり、ここで、キ
ャパシタの幅２μｍとするとトレンチの深さは、７．２
５μｍとなる。
このように、キャパシタ容量を確保しようとすると、ト
レンチが深くなる。深いトレンチにキャ５１・−シ バシタ絶縁膜を形成し、プレート電極となるポリシリコ
ンをトレンチに空洞が生じないように埋め込むのは製造
上困難である。さらに、セルのビット間リークを防ぐ絶
縁体１２をセル間に形成するには、まずセルの周囲にト
レンチを堀り、そのトレンチをプレート電極形成用ポリ
シリコンで埋め、次にセル間絶縁箇所のポリシリコンを
しかるべきフォトマスクを用いてエツチングを行ない、
しかる後シリコン酸化物（Ｓ １０２ ）等でその箇所
を埋めなければいけない。この様に、従来のセル構造は
、セル周辺のトレンチを一部キャパシタ用セルプレート
に、残りをセル間絶縁体に形成しなくてはならず、製造
プロセスが複雑になり、製造コストの上昇と、製造歩留
の低下を招く。
レンチが深くなる。深いトレンチにキャ５１・−シ バシタ絶縁膜を形成し、プレート電極となるポリシリコ
ンをトレンチに空洞が生じないように埋め込むのは製造
上困難である。さらに、セルのビット間リークを防ぐ絶
縁体１２をセル間に形成するには、まずセルの周囲にト
レンチを堀り、そのトレンチをプレート電極形成用ポリ
シリコンで埋め、次にセル間絶縁箇所のポリシリコンを
しかるべきフォトマスクを用いてエツチングを行ない、
しかる後シリコン酸化物（Ｓ １０２ ）等でその箇所
を埋めなければいけない。この様に、従来のセル構造は
、セル周辺のトレンチを一部キャパシタ用セルプレート
に、残りをセル間絶縁体に形成しなくてはならず、製造
プロセスが複雑になり、製造コストの上昇と、製造歩留
の低下を招く。
これらの問題は、高集積大容量化を更に推し進める際に
は一層重大な障害となることは明らかである。
は一層重大な障害となることは明らかである。
問題点を解決するだめの手段
この問題点を解決するために、本発明は半導体基板」二
に形成された前記半導体基板とは反対導電６ページ 型のメモリセルトランジスタのドレイン領域、前記ドレ
イン領域の全周囲を取り囲む関係で前記半導体基板内に
堀られたトレンチの底面を除く内壁全体に形成された前
記半導体基板とは反対導電型の前記メモリセルトランジ
スタのソースでかつメモリセル容量の第一電極をなす領
域、前記ソース及び前記ドレイン間の基板表面の一部分
に形成された前記メモリセルトランジスタのゲート領域
、前記ソース領域と絶縁体で隔てられた前記トレンチ内
に形成された前記メモリセル容量の第二電極よりなる半
導体メモリ装置を提供する。
に形成された前記半導体基板とは反対導電６ページ 型のメモリセルトランジスタのドレイン領域、前記ドレ
イン領域の全周囲を取り囲む関係で前記半導体基板内に
堀られたトレンチの底面を除く内壁全体に形成された前
記半導体基板とは反対導電型の前記メモリセルトランジ
スタのソースでかつメモリセル容量の第一電極をなす領
域、前記ソース及び前記ドレイン間の基板表面の一部分
に形成された前記メモリセルトランジスタのゲート領域
、前記ソース領域と絶縁体で隔てられた前記トレンチ内
に形成された前記メモリセル容量の第二電極よりなる半
導体メモリ装置を提供する。
作 用
この構成により、メモリセル周囲をトレンチ内に形成さ
れたセルプレートが取り囲み、セル間の分離を兼ねてい
るので酸化膜による分離帯を設ける必要がなく、メモリ
セル周囲全部をキャパシタとして利用しているので、ト
レンチの深さが浅くても容量値を確保することができる
。
れたセルプレートが取り囲み、セル間の分離を兼ねてい
るので酸化膜による分離帯を設ける必要がなく、メモリ
セル周囲全部をキャパシタとして利用しているので、ト
レンチの深さが浅くても容量値を確保することができる
。
実施例
以下、本発明の実施例について、図面を参照し了Ｉ・−
ノ なから説明する。第１図は、本発明の一実施例を示す図
で、第１図Ａは要部平面図、第１図Ｂは第１図へのａ
−ａ’における断面図である。
ノ なから説明する。第１図は、本発明の一実施例を示す図
で、第１図Ａは要部平面図、第１図Ｂは第１図へのａ
−ａ’における断面図である。
１はビット線を形成するドレイン部、２は信号読み出し
用ＭＯ８）ランジスタの絶縁膜、３はワード線を形成す
る導電性ゲート電極、４はメモリセル部のソース拡散部
、５はメモリセルの蓄積用キャパシタとなる絶縁膜、６
は例えばポリシリコンを用いたセルプレート電極、７は
メモリセル間分離酸化膜、８は１あるいは４と反対導電
型基板である。９はビットラインを構成する例えばアル
ミで形成された配線であり、１０は９のビット線と３の
ワード線、６のセルプレートとの層間絶縁膜である。１
１は９のビット線を１のドレインに接続するためのコン
タクト窓である。
用ＭＯ８）ランジスタの絶縁膜、３はワード線を形成す
る導電性ゲート電極、４はメモリセル部のソース拡散部
、５はメモリセルの蓄積用キャパシタとなる絶縁膜、６
は例えばポリシリコンを用いたセルプレート電極、７は
メモリセル間分離酸化膜、８は１あるいは４と反対導電
型基板である。９はビットラインを構成する例えばアル
ミで形成された配線であり、１０は９のビット線と３の
ワード線、６のセルプレートとの層間絶縁膜である。１
１は９のビット線を１のドレインに接続するためのコン
タクト窓である。
本発明によれば、４のソースと６の絶縁膜、６のセルプ
レートが１のドレインを囲むように形成され、セル周囲
全面がキャパシタとなる。このようにキャパシタをセル
周囲全面に形成することができるので、トレンチを深く
しなくてもキャパシタ容量を確保できる。例えばセルの
一辺を２μｍとすると周囲長は８μｍとなり、５ｏｆＦ
の容量のキャパシタを作るにはキャパシタ酸化膜厚１ｏ
〇への場合１４．５／８＝１ 、ｓμｍの深さのトレン
チを堀ればよい。これは、従来の技術で加工可能な深さ
であり、セルプレート６を形成するためにポリシリコン
を埋めることも十分容易に行なえる。
レートが１のドレインを囲むように形成され、セル周囲
全面がキャパシタとなる。このようにキャパシタをセル
周囲全面に形成することができるので、トレンチを深く
しなくてもキャパシタ容量を確保できる。例えばセルの
一辺を２μｍとすると周囲長は８μｍとなり、５ｏｆＦ
の容量のキャパシタを作るにはキャパシタ酸化膜厚１ｏ
〇への場合１４．５／８＝１ 、ｓμｍの深さのトレン
チを堀ればよい。これは、従来の技術で加工可能な深さ
であり、セルプレート６を形成するためにポリシリコン
を埋めることも十分容易に行なえる。
またセルプレートがセル周囲を囲っており、このセルプ
レートがセル間の分離の役目をしているために絶縁物に
よるセル間分離帯（例えば第２図Ａでは１２）が不必要
になる。従ってトレンチの一部をセルプレートに、残り
を絶縁体に分ける加工をしなくてもよいので製造工程が
簡単になり製造歩留の向上が図られる０ 発明の効果 以上のように本発明の半導体メモリ装置によれば、従来
の加工技術を用いてプロセスが簡単であり、製造歩留を
向上させることができ、ひいては低価格の半導体メモリ
装置の提供が可能であり、その実用的効果は極めて大き
い。
レートがセル間の分離の役目をしているために絶縁物に
よるセル間分離帯（例えば第２図Ａでは１２）が不必要
になる。従ってトレンチの一部をセルプレートに、残り
を絶縁体に分ける加工をしなくてもよいので製造工程が
簡単になり製造歩留の向上が図られる０ 発明の効果 以上のように本発明の半導体メモリ装置によれば、従来
の加工技術を用いてプロセスが簡単であり、製造歩留を
向上させることができ、ひいては低価格の半導体メモリ
装置の提供が可能であり、その実用的効果は極めて大き
い。
９ベージ
第１図Ａは本発明による半導体メモリ装置の一実施例を
示す要部平面図、同図Ｂは同要部断面図、第２図Ａは従
来の半導体メモリ装置を示す要部平面図、同図Ｂは同要
部断面図である０ １・・・・・・ビット線を構成するドレイン、２・・・
・・・ゲート絶縁膜、３・・・・・・ワード線を構成す
るゲート電極、４・・・・・・メモリセルのソース拡散
部、５・・・・・・メモリセルのキャパシタを構成する
絶縁膜、６・・・・・・プレート電極、７・・・・・・
セル間分離酸化膜、８・・・・・・基板、９・・・・・
・ビット線を構成する導電体、１０・・・・・・層間絶
縁膜、１１・・・・・・コンタクト窓、１２・・・・・
・セル聞分！［Ｊ、１３・・・・・・セルキャパシタ。
示す要部平面図、同図Ｂは同要部断面図、第２図Ａは従
来の半導体メモリ装置を示す要部平面図、同図Ｂは同要
部断面図である０ １・・・・・・ビット線を構成するドレイン、２・・・
・・・ゲート絶縁膜、３・・・・・・ワード線を構成す
るゲート電極、４・・・・・・メモリセルのソース拡散
部、５・・・・・・メモリセルのキャパシタを構成する
絶縁膜、６・・・・・・プレート電極、７・・・・・・
セル間分離酸化膜、８・・・・・・基板、９・・・・・
・ビット線を構成する導電体、１０・・・・・・層間絶
縁膜、１１・・・・・・コンタクト窓、１２・・・・・
・セル聞分！［Ｊ、１３・・・・・・セルキャパシタ。
Claims (1)
- 半導体基板上に形成された、前記半導体基板とは反対導
電型のメモリセルトランジスタのドレイン領域、前記ド
レイン領域の全周囲を取り囲む関係で前記半導体基板内
に堀られたトレンチの底面を除く内壁全体に形成された
前記半導体基板とは反対導電型の前記メモリセルトラン
ジスタのソースおよびメモリセル容量の第一電極をなす
領域、前記ソースおよび前記ドレイン間の基板表面の一
部分に形成された前記メモリセルトランジスタのゲート
領域、前記ソース領域と絶縁体で隔てられ前記トレンチ
内に形成された前記メモリセル容量の第二電極よりなる
半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086491A JPH0828468B2 (ja) | 1986-04-15 | 1986-04-15 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61086491A JPH0828468B2 (ja) | 1986-04-15 | 1986-04-15 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62243358A true JPS62243358A (ja) | 1987-10-23 |
| JPH0828468B2 JPH0828468B2 (ja) | 1996-03-21 |
Family
ID=13888453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61086491A Expired - Lifetime JPH0828468B2 (ja) | 1986-04-15 | 1986-04-15 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828468B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183774A (en) * | 1987-11-17 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor memory device |
| JPH0883892A (ja) * | 1994-09-12 | 1996-03-26 | Nec Corp | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592362A (ja) * | 1982-06-28 | 1984-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60236260A (ja) * | 1984-05-09 | 1985-11-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1986
- 1986-04-15 JP JP61086491A patent/JPH0828468B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592362A (ja) * | 1982-06-28 | 1984-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60236260A (ja) * | 1984-05-09 | 1985-11-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183774A (en) * | 1987-11-17 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor memory device |
| JPH0883892A (ja) * | 1994-09-12 | 1996-03-26 | Nec Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828468B2 (ja) | 1996-03-21 |
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