JPS6393147A - 半導体メモリ - Google Patents

半導体メモリ

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JPS6393147A
JPS6393147A JP61239722A JP23972286A JPS6393147A JP S6393147 A JPS6393147 A JP S6393147A JP 61239722 A JP61239722 A JP 61239722A JP 23972286 A JP23972286 A JP 23972286A JP S6393147 A JPS6393147 A JP S6393147A
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groove
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晋 黒澤
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    • G11—INFORMATION STORAGE
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高集積化に適した半導体メモリに関する。
〔従来の技術〕
半導体基板に環状に形成した溝の側壁に絶縁膜を介して
配置した電荷蓄積領域としての容ｔｔ極と、同じ溝内に
容量電極に対して絶縁膜を介して配置したセルプレート
と、溝に囲まれた半導体基板表面に配置した八４０８Ｆ
ＥＴで構成される１トランジスターｌキヤパシタ型メモ
リセルが１９８４年に開催された国際電子素子会議（Ｉ
ＥＤＭ）のアブストラクトＰ、２４０〜２４３に中島蕃
等によって［ＩＶＥＣセル（Ｉｓｏｌａｔｉｏｎ−ｍｅ
ｒｇｅｄ　　ＶｅｒｔｅｃａｌＣａｐａｃｉｔｏｒ　Ｃ
ｅ１ｌ）Ｊ　として提案されている。
半導体基板と環状に形成した溝側壁の絶縁膜と容量電極
とで第１の容量素子を構成する外に容貴゛１極とセルプ
レートとその間の絶縁膜で第２の容量素子を構成してい
る。
第３図（ａ）はかかるＩＶＥＣセルのビット線方向の断
面図、同図（ｂ）はワード線方向の断面図である。
ＩＶＥＣセルの電荷蓄積領域はＰ型半導体基板１１１の
表面に各セル領域を囲むよりに形成した溝内側壁に絶縁
膜１１９を介して配置した導体層１１３で構成されてい
る。従って、電荷蓄積領域は各セル領域の外周に沿って
一周している。溝内では隣接するセルの電荷蓄積領域が
形成場れておル、これらの間には絶縁膜１１９を介して
配置した導体層１１４で構成されたセルプレートが形成
されておシ、このセルプレートには一定電圧が供給され
ている。第１通電電極（ソース又はドレイン領域）を構
成するＮ型領域１２０と第２通電電極（ドレイン又はソ
ース領域）を構成するＮ型領域１２１とワード線を構成
する導体層１２３（ゲート電極を兼ねている）でスイッ
チング用のＭＯＳＦＥＴが構成されている。第１通電電
極としてのＮ型領域１２０は溝内側壁の絶縁膜１１９の
一部を除去して電荷蓄積領域の導体層１１３に接続され
、第２通電電極としてのＮ型領域１２１はビット線を構
成する導体層１２４に接続てれている。導体層１１５゜
１１６．１１７，１１８は隣シのセルの電荷蓄積領域を
構成し、１２５は半導体基板１１１とワード線としての
導体層１２３この間および導体層１２３と１２４この間
を絶縁する絶縁膜である。
ＩＶＥＣセルの主な特徴は、一定電圧の与えられるセル
プレートとしての導体層１１４が同じ溝内に存在するこ
とによりセル間干渉が生じず、溝が各セル領域を囲んで
形成されていることによシ浅い溝深さで大きなセル容量
が得られ、ンフトエラー率が低く、広い素子分離領域が
不要であることにある。
〔発明が解決しよりとする問題点〕
ところが、工ＶＥＣセルは外周に沿って溝を形成してい
るために、各セル当たり１つのビット線この接α領域を
Ｎ型領域１２１に形成しなければならず、セル面積の微
小化に対して大きな障害になっている。また電荷蓄積領
域を構成する導体層１１３が高電位の場合に、溝側面の
半導体界面が反転状態になシやすく、この場合スイッチ
ング用ＭＯ８ＦＥＴにリーク電流が流れて情報保持特性
が悪化してしまう。この状態は溝側面の半導体界面刊近
の不純物濃度を高くすることによって改善されるが、一
方でＭＯＳＦＥＴの通電電極の接合耐圧が低下してしま
う。結局スイッチング用ＭＯ８ＦＥＴのリーク特性と通
電電極の接合耐圧特性を両立させることは困難であシ、
実用化に対して大きな障害になっている。
〔問題点を解決するための手段〕
本発明のメモリセルは、半導体基板上に各セル領域の外
周に沿って形成した溝の側壁に絶縁膜を介して配置した
容量電極と、溝内で容量電極に対して絶縁膜を介して配
置したセルプレートと、各セル領域にソース、ドレイン
、ゲートを形成したＦＥＴとを有し、セル領域外周の一
つの辺において溝内の容量電極とＦ’ＥＴのソース又は
ドレインとが電気的に接続され、セル領域外周の他の辺
の溝内で容Ｒ’４極およびセルプレートとは電気的に離
間しＦＥＴのドレイン又はソースとは接続した導体層を
有し、この導体層にビット線が接続されている構造を有
している。
本発明によればセル領域外周の一辺に導体層を有し、こ
の導体層にビット線コンタクトがとられているので、隣
接セル２つに対し、１つのコンタクトで良く、集積密度
を高めることができる。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例のビット線方向の断面
図、同図（ｂｌはワード線方向の断面図であシ、オーブ
ンビット線構成に対応した実施例を示している。高不純
物濃度Ｐ型半導体基板１１上にＰ型土ビタキシャル領域
１２が形成されている。各セル領域を囲む溝がＰ型エピ
タキシャル領域１２からＰ型中導体基板１１にかけて形
成されておシ。
導体層１３はこの溝内側壁に絶縁膜１９を介して各セル
領域を囲むように配置されておシ、電荷蓄積領域を構成
している。各セル領域の外周の３辺、すなわちセル領域
内のＦＥＴと接続する部分を除いて、導体層１３はその
上面が高不純物濃度Ｐ型半導体基板１１とＰ型エビタギ
シャル領域１２この界面よ）下に位置している。導体層
１４は溝内で電荷蓄積領域の導体層１３に対して絶縁膜
１９を介して配置てれてお）、セルプレートを構成し、
一定電位が供給されている。また高不純物濃度Ｐ型基板
１１もセルプレート、すなわち容量素子の電極の役割を
持っている。導体層１５，１６゜１７．１８は隣シのセ
ルの電荷蓄積領域を構成する。Ｎ型領域２０はＦＥＴの
第１通電電極（ソース又はドレイン領域）を構成し、セ
ル領域の一辺の一部において電荷蓄積領域の導体層１３
と電気的に接恍している。Ｎ型領域２１はＦＥＴの第２
通電電極（ドレイン又はソース領域）を構成する。
導体層２２はセル領域の外周の一辺、たとえばＮ型領域
２０と導体層１３とが接続される辺に対向した辺の一部
において、溝の上部に埋め込まれておシ、溝の側面にお
いてＮ型領域２１と電気的に接続している。導体層２３
はＦＥＴのゲート電極を構成し、ワード線配線も兼ねる
。導体層２４はビット線を構成し、導体層２２およびＦ
ＥＴの第２通電電極としてのＮ型領域２１に接続される
。
２５は絶縁膜である。溝は通常格子状に形成されている
ので導体層１４へのコンタクトはセル領域以外の任意の
個所でできる。
かかる半導体メモリセルの動作方法はＩＶＥＣセルと同
様であシ、通常の１トランジスター１キヤパシタ型メモ
リセルと同様である。
外周の一辺の一部において溝の上部に埋め込まれた導体
層２２がＮ型領域２１とともにＦＥＴの第２通電電極（
ドレイン又はソース領域）の一部として構成されるため
、この導体層２２に隣ルのセルと共通のビット線コンタ
クトを形成することができる。高不純物濃［Ｐ型半導体
基板１１が接している溝側面では、リーク電流の問題は
生じない。またＰ型エピタキシャル領域１２が接してい
る溝側面では、セルプレートに供給する一定電位を低電
圧、例えば接地電圧に設定すればリーク電流の問題は生
じない。さらにＦＥＴの通電電極が形成されるＰ型エビ
領域１２は不純物濃度が高くないので接合耐圧が低下す
ることはない。
第２図（ａ）は本発明の他の実施例のビット線方向の断
面図、同図（ｂｌはワード線方向の断面図である。
第１図に示した一実施例と比較して、を荷蓄績領域を構
成する導体層１３の上面を高不純物濃度Ｐ型半導体基板
１１とＰ型エピタキシャル領斌１２の界面よシも下に位
置させている領域外周の３辺において、セルプレートを
構成する導体層１４の上面も上記界面よシも下に位置ぢ
せ、溝の上部は絶罎膜で埋め込まれている。Ｐ型エピタ
キシャル領域１２が接している溝側面では溝内に絶縁膜
しか存在しないために、リーク電流の問題は生じない。
他の利点に関しては第１図に示した一実施例に対して説
明したことが同様にあてはまる。
上に示した実施例において、高不純物！１度Ｐ型半導体
基板１１の不純物濃度はｌＸｌ０”　８ｃｍ−３以上が
、Ｐ型エピタキシャル領域１２の厚さは１〜３μｍ８度
が望ましい。また溝内側壁の絶縁膜１９と、電荷蓄積領
域としての導体層１３とセルプートとしての導体層１４
この間の絶縁膜１９の厚さは５ｎｍ〜３０ｎｍが望まし
く、複数の種類の絶縁膜を重ね合わせた膜であってもよ
い。
以上説明の便宜上半導体基板にＰ型を、ＦＥＴにＮ型チ
ャネルＭＯ８ＦＥＴを使用した実施例について説明した
が、本発明は他の導電型の半導体基板や他のチャンネル
型のＦＥＴを用いた場合にも適用できる。またオープン
ビット線構成に対応した実施例について説明したが、本
発明は折シ返しビット線構成にも対応できる。
〔発明の効果〕
以上説明したように、本発明の半導体メモリセルは、セ
ル間干渉が生じず、浅い清閑さで大きなセル容量が得ら
れ、ソフトエラー率が低く、素子分離領域が不要である
。しかもビット線コンタクトを溝の上に形成できるので
ビット線コンタクトを隣シのセルと共通にでき、セル面
積の微小化ができる。また溝側面の半導体界面が反転状
態になることがないため、情報保持特性が艮好であシ、
ＦＥＴの通電電極の艮好な接合耐圧特性と両立させるこ
とができる。
【図面の簡単な説明】
第１図（ａ）は本発明の一実施例のビット線方向の断面
図、同図（ｂｌはワード線方向の断面図、第２図（ａ）
は本発明の他の実施例のビット線方向の断面図、同図（
ｂ）はワード線方向の断面図、第３図（１）は従来のＩ
ＶＥＣセルのビット線方向の断面図、同図（ｂ）はワー
ド線方向の断面図である。 １１・・・・・・高不純物濃度Ｐ型半導体基板、１２・
・・・・・Ｐ型エピタキシャル領域、１３，１４，１５
゜１６．１７．１８・・・・・・導体層、１９．２５・
・・・・・絶縁膜、２０．２１・・・・・・Ｎ型領域、
２２，２３゜２４・・・・・・導体層、１１１・・・・
・・Ｐ型基板、１１３゜１１４．１１５，１１６，１１
７，１１８・・・・・・導体層、１１９，１２５・・・
・・・絶縁膜、１２０　、１２１・・・・・・Ｎ型領域
、１２３，１２４・・・・・・導体層。 ７８尊体眉 箭２図 （α） ｉｆ　　　／δ／４．／３　　ｌど　　　／３　　／４
　　／７呵３図 労、屑、／／Ｚ虎゛藤体眉

Claims (1)

    【特許請求の範囲】
  1. 　半導体基板上にセル領域の外周に沿って形成した溝の
    側壁に絶縁膜を介して配置した容量電極と、前記溝内に
    前記容量電極に対して絶縁膜を介して配置したセルプレ
    ートと、各セル領域内にソースドレイン、ゲートを形成
    したＦＥＴとを有し、前記セル領域の外周の一つの辺に
    おいて前記溝内の前記容量電極と前記ＦＥＴのソース又
    はドレインとが電気的に接続され、他の辺の溝内に前記
    容量電極および前記セルプレートに絶縁してかつ前記ド
    レイン又はソースに接続した導電層を有し、この導電層
    にビット線が接続されていることを特徴とする半導体メ
    モリ。
JP61239722A 1986-10-07 1986-10-07 半導体メモリ Expired - Lifetime JPH0691212B2 (ja)

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JP61239722A JPH0691212B2 (ja) 1986-10-07 1986-10-07 半導体メモリ
EP87114591A EP0266572B1 (en) 1986-10-07 1987-10-06 Semiconductor memory device having a plurality of memory cells of single transistor type
DE8787114591T DE3775346D1 (de) 1986-10-07 1987-10-06 Halbleiter-speicheranordnung mit einer vielzahl von speicherzellen vom ein-transistortyp.
US07/105,373 US4866494A (en) 1986-10-07 1987-10-07 Semiconductor memory device having a plurality of memory cells of single transistor type

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JPS6393147A true JPS6393147A (ja) 1988-04-23
JPH0691212B2 JPH0691212B2 (ja) 1994-11-14

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EP0266572B1 (en) 1991-12-18
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