JPS6167954A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ダイナミックＲＡＭメモリセルに係り、特に
蓄積キャパシタ間、又は蓄積キャパシタと隣接セルのビ
ット線コンタクト部分との間のパンチスルー現象を防止
し、メモリの集積度を高めることのできるセル構造とそ
の製造方法に関する。

〔従来の技術〕

コンピュータなどの記憶装置として重要な半導体記録装
置の中で、ダイナミックＲＡＭセルは。

従来、ＭＯＳキャパシタとＭＯＳ）ランジスクに　　゛
よって構成され、その典型的なセル構造として５２層ポ
リシリコンを用いたものがある。これは。

例えばＰ型シリコン基板の上にｎ型領域を形成すること
によって構成される転送トランジスタと。

同基板上に形成される２つのポリシリコン層にはさまれ
た絶縁膜部分からなるキャパシタ部とによって１つのセ
ルが構成され、キャパシタ部に蓄積される電荷によって
１ビツトの情報の記憶を行うものである。

このようなセル構造においては、１つのセル面積内にお
いて、できる限りキャパシタ部の占有率を高くし１Ｍ積
容量を十分に大きくすることによって、他の部分の寄生
容量の影響による情報の記憶エラーをなくすことが重要
である。従って、転送トランジスタとキャパシタ部とが
平面上に配置される前記セル構造においては、各セルの
占有面積が大略キャパシタ部で決定されてしまい、その
配置を工夫したとしても、集積度に限界があった。

そこで、このような欠点をなくしたグイナミソクＲＡＭ
セルとしてトレンチキャパシタセルと称するキャパシタ
構造のセルが提案されている。これは、第３図の断面図
、及び第４図の平面図に示すような構造を有している。

このセルの特徴は。

キャパシタ部が基板に対して平面的にではなく。

垂直方向に掘込まれたトレンチと呼ばれる溝の内部に形
成される点である。すなわち、第３図及び第４図におい
て、まず、Ｐ型シリコン基板２２の表面部分に、ｎ型シ
リコンを材料とするドレイン２３及びソース２４が形成
され、さらに、これらと交差部分３１　（第４図）にお
いて、交差するポリシリコンを材料とするヴード線２５
　（第３図では図面に垂直な方向）によってゲートが形
成されることにより、転送トランジスタが構成される。

また、キャパシタ部分は第３図に示すように、Ｐ型シリ
コン基板２２にトレンチ２６と呼ばれる溝を掘り、その
内部にキャパシタ誘電体１１５！２Ｂを形成し、さらに
その内側にポリシリコンを材料とするセルプレート２９
を形成することにより構成される。すなわち、Ｐ型シリ
コン基板２２に形成される反転層２８とセルプレート２
９にはさまれたトレンチ２６の内側面部分のキャパシタ
誘電体膜２８によってキャパシタが形成される。このよ
うな構造にすることにより、トレンチ２６の開口部は１
μｍＸ１μｍ程度というように小さくても。

深さを２〜５μｍ程度にすることにより、その内側面面
積の大きいことを利用して、平面占有面積に対して実質
的なキャパシタ面積をはるかに大きくとることが可能と
なる。

以上のような構造のトレンチキャパシタセルによって、
小型なセルでも大型のセルと同等以上の蓄積容量を得る
ことにより、ビット線寄生容量に対する蓄積容量の比を
十分大きくとることができ。

センスアンプへの入力電圧を大きくすることが可能とな
り、かつ、蓄積電荷も充分な量を得られるので、ソフト
エラーが生じにくいメモリを実現することができる。さ
らに９Ｍ積容量は主にトレンチの深さで決定され、平面
面積には大きく依存しないため、キャパシタ部分の平面
寸法を自由に設定することができ、これによってチップ
外形寸法に応じて、最適なセル寸法を選ぶことができる
。

〔発明が解決しようとする問題点〕

しかし、上記第３図又は第４図のような構成のトレンチ
キャパシタの場合、隣接するトレンチ２６の間隔を近づ
けすぎると、トレンチが深い場合、Ｐ型基板２２におけ
るキャパシタ部分から拡がる空乏層が、隣接セルのキャ
パシタから拡がる空乏層と接触し、当該領域間を電気的
に離反させているポテンシャル壁の山の高さが引き下げ
られてしまう。これにより、そのポテンシャル壁の高さ
に応じて、隣接するキャパシタ間に注入電流が流れてし
まい、キャパシタに保持されている情報（電荷）が失な
われてしまうというパンチスルー現象が起きる。これは
、ソース、ドレインの接合深さの深いＭＯＳ）ランジス
タのソースドレイン間パンチスルー現象と同様である。

この現象は深さが深いほど起り安いので、トレンチキャ
パシタの間隔を実質的に２μｍ以下にすることは容易で
なくなる。

このような問題点を解決するための１つの方法として、
キャパシタ部分だけＰ型シリコン基板の不純物濃度を高
くシ、キャパシタ部から拡がる空乏層の幅を小さくする
ことが考えられるが、このような構造を形成するための
工程は、深いトレンチ周辺にイオン注入することが困難
なため容易ではない。このため、メモリセルの寸法はキ
ャパシタ間のパンチスルーを生じない寸法で制限され。

実質的には前記平面型セルとそれ程変わらない。

比較的キャパシタ部分の占有面積の大きい構造になって
しまうという問題点があった。

さらに、深いトレンチキャパシタを転送トランジスタの
ゲートに接近して配置すると、転送トランジスタのソー
ス又はドレインの一方の電極の接合の深さが、実質的に
極めて深くなり、転送トランジスタのパンチスルーによ
るリーク電流（もれ電流）が生ずることによる短チヤネ
ル効果が顕著に現れてしまう。これにより、メモルセル
が設計どうりに動作しなくなり、情報保持特性の悪化を
生じ、基本性能の低下をまねく。

以上のように、トレンチキャパシタセルは、小型で蓄積
容量が大きいという特徴を持ちながら。

高集積化してい（にあたり、キャパシタどうしの間隔を
広くとらなければならない、キャパシタと転送トランジ
スタの間隔も広くとらなければならないという、高集積
化に反する問題点を生じてぃた。加えて、このようなト
レンチキャパシタセルでは、基板内に広い面積で蓄積電
極から延びる空乏層が拡がっているが、これはα線照射
によって基板内に発生した小数キャリアを捕獲しやすく
。

蓄積容量を余程大きくしないと、α線障害が発生しやす
いという問題点も同時に生じていた。

本発明は上記問題点を除くためにトレンチキャパシタの
部分から生じるパンチスルー、及び転送トランジスタの
短チャンネル効果、及びα線障害の影響を受けずかつキ
ャパシタどうし、及びキャパシタと転送トランジスタの
間隔を十分に接近さけせることかでき高集積化の可能な
半導体記憶装置とその製造方法を提供することを目的と
する。

〔問題点を解決するための手段〕

本発明は上記問題点を解決し、その目的を達成するため
に、基板に掘込まれた溝の内面に絶縁膜が形成され、そ
の上面に蓄積電極板、キャパシタ誘電体膜、セルプレー
トの順に溝内部に層が形成される構成を有する。さらに
１Ｍ積電極板は９ｍを分離する厚いフィールド酸化膜の
上面にはみ出していない構成を有する。

〔作　　用〕

上記構成により、キャパシタは蓄積電極板とセルプレー
トにはさまれたキャパシタ誘電体膜の部分に形成され、
溝外部の基板部分と上記キャパシタ部分は、溝内面の絶
縁膜により電気的に絶縁されるため、キャパシタどうし
、又はキャパシタと転送トランジスタと接近させても、
パンチスルー。

及び短チヤネル効果、及びα線障害は生じないという作
用を有する。加えて９Ｍ積電極板は上記フィールド酸化
膜の上面にはみ出ないため、キャパシタどうしの間隔は
、純粋にフィールド酸化膜の幅のみで決定することが可
能となる。

〔実　施　例〕

以下１本発明の実施例につき、詳細に説明を行なう。

本実施例においては、まず１本発明の基本となる実施例
（第５図及び第６図）について説明を行った後、それを
改良した本発明の実施例（第１図及び第２図）につき説
明をし、加えてそのＩ！造方法（第７図ないし第１１図
）について説明を行う。

まず、第５図及び第６図は本発明の基本となる実施例の
断面図及び平面図であり１本発明者による同時出願の特
許出願に関するものである。この実施例及び本発明に共
通するセルの特徴は、従来のトレンチキャパシタのよう
に、トレンチの内壁面に直接キャパシタ誘電体を有する
ものではなく。

まず、Ｐ型シリコン基板に接する内壁面には絶縁膜が形
成され、その内側に蓄積電極・キャパシタ誘電体・セル
プレートの順に膜が形成され、上記蓄積電極とセルプレ
ートにはさまれたキャパシタ誘電体部分にキャパシタが
形成されている点である。すなわち、第５図及び第６図
において、まず。

転送トランジスタ構成のため、Ｐ型シリコン基板１の表
面部分に、ｎ型シリコンを材料とするドレイン２．及び
ソース３が形成される。これは平面的には、第６図のフ
ィールド酸化膜端部１′７で囲まれた部分の下部に形成
される。また、ドレイン２とソース３の中間部分の上方
に、フィールド酸化膜１２を介して、ポリシリコン（モ
リブデンやモリブデンシリサイド等でも良い）を材料と
するワード線４が形成される。これは第５図においては
紙面に垂直方向である。このワード線４は第６図の交差
部分１６において、ドレイン２及び、ソース３と共に転
送トランジスタとなるべく、ゲート電極を形成する。な
お、ワード線５は両隣りの転送トランジスタ間を結ぶた
めに、単にキャパシタの上を通過するものである。次に
、Ｐ型シリコン基板１には、ソース３に接して溝６が掘
られる。

これは、平面的には第６図で示すように四角形状である
。溝６の内側面には、まず、５１０２などを材料とする
絶縁ｌ！ｌ！！（酸化膜）７が形成され、その表面にポ
リシリコンを材料とする蓄積電極３２が形成される。蓄
積電極３２は、平面的には溝６を覆うように形成され、
Ｎ積電極と転送トランジスタ間のコンタクト１５によっ
て、転送トランジスタのソース３と接続される。そして
、Ｎ積電極３２の表面には、ポリシリコン層の酸化膜を
材料とするキャパシタ誘電体膜９が形成され、さらに。

その内側はポリシリコンを材料とするセルプレート１１
によって埋められる。そして、セルプレート１１の上方
には、フィールド酸化膜１２を介して、アルミなどを材
料とするビット線１３が形成され、ビット線コンタクト
１４によって転送トランジスタのドレイン２と接続され
る（第５図、第６図）。また、隣接する溝に形成される
キャパシタは、電気的にはセルプレート１１によって接
続されるが、物理的には厚いフィールド酸化膜１０によ
って分離される。

以上のような構成のダイナミックＲＡＭセルにおいて、
キャパシタは、溝６の内部の蓄積電極３２とセルプレー
ト１１にはさまれたキャパシタ誘電体膜９の部分に形成
される。そして、このキャパシタ部分は、溝６の外部の
Ｐ型シリコン基板１と、絶縁膜７を介して電気的に絶縁
されている構造となっている。従って、隣接する溝６を
どんなに接近させても、キャパシタ間のパンチスルーが
起こらず、かつ、転送トランジスタのドレイン２又はソ
ース３との接合も実質的に深くなることはないので、短
チヤネル効果が起こることはないという特徴を有する。

さらに、転送トランジスタのパンチスルーも生じに（＜
、サブスレ、ショルド電流（又はリーク電流）が低く抑
えられセルの電荷保持特性も良くなる。さらに、蓄積電
極３２のほとんどが絶縁物で覆われているため、α線照
射によって発生した小数キャリアを捕獲する率が極めて
低く、α線障害も生じにくいという特徴を有する。

以上のように、第５図（又は第６図）の実施例によれば
、パンチスルーなどの生じないセル構造を実現すること
が可能となり、それにより？ａ６（第５図）、すなわち
キャパシタの間隔を近接させることが可能となる。とこ
ろが実際には、このようなセルを製造するにあたり１Ｍ
積電極３２を形成する過程はマスク会わせによる製法で
あるため、蓄積電極板３２を溝６に対して位置合せをす
るために、厚いフィールド酸化膜１０　（第５図）の上
にかぶさるオーバーラツプ寸法Ｓ′を考慮に入れる必要
が生ずる。そして隣り合うＮ積電極板どうしは接触して
はいけないため、結局、隣り合う溝、すなわちキャパシ
タ間の距離は、上記オーパラ・／プ寸法Ｓ′と蓄積電極
間距離Ｓとの和になってしまう。本発明の実施例は、オ
ーバラップ寸法Ｓ′を実質的になくすことにより高集積
度のセルキャパシタを提供することができるものである
。

以下２本発明の実施例とその製造方法につき説明を行う
。

第１図及び第２図は９本発明によるダイナミックＲＡＭ
セルの断面図及び平面図である。第１図の本発明による
実施例の第５図の実施例と異なる点は１Ｍ積電極板が溝
を分離するフィールド酸化膜の上にオーバーランプしな
い構造を有する点である。すなわち、第１図に示すよう
に、溝６から出ている蓄積電極８は、フィールド酸化Ｉ
ｌ＊１０の上にオーバーランプせず、側面でとまってい
る。

従って、隣接する溝の間隔は、前記オーバラップ寸法の
影響を受けておらず、純粋に、隣接する溝の蓄積電極間
距離で決定される。これにより、蓄積電極が溝内の絶縁
膜上に形成されたこととあいまって隣接する溝、すなわ
ちキャパシタの間隔は！ｆ！Ｉ縁が保障される範囲内で
限りな（短（すること　　　　“が可能となる。なお、
他の部分の構成は第５図及び第６図の実施例と同様なの
で省略する。

以上のようなキャパシタ構造を可能とするためには、特
にＨ１電極を形成する製造過程において。

マスク合せによる方法に代る方法が必要となる。

以下に、その製造方法につき説明を行う。第７図〜第１
１図はその製造工程の説明図である。まず。

公知な方法によりＰ型シリコン基板１上に１選択酸化に
よりフィールド酸化膜１０を形成する。この材質はＳｉ
Ｏ２であり、厚さは　５０００人程度である。この時、
５ｉ３Ｎｔを材質とする耐酸化膜層１９を第７図のよう
に重ねておく。次に、活性領域となるべき部分とフィー
ルド酸化膜１０の一部を共にエツチング除去し、さらに
その部分の基板ｌに所要深さ１例えば５μｍの溝６を掘
る（第８図）。次にウェハーを酸化すると溝６の内壁が
選択酸化される。この厚さを例えば１ｏｏｏ人とする。

選択酸化用の耐酸化膜Ｎ１９を除去すると、：ａ６の内
壁面だけに酸化膜７を残すことができる（第９図）。

本発明のセルを実現するためには１次からの工程が重要
である。上記工程に続き１Ｍ積電極板と゛なるポリシリ
コン層２０　（厚さｔｓｏｏ人）を全面にデポジットす
る。この層は転送トランジスタの伝導型と同極性、すな
わちｎチャンネルトランジスタに対しはｎ型にドーピン
グしておく。１次に。

コーテイング膜２１となるシプレー社のレジストＡ　Ｚ
　−１３５０を全面に塗布すると、レジスト表面はほぼ
平坦になる（第１０図）。なお、このコーテイング膜２
１はＰＩＱなどの材料でもよい。そして、ＣＦｄと０２
の混合ガスによる平衡平板型リアクティブエツチング装
置で、ガス圧を２Ｘ１０−’　　（ｔｏｒｒ）とすると
、コーテイング膜２１とフィールド酸化膜１０の上面（
第１０図）のポリシリコンｒｉｆ２０は、はぼ同一のエ
ツチング速度でエンチングされるため、フィールド酸化
膜１０が表面に露出するまで工・ノチングすると、隣り
合うキャパシタ間隔は、自動的に溝６間の距離となって
、蓄積電極板となるポリシリコン層２０が離間される。

この時、他の基板上面は、フィールド酸化膜上面よりも
相対的に低い位置にあるため、フィールド酸化膜１０の
上面のポリシリコン層が除去された時点でも、ポリシリ
コン層が残留している（第１１図）。次に、残ったコー
ティング層２１をウォッシュアウトした後、別のマスク
で転送トランジスタの形成される部分のポリシリコン層
２０を除去し、公知な方法により、転送ト、ランジスタ
、ワード線、ビット線等を形成し完成する（第１図）。

上記の工程により、第１図及び第２図で前記したダイナ
ミックＲＡＭセルの製造が可能となる。

本発明の効果をより明確にするために、従来例（第３図
、第４図）１本発明の基本となる実施例（第５図、第６
図）、及び本発明の実施例（第１図、第２図）の構成寸
法についての比較を行ってみる。まず、従来のトレンチ
キャパシタセルでは。

第４図に示すようにトレンチ間は最近接している部分で
２．５μｍである。これはフィールド酸化膜３０による
分離帯最小幅１．５μｍと、トレンチフィールド間の合
せ余裕０．５μｍの２力所分の合計値であるが、上記ト
レン≠間隔を２．５μｍ以下にすると、パンチスルーな
ど生じてしまうため、これより短くはできなかった。こ
の時、トレンチの開口部の寸法を最小パターン寸法であ
る１μ０ｍ×１μｍとしても、セルの面積は第４図に示
すように３μｍＸ６．２５μｍ＝１８．７５μｍ１とな
っていた。

次に、キャパシタを絶縁膜カプセル内に収納した本発明
の基本となる第５図及び第６図の実施例の場合、隣接す
る８６の最小間隔は、第６図に示すように２μｍである
。この寸法は、蓄積電極３２の溝６の端部に対する合せ
余裕（第５図のＳ’）と、蓄積電極内の離間距離（第５
図のＳ）の和であり１合せ余裕があるため、この寸法以
下にするこはできない。この時、キャパシタ寸法は（溝
６の開口部の寸法）は、１μｍＸ２μｍと第４図のトレ
ンチキャパシタに対して２倍（蓄積容量は概略１．５倍
）の面積で、かつ、セルの面積は第６図に示すように３
μｍＸ６μｍ＝１８μｍ５というようにむしろ小さくな
っている。

さらに２本発明による実施例においては、第２図に示す
ように、隣接する溝６の最小間隔は、最小寸法°の１μ
ｍまで接近させることができ、このため溝６の寸法を第
２図に示すように１．２５μｍ×３μｍというように第
４図のトレンチキャパシタに対して３．７５倍（蓄積容
量で２．１２５倍以上）となるようにしても、セル面積
は３μｍ　Ｘ　５．２５μｍ＝１５．７５μｍ２と最小
となる。

以上のように１本発明においては、隣り合う溝の間隔を
１μｍまで近接させても、絶縁膜７によってパンチスル
ーなどの障害も生じることはなく。

かつ、高集積化が可能となる。

さらに、従来のトレンチキャパシタにおいては。

１−レンチ内壁に露出するＰ型シリコン基板の面方位に
よって、その酸化速度が異なるため、酸化膜厚を均一に
することが難しく、キャパシタの耐圧は酸化膜の薄い部
分で制限されていた。しかし。

本発明においては２Ｍ積組電極７ポリシリコン層の表面
に酸化膜が形成されるため、ポリシリコンの特性となり
、前記酸化膜厚の均一性が良いという特徴を有する。

加えて１本発明による構造のダイナミ’７りＲＡＭセル
を用いれば、メモリセルをＣ−ＭＯＳのウェル内に形成
した時に、ウェルの深さよりも深いキャパシタの形成が
可能になる。これは、ウェルを余り深くできないｎ−ウ
ェルの時（深さ１〜２μｍ程度）に、キャパシタを形成
する溝の深さを５〜６μｍと深くできるため効果的であ
る。すなわち、ウェルは深くするとランチアンプが起こ
りやすいため浅くする必要があり、一方、溝は深いほど
そこに形成されるキャパシタ容量が大きいので１両者を
矛盾な（両立させるためには本発明が特に効果的である
。

〔効　　果〕

本発明によれば、キャパシタ間のパンチスルー。

転送トランジスタの短チャンネル効果、及びα線障害な
どを防止し、同時に高度な製造方法を用いずに隣接する
キャパシタ間隔を限界近くまで短（することが可能とな
る。さらにキャパシタ誘電体膜の膜厚の均一性が良いた
め、キャパシタの耐圧を高くすることができる。加えて
、メモリセルをＣ−ＭＯＳのウェル内に形成した時に、
ウェルの深さよりも深いキャパシタの形成が可能となり
。

メモリセルの性能を向上させることができる。

【図面の簡単な説明】

第１図は本発明による本発明によるダイナミックＲＡＭ
セルの断面図、第２図は本発明によるダイナミックＲＡ
Ｍセルの平面図、第３図は従来のトレンチキャパシタセ
ルの断面図、第４図は従来のトレンチキャパシタセルの
平面図、第５図は本発明の基本となる実施例の断面図、
第６図は本発明の基本となる実施例の平面図、第７図〜
第１１図は本発明によるダイナミックＲＡＭセルの製造
方法の説明図である。 １・・・Ｐ型シリコン基板、　　　　６・・・溝。 ７・・・絶縁膜、　　　　８・・・蓄積電極。 ９・・・キャパシタ誘電体膜、　　　　　１０・・・フ
ィールド酸化膜、　　　　　１１・・・セルプレート、
　　　　　２１　・・　・コーチ、イング膜。 セリレアレート 第２図 第４図 ｐ滴幻医

Claims (2)

【特許請求の範囲】
1. （１）半導体基板と該基板に掘られた溝と、該溝の表面
   に形成された絶縁膜と、該絶縁膜上に形成された導電層
   と、該導電層上に形成された誘電体層と、該誘電体層に
   形成された電極とを有してなるキャパシタと、該キャパ
   シタに近接して設けられたトランジスタとからなり、前
   記キャパシタの導電層は、隣接する溝との間の半導体基
   板表面上に延出部を有さないことを特徴とする半導体記
   憶装置。
2. （２）半導体基板表面を選択しフィールド酸化膜を形成
   し、基板を所要深さだけ掘って溝を形成し、該溝の内壁
   を酸化して、絶縁膜を形成し、この絶縁膜及びフィール
   ド酸化膜の表面に導電層を形成して蓄積電極とし、次に
   全面にレジストを塗布して表面を平坦化し、前記フィー
   ルド酸化膜上に形成された導電層が除去されるまでレジ
   スト層をエッチングし、前記溝と隣接する溝とに形成さ
   れた蓄積電極を分離し、次に前記導電層の上に誘電体層
   を形成し、該誘電体層上に電極を形成することによりキ
   ャパシタを構成することを特徴とする半導体記憶装置の
   製造方法。