JPS61140168A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS61140168A
JPS61140168A JP59262207A JP26220784A JPS61140168A JP S61140168 A JPS61140168 A JP S61140168A JP 59262207 A JP59262207 A JP 59262207A JP 26220784 A JP26220784 A JP 26220784A JP S61140168 A JPS61140168 A JP S61140168A
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capacitor
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gate electrode
intercell
oxide film
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Shizuo Sawada
沢田　静雄
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に関し、特にダイナミックＲＡ
Ｍのメモリセルキャパシタの改良に係る。
〔発明の技術的背景〕
近年、ダイナミックランダムアクセスメモリ（ｄＲＡＭ
）は一層集積度が向上しており、これに伴い益々メモリ
セルのキャパシタ面積が小ざくなっている。ところが、
α線によるソフトエラーを防止するためには、メモリセ
ルのキャパシタ容ｌとして最低限５０〜６０ｆＦの値が
必要となる。
そこで、第３図に示すように半導体基板に溝を設けるこ
とにより、キャパシタ容量を増大させる。こ。
とが試みられている。
第３図において、例えばＰ型シリコン基板１の表面には
セル間分離絶縁膜２が形成されている。
セル間分離絶縁８１２に囲まれた基板１の素子領域上に
はゲート酸化１１１３を介してトランスファゲート電極
４が形成されている。また、素子領域の−部には溝が形
成され、溝の内面を含む基板１表面の一部にはキャパシ
タゲート酸化膜５が形成され、更にキャパシタゲート酸
化［１５上にはキャパシタゲート電極６が形成されてい
る。このキャパシタゲート電極６はセル間分離絶縁１１
Ｉ２上に延長され、多数のメモリセルにわたって形成さ
れている。更に、トランスファゲート電極４の両側方の
基板１表面にはソース、ドレインとなるＮ”型拡散層７
．８が形成されている。
第３図図示のｄＲＡＭでは溝の内面をキャパシタの一部
とすることにより実効的にキャパシタ容量を増加させる
ことができる。
（背景技術の問題点） ところで、更にｄＲＡＭの集積度を向上させ、しかもキ
ャパシタ容量を一定値以上に保ち、ソフトエラーを防止
するためには例えば溝の深さを深くする必要が生じる。
つまり、例えば溝の開孔部をａ厚×ａ譚の正方形パター
ン、深さをｈＩｍとして、溝の表面積を計算すると、（
４ａｈ＋ａ２　）となる。この場合、１個の溝あたりの
容量を維持しつつ開孔部の面積を微細化していくと、ｈ
を大きくする必要がある。しかし、溝の深さを深くしよ
うとすると、溝内の洗浄の問題等が大きくなり、農産技
術的にはかなりの困難がある。
一方、キャパシタゲート酸化膜の膜厚を薄くすることに
よりキャパシタ容量を一定値以上に保つことも考えられ
る。しかし、キャパシタゲート酸化膜の膜厚は、溝のエ
ツジにおける電界集中によるトンネル電流等のリーク特
性の劣化を防止する必要から下限があり、あまり薄くす
ることはできない。
〔発明の目的〕
本発明は上記事情に鑑みてなされたものであり、ソフト
エラーに対する耐性が高く、しかも集積度を向上し得る
半導体記憶装置を提供しようとするものである。
〔発明の概要〕
本発明の半導体記憶装置は、第１導電型の半導体基板表
面に形成されたセル間分離絶縁膜と、該セル間分離絶縁
膜に囲まれた基板上にゲート絶縁膜を介して形成された
ゲート電極と、該ゲート電極の両側方の基板表面に形成
された第２導電型の拡散層と、前記セル間分離絶縁膜及
びその下部の基板にわたって形成された溝と、液溝に面
する基板表面に形成された絶縁膜と、液溝の内面を含む
セル間分離絶縁膜上にキャパシタゲート絶縁膜を介在さ
せて形成されたセルプレートのゲート電極及びキャパシ
タゲート電極からなるキャパシタ部とを具備、したこと
を特徴とするものである。
このような半導体記憶装置によれば、キャパシタ部の大
部分が絶縁膜に囲まれているので、ソフトエラーに対す
る耐性が高くなる。また、隣接するキャパシタ同士の間
は半導体基板を介していないので相互の影響が少なく、
加工の余裕を見込むだけでよいため集積度を向上するこ
とができる。
更に、セル間分離絶縁膜の下の基板にわたって形成され
る溝の深さを深くすることにより、キャパシタ容量をそ
の深さに応じて大きくすることができる。
〔発明の実施例〕
以下、本発明の実施例を第１図（ａ）〜（ｆ）及び第２
図を参照し、製造方法を併記して説明する。
まず、例えばＰ型シリコン基板１１表面に選択酸化法に
よりセル間分離絶縁膜１２を形成する。
次に、セル間分離酸化１［１１１２に囲まれた基板１１
の素子領域表面にトランスファトランジスタのゲート酸
化膜１３を形成する。つづいて、全面にトランスファゲ
ート電極となる第１の多結晶シリコン膜１４を堆積する
（第１図（ａ）図示）。次いで、写真蝕刻法により第１
の多結晶シリコン躾１４をパターニングしてトランスフ
ァゲート電極（ワードライン）１５を形成する。つづい
て、トランスファゲート電極１５をマスクとして露出し
たゲート酸化膜１３をエツチングした後、例えばヒ素を
イオン注入することによりソース、ドレインとなるＮ＋
型型数散層１６１７を形成する。つづいて、熱酸化を行
ない、露出した基板１１及びトランスファゲート電極１
５の表面に熱酸化膜１８を形成する（同図（ｂ）図示）
。
次いで、写真蝕刻法によりセル間分離絶縁膜１２の一部
を選択的にエツチングし、更にセル間分離絶縁膜１２下
の基板１１の一部もエツチングして溝１９を形成する（
同図（Ｃ）図示）。つづいて、熱酸化を行ない、溝１９
内で露出した基板１１の表面に膜厚５００人程度の熱酸
化膜２０を形成する。つづいて、全面に第２の多結晶シ
リコン膜を堆積した後、写真蝕刻法によりその一部を選
択的にエツチングする。このエツチングにより、一部が
セル間分離絶縁膜１２及び熱酸化膜２０に沿って満１９
内に埋設され、他の部分がセル間分離絶縁［１１２上を
多数のメモリセルにわたって拡がったセルプレートのゲ
ート電極２１を形成する。
つづいて、熱酸化を行ない、セルプレートのゲート電極
２１の表面にキャパシタゲート酸化ｇ１２２を形成する
（同図（ｄ）図示）。
次いで、写真蝕刻法によりＮ＋型型数散層１７上熱酸化
膜１８に開孔部２３を形成する。つづいて、全面に第３
の多結晶シリコン膜を堆積した後、バターニングしてキ
ャパシタゲート電極２４を形成する。このキャパシタゲ
ート電極２４はセルプレートのゲート電極２１上にキャ
パシタゲート酸化膜２２を介して形成され、Ｎ＋型型数
散層１７接続されている（同図（ｅ）図示）。つづいて
、全面にＣＶＤ酸化膜２５を堆積した後、Ｎ＋型型数散
層１６上ビットライン用のコンタクトホール２６を開孔
する。つづいて、全面にＡ２膜をＭ着した後、パターニ
ングしてビットラインとなるＡ２電極２７を形成し、ダ
イナミックメモリセルを製造する（第１図（ｆ＞及び第
２図図示。なお、第１図（ｆ）は第２図のＦ−Ｆ＝線に
沿う拡大断面図である。また、第２図ではＡＱ、電ｔｉ
（ビットライン）２７は省略している）。
第１図（ｆ）及び第２図図示のダイナミックＲＡＭのメ
モリセルでは、キャパシタ部は、一部がセル間分離絶縁
膜１２とその下の基板１１内に形成された熱酸化膜２０
に沿うように溝１９内に埋設され、他の部分がセル間分
離絶縁膜１２上を多数のメモリセルにわたって拡がった
セルプレートのゲート電極２１、セルプレートのゲート
電極２１表面に形成されたキャパシタゲート酸化膜２２
及びキャパシタゲート酸化膜２２上に形成され、基板１
１の一部（上記実施例ではＮ＋型型数散層１７と接続し
たキャパシタゲート電極２４から構成されている。
上記ｄＲＡＭでは、セル間分離絶縁膜１２及びその下の
基板１１にわたって形成された溝１９の形状を利用する
ことにより実効的なキャパシタの表面積を増加させてお
り、キャパシタ部の大部分は絶縁［１（セル間分離絶縁
膜１２、熱酸化膜２０及びｃｖｏ酸化１１２５）に囲ま
れている。このため、α線等により発生する基板１１中
の少数キャリアが及ぼす影響を極めて小さくすることが
でき、ソフトエラーに対する耐性が高くなっている。こ
の結果、キャパシタンスの値をセンスアンプ等のマージ
ンを考慮するだけで決定する。ことができ、キャパシタ
容量を小さくしてもざしつかえない。
したがって、キャパシタの表面積を減少させて集積度を
向上させたり、キャパシタゲート電極２２の膜厚を厚く
してリーク特性を改善したりすることができる。
また、上記ｄＲＡＭでは隣接するキャパシタ同士の間は
、従来のｄＲＡＭと異なり基板を介していないため相互
の影響が少なくなっている。このため、加工の余裕を見
込むだけでパターン設計ができ、集積度を向上すること
ができる。
更に、上記ｄＲＡＭではセル間分離絶Ｉｔ！１１２下の
基板１１にわたって形成される溝１９の深さを深くする
ことにより、キャパシタ容量をその深さに応じて大きく
することができる。この結果、上述したようなキャパシ
タの表面積を減少させて集積度を向上させたり、キャパ
シタゲート電極２２の膜厚を厚くしてリーク特性を改善
する効果をより一層高めることができる。
なお、上記実施例ではトランスファゲート電極（ワード
ライン）１５を第１層の多結晶シリコン膜で、セルプレ
ートのゲート電極２１を第２層の多結晶シリコン膜で、
キャパシタゲート電極２４を第３１１の多結晶シリコン
膜でそれぞれ形成したが、セルプレートのゲート電極を
第１層の多結晶シリコン膜で、キャパシタゲート電極を
第２層の多結晶シリコン膜で、トランスファゲート電極
を第３層の多結晶シリコン膜でそれぞれ形成してもよい
。
また、上記実施例ではセル間分離絶縁膜上に形成される
キャパシタ部については、キャパシタゲート酸化膜の下
層の多結晶シリコン膜をセルプレートのゲート電極、上
層の多結晶シリコン膜をキャパシタゲート１ｍとしてそ
れぞれ用いたが、下層の多結晶シリコン膜をキャパシタ
ゲート電極、上層の多結晶シリコン膜をセルプレートの
ゲート電極としてもよい。
〔発明の効果〕
以上詳述した如く本発明によれば、ソフトエラーに対す
る耐性が高く、しかも高集積度の半導体記憶装置を提供
できるものである。
【図面の簡単な説明】
第１図（ａ）〜（ｆ）は本発明の実施例におけるｄＲＡ
Ｍを得るための製造工程を示す断面図、第２図は同ｄＲ
ＡＭの平面図、第３図は従来のｄＲＡＭの断面図である
。 １１・・・Ｐ型シリコン基板、１２・・・セル間分離絶
縁膜、１３・・・ゲート酸化膜、１４・・・多結晶シリ
コン膜、１５・・・トランスファゲート電極、１６．１
７・・・Ｎ＋型型数散層１８．２ｏ・・・熱酸化膜、１
９・・・溝、２１・・・セルプレートのゲート電極、２
２・・・キャパシタゲート酸化膜、２３・・・開孔部、
２４・・・キャパシタゲート電極、２５・・・ＣＶＤ酸
化膜、２６・・・コンタクトホール、２７・・・Ａ２電
極。 出願人代理人　弁理士　鈴江武彦 第１図 第１図

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板表面に形成されたセル間
    分離絶縁膜と、該セル間分離絶縁膜に囲まれた基板上に
    ゲート絶縁膜を介して形成されたゲート電極と、該ゲー
    ト電極の両側方の基板表面に形成された第２導電型の拡
    散層と、前記セル間分離絶縁膜及びその下部の基板にわ
    たって形成された溝と、該溝に面する基板表面に形成さ
    れた絶縁膜と、該溝の内面を含むセル間分離絶縁膜上に
    キャパシタゲート絶縁膜を介在させて形成されたセルプ
    レートのゲート電極及びキャパシタゲート電極からなる
    キャパシタ部とを具備したことを特徴とする半導体記憶
    装置。
  2. （２）１つのメモリセルのキャパシタ部に少なくとも１
    個の溝が含まれるようにセル間分離絶縁膜及びその下部
    の基板にわたつて溝を形成したことを特徴とする特許請
    求の範囲第１項記載の半導体記憶装置。
JP59262207A 1984-12-12 1984-12-12 半導体記憶装置 Pending JPS61140168A (ja)

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