JPS61184861A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61184861A JPS61184861A JP60024846A JP2484685A JPS61184861A JP S61184861 A JPS61184861 A JP S61184861A JP 60024846 A JP60024846 A JP 60024846A JP 2484685 A JP2484685 A JP 2484685A JP S61184861 A JPS61184861 A JP S61184861A
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- JP
- Japan
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- groove
- polycrystalline silicon
- capacitor
- film
- trench
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳダイナミックＲＡＭに利用できるＭＯＳ
キャパシタの構造に関するものであり、特にＭＯＳキャ
パシタ及び素子分離領域の高密度化を図りた半導体装置
に関する。
キャパシタの構造に関するものであり、特にＭＯＳキャ
パシタ及び素子分離領域の高密度化を図りた半導体装置
に関する。
従来の技術
ＭＯＳダイナミックＲＡＭの集積度の向上は著しく、１
メガビツトのものが発表されている。これをさらに高集
積化するため、又は低価格化のためチップサイズの縮小
が要望されている。
メガビツトのものが発表されている。これをさらに高集
積化するため、又は低価格化のためチップサイズの縮小
が要望されている。
１ビット当りのメモリーセル面積は２５６にピットで５
０〜７０μＭであるが、１メガピツトでは２０〜３０μ
が以下となる。しかし、ソフトエラー及びノイズ特性を
低下させないためには、メモリーセルを構成するキャパ
シタ容量を、同メモリセルの単位面積によらず、一定に
保つ必要がある。メモリーセル面積を小さくし、メモリ
ーセルキャパシタの容量を一定に保つには、ゲート絶縁
膜の実効膜厚を薄くすることや、溝を掘り実効面積を大
きくすることなどがある。前者は製造技術及び素子の信
頼性より１０ｎｍが限界である。また、後者、すなわち
、実効面積を大きくする方法としては、半導体基板に深
さ数ミクロンの溝を掘り、この内壁にキャパシタを形成
する構造が報告されている。
０〜７０μＭであるが、１メガピツトでは２０〜３０μ
が以下となる。しかし、ソフトエラー及びノイズ特性を
低下させないためには、メモリーセルを構成するキャパ
シタ容量を、同メモリセルの単位面積によらず、一定に
保つ必要がある。メモリーセル面積を小さくし、メモリ
ーセルキャパシタの容量を一定に保つには、ゲート絶縁
膜の実効膜厚を薄くすることや、溝を掘り実効面積を大
きくすることなどがある。前者は製造技術及び素子の信
頼性より１０ｎｍが限界である。また、後者、すなわち
、実効面積を大きくする方法としては、半導体基板に深
さ数ミクロンの溝を掘り、この内壁にキャパシタを形成
する構造が報告されている。
この従来の技術としては、例えばｚｓｓｃｃａ、＊。
Ｐ２８２〜２８３に示されるような溝型キャパシタがあ
る。これは従来の平面型キャパシタにかわり、キャパシ
タ領域の基板に溝を掘り、この溝の内壁にゲート絶縁膜
を形成し、さらにこの溝にメモリーセルキャパシタの電
極となる多結晶シリコンを成長し、電極形成と同時に同
被膜で溝を埋めるものである。溝の深さは約４ミクロン
であり、容量はｅｏｆＦである。また、この従来構造で
はＭＯＳキャパシタに溝型キャパシタを用い、高集積化
を図っているが、さらに大容量・高密度化するには、キ
ャパシタ間の分離間隔をも縮小する必要がある。
る。これは従来の平面型キャパシタにかわり、キャパシ
タ領域の基板に溝を掘り、この溝の内壁にゲート絶縁膜
を形成し、さらにこの溝にメモリーセルキャパシタの電
極となる多結晶シリコンを成長し、電極形成と同時に同
被膜で溝を埋めるものである。溝の深さは約４ミクロン
であり、容量はｅｏｆＦである。また、この従来構造で
はＭＯＳキャパシタに溝型キャパシタを用い、高集積化
を図っているが、さらに大容量・高密度化するには、キ
ャパシタ間の分離間隔をも縮小する必要がある。
以下、図面を参照しながら、前記の従来例の詳細につい
て説明する。第３図に前記文献ｘｓｓｃｃ８４、ＰＰ２
８２〜２８３に示されたダイナミックＲＡＭのメモリー
セルの構造断面図の概略について示す。
て説明する。第３図に前記文献ｘｓｓｃｃ８４、ＰＰ２
８２〜２８３に示されたダイナミックＲＡＭのメモリー
セルの構造断面図の概略について示す。
第３図の従来例装置は分離領域を挾んで２ビツトのメモ
リーセルが配置された部分構造断面図を現わしている。
リーセルが配置された部分構造断面図を現わしている。
図中、１はＰ型シリコン基板、２は選択酸化法により形
成された素子分離領域である。３はシリコン基板１に形
成された溝型キャパシタ領域であり、溝の深さは約４ミ
クロンである。
成された素子分離領域である。３はシリコン基板１に形
成された溝型キャパシタ領域であり、溝の深さは約４ミ
クロンである。
４はキャパシタの誘電体絶縁膜であり、キャパシタ容量
は約６０ｆＦである。６は多結晶シリコンからなるＭＯ
Ｓキャパシタ電極であり、溝の凹凸は多結晶シリコン６
にニジ埋め込まれて、はぼ平坦化される。７は眉間絶縁
膜である。アクセストランジスタはゲート絶縁膜８．低
抵抗金属電極げ一ト）９．ソースドレイン拡散領域１０
から構成されている。１１は眉間絶縁膜、１２は拡散層
１゜からの電極取９出し開孔部、１３はアルミニウム配
線であり、ビットラインである。ワードラインは低抵抗
金属９でゲート電極と一体である。この従来例では、Ｍ
ＯＳキャパシタを基板１に溝を掘ることにより３次元的
に形成し、容量の拡大上図フ、素子面積の縮小を図って
いる。
は約６０ｆＦである。６は多結晶シリコンからなるＭＯ
Ｓキャパシタ電極であり、溝の凹凸は多結晶シリコン６
にニジ埋め込まれて、はぼ平坦化される。７は眉間絶縁
膜である。アクセストランジスタはゲート絶縁膜８．低
抵抗金属電極げ一ト）９．ソースドレイン拡散領域１０
から構成されている。１１は眉間絶縁膜、１２は拡散層
１゜からの電極取９出し開孔部、１３はアルミニウム配
線であり、ビットラインである。ワードラインは低抵抗
金属９でゲート電極と一体である。この従来例では、Ｍ
ＯＳキャパシタを基板１に溝を掘ることにより３次元的
に形成し、容量の拡大上図フ、素子面積の縮小を図って
いる。
発明が解決しようとする問題点
前述の従来方法ではシリコン基板１に溝を掘り。
この内壁にキャパシタを形成することにより、メモリー
セル面積の縮小を図っている。しかし、分離領域２に選
択酸化法が用いられており、高集積化に限界がある。素
子分離幅の縮小が必要であるが、溝型キャパシタでは隣
接するキャパシタ間でパンチスルーが起り、分離幅を小
さくするのは困難である。例えば、Ｐ型（１００）４Ω
・ｃｍの基板を用いた場合、前記従来例にかかる分離構
造では、溝間距離２．６μｍでは基板バイアス−３ｖの
条件で測定するとパンチスルー電圧２０Ｖであるが、２
μｍとなると約２ｖまで急激に低下する。
セル面積の縮小を図っている。しかし、分離領域２に選
択酸化法が用いられており、高集積化に限界がある。素
子分離幅の縮小が必要であるが、溝型キャパシタでは隣
接するキャパシタ間でパンチスルーが起り、分離幅を小
さくするのは困難である。例えば、Ｐ型（１００）４Ω
・ｃｍの基板を用いた場合、前記従来例にかかる分離構
造では、溝間距離２．６μｍでは基板バイアス−３ｖの
条件で測定するとパンチスルー電圧２０Ｖであるが、２
μｍとなると約２ｖまで急激に低下する。
基板濃度を高くすることＫよシ、向上するが、１Ω・ｃ
ｍ基板を用いても１．５μｍ間隔で１〜２ｖとなシ、溝
間距離をこれより小さくすることは、実際上、不可能で
ある。さらに溝型キャパシタでは、溝掘り及び熱処理工
程で基板に発生する結晶欠陥が、基板リーク電流や、ゲ
ート酸化膜の欠陥を引き起し、大容量ダイナミックＲＡ
Ｍの展進において、大きな課題となっている。
ｍ基板を用いても１．５μｍ間隔で１〜２ｖとなシ、溝
間距離をこれより小さくすることは、実際上、不可能で
ある。さらに溝型キャパシタでは、溝掘り及び熱処理工
程で基板に発生する結晶欠陥が、基板リーク電流や、ゲ
ート酸化膜の欠陥を引き起し、大容量ダイナミックＲＡ
Ｍの展進において、大きな課題となっている。
メモリーセル面積の縮小により、高密度化を図るには、
素子分離幅の縮小が必要である。さらに、メモリーセル
キャパシタにおける結晶欠陥や酸化膜耐圧不良の減少が
必要である。
素子分離幅の縮小が必要である。さらに、メモリーセル
キャパシタにおける結晶欠陥や酸化膜耐圧不良の減少が
必要である。
本発明は、メモリーセルのキャパシタ構造にエフ、素子
分離幅の縮小を図フ、高密度化を可能とし、また同時に
ゲート絶縁膜の耐圧不良の減少可能なメモリーセル構造
を提供するものである。
分離幅の縮小を図フ、高密度化を可能とし、また同時に
ゲート絶縁膜の耐圧不良の減少可能なメモリーセル構造
を提供するものである。
問題点を解決するための手段
本発明は、半導体基板の主面に形成された溝型素子分離
領域の側壁に接し、かつこの素子分離領域を挾んで形成
された２つ以上の溝の内部にキャパシタが形成され、同
キャパシタが溝内壁全面に堆積された基板と反対の導電
型を有する第１の多結晶シリコン膜と、導電性を有する
第２の多結晶シリコン膜が絶縁膜を介して対向すること
からなる構造を有することを特徴とする半導体装置であ
る。上記構造により、従来の半導体装置における問題点
の解決を可能にするものである。
領域の側壁に接し、かつこの素子分離領域を挾んで形成
された２つ以上の溝の内部にキャパシタが形成され、同
キャパシタが溝内壁全面に堆積された基板と反対の導電
型を有する第１の多結晶シリコン膜と、導電性を有する
第２の多結晶シリコン膜が絶縁膜を介して対向すること
からなる構造を有することを特徴とする半導体装置であ
る。上記構造により、従来の半導体装置における問題点
の解決を可能にするものである。
作用
本発明はＭＯＳダイナミックＲＡＭのメモリーセルにお
いて、素子分離に溝型分離を用い、さらに溝型分離領域
と、溝型キャパシタを隣接させ、分離溝の側面をもキャ
パシタとして用いて、容量の拡大を図り、さらに、溝型
キャパシタの内壁に多結晶シリコン膜を堆積し、溝型キ
ャパシタにおける基板の結晶欠陥の影響や、ゲート絶縁
膜の欠陥発生を低減すること全可能にした。これにより
、メモリーセル面積の縮小による高密度化を可能にした
。
いて、素子分離に溝型分離を用い、さらに溝型分離領域
と、溝型キャパシタを隣接させ、分離溝の側面をもキャ
パシタとして用いて、容量の拡大を図り、さらに、溝型
キャパシタの内壁に多結晶シリコン膜を堆積し、溝型キ
ャパシタにおける基板の結晶欠陥の影響や、ゲート絶縁
膜の欠陥発生を低減すること全可能にした。これにより
、メモリーセル面積の縮小による高密度化を可能にした
。
実施例
次に本発明に係るＭＯＳダイナミックＲＡＭのメモリー
セルの構造について、図面を参照しながら説明する。
セルの構造について、図面を参照しながら説明する。
実施例１
第１図は本発明に係るＭＯＳダイナミックＲＡＭのメモ
リーセルの部分構造断面図である。１はＰ型シリコン基
板、１４は素子分離領域１５０下に形成されたチャンネ
ル名）ツバ−領域を示し、反転防止用の１拡散層である
。分離領域１６は基板に形成された溝に、絶縁膜又は絶
縁膜と多結晶シリコンなどを埋め込み形成された絶縁分
離溝でちる。メモリーセルの電荷蓄積用キャパシタは、
この分離溝１６を挾んで２つ並んでいる。この分離幅は
リソグラフィーの限界まで可能であり、本例では分離幅
１．０μｍ、深さ５μｍである。キャパシタは、基板に
形成された溝１６の中に形成され、溝掘りは、素子分離
溝と同様、四塩化炭素ガスを主成分とした反応ガスを用
い、反応性イオンエツチング法により行なわれる。溝の
幅は１μｍ。
リーセルの部分構造断面図である。１はＰ型シリコン基
板、１４は素子分離領域１５０下に形成されたチャンネ
ル名）ツバ−領域を示し、反転防止用の１拡散層である
。分離領域１６は基板に形成された溝に、絶縁膜又は絶
縁膜と多結晶シリコンなどを埋め込み形成された絶縁分
離溝でちる。メモリーセルの電荷蓄積用キャパシタは、
この分離溝１６を挾んで２つ並んでいる。この分離幅は
リソグラフィーの限界まで可能であり、本例では分離幅
１．０μｍ、深さ５μｍである。キャパシタは、基板に
形成された溝１６の中に形成され、溝掘りは、素子分離
溝と同様、四塩化炭素ガスを主成分とした反応ガスを用
い、反応性イオンエツチング法により行なわれる。溝の
幅は１μｍ。
深さ４μｍ、長さ約３μｍであゃ、溝の内壁は多結晶シ
リコン膜１８にエリ被覆されており、この多結晶シリコ
ン膜１８はリンドープされており、溝表面も同様にリン
によってＮ＋拡散層１７が形成されている。この多結晶
シリコン酸化膜１８上−に絶縁膜１９をたとえば、二酸
化珪素膜で膜厚１５ｎｍに形成する。このキャパシタの
電極は第２の多結晶シリコン膜２０からなる。溝は同一
の多結晶シリコンで埋められ、リンドープされている。
リコン膜１８にエリ被覆されており、この多結晶シリコ
ン膜１８はリンドープされており、溝表面も同様にリン
によってＮ＋拡散層１７が形成されている。この多結晶
シリコン酸化膜１８上−に絶縁膜１９をたとえば、二酸
化珪素膜で膜厚１５ｎｍに形成する。このキャパシタの
電極は第２の多結晶シリコン膜２０からなる。溝は同一
の多結晶シリコンで埋められ、リンドープされている。
アクセストランジスタは低抵抗金属のアルミニウムから
なる電極９をもち、ゲート絶縁膜８、ソース、ドレイン
拡散層１ｏで構成される。また、ゲート電極９はワード
ラインと一体に形成される。
なる電極９をもち、ゲート絶縁膜８、ソース、ドレイン
拡散層１ｏで構成される。また、ゲート電極９はワード
ラインと一体に形成される。
アルミニウム配線１３がピットラインである。そして、
各電極配線間には各々の層間絶縁膜７．１１が設けられ
ている。このようなメモリーセルキャパシタにおいて、
溝の＠１μｍ 、＋長さ３μｍ、深さ４μｍ二酸化珪素
１５ｎｌｌｌとすることにより、容量６０ｆＦが得られ
た。さらに、溝間距離を１μｍまで縮小しても、パンチ
スルーは起らず、基板バイアス−３ｖの条件で、４Ω・
ｃｍの基板で溝間耐圧２０Ｖ以上が維持される。
各電極配線間には各々の層間絶縁膜７．１１が設けられ
ている。このようなメモリーセルキャパシタにおいて、
溝の＠１μｍ 、＋長さ３μｍ、深さ４μｍ二酸化珪素
１５ｎｌｌｌとすることにより、容量６０ｆＦが得られ
た。さらに、溝間距離を１μｍまで縮小しても、パンチ
スルーは起らず、基板バイアス−３ｖの条件で、４Ω・
ｃｍの基板で溝間耐圧２０Ｖ以上が維持される。
さらに、多結晶シリコン膜を溝の内壁に形成することに
より、分離領域の側面をもキャノゝシタとして利用でき
、同時に基板に生じた欠陥の影響も軽減できた。
より、分離領域の側面をもキャノゝシタとして利用でき
、同時に基板に生じた欠陥の影響も軽減できた。
実施例２
第２図は第１図と同様、本発明に係るＭＯＳダイナミッ
クＲλにのメモリーセルの部分構造断面図である。実施
例１に係る第１図と異なる部分についてのみ記す。実施
例１とはキャパシタの形状のみ異なる。基板に形成され
たキャパシタ溝の側面及び底部にＮ十拡散層１７を形成
し、多結晶シリコン膜２１が、溝の側面にのみ被覆され
、底部には残置しない。ゲート絶縁膜１９は実施例１と
同様に形成され、他の構造は同一である。本例に係る構
造は、溝の内壁に多結晶シリコン膜を残置するのが、容
易であり、一様に堆積後、反応性イオンエツチングなど
により異方性エツチングをすることにより、容易に自己
整合的に側壁にのみ残すことができる。キャパシタ容量
、耐圧などは前者と差がない。
クＲλにのメモリーセルの部分構造断面図である。実施
例１に係る第１図と異なる部分についてのみ記す。実施
例１とはキャパシタの形状のみ異なる。基板に形成され
たキャパシタ溝の側面及び底部にＮ十拡散層１７を形成
し、多結晶シリコン膜２１が、溝の側面にのみ被覆され
、底部には残置しない。ゲート絶縁膜１９は実施例１と
同様に形成され、他の構造は同一である。本例に係る構
造は、溝の内壁に多結晶シリコン膜を残置するのが、容
易であり、一様に堆積後、反応性イオンエツチングなど
により異方性エツチングをすることにより、容易に自己
整合的に側壁にのみ残すことができる。キャパシタ容量
、耐圧などは前者と差がない。
発明の効果
以上のように本発明によれば、素子分離領域の側面をも
キャパシタとして利用することを可能とし、深い分離領
域に隣接して、溝キャパシタを形成し、溝間距離を１ミ
クロン程度にまで近接することが可能となった。さらに
基板に発生した加工歪の影響を減少することができた。
キャパシタとして利用することを可能とし、深い分離領
域に隣接して、溝キャパシタを形成し、溝間距離を１ミ
クロン程度にまで近接することが可能となった。さらに
基板に発生した加工歪の影響を減少することができた。
以上のように溝型キャパシタの分離幅を縮小し、集積度
の向上を図ることが可能となる。
の向上を図ることが可能となる。
第１図、第２図は本発明の各実施例ＭＯＳダイナミック
ＲＡＭのメモリセル部分構造を示す断面図、第３図は従
来のＭＯＳダイナミックＲＡＭのメモリセル部分構造を
示す断面図である。 １５・・・・・・素子分離領域、１６・・・・・・シリ
コン溝、１７・・・・・・Ｎ＋拡散層、１８．２１・・
・・・・多結晶シリコン膜、１９・・・・・・ゲート絶
縁膜、２ｏ・・・・・・多結晶シリコン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１７
・Ｎ＋芯数層
ＲＡＭのメモリセル部分構造を示す断面図、第３図は従
来のＭＯＳダイナミックＲＡＭのメモリセル部分構造を
示す断面図である。 １５・・・・・・素子分離領域、１６・・・・・・シリ
コン溝、１７・・・・・・Ｎ＋拡散層、１８．２１・・
・・・・多結晶シリコン膜、１９・・・・・・ゲート絶
縁膜、２ｏ・・・・・・多結晶シリコン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１７
・Ｎ＋芯数層
Claims (2)
- （１）半導体基板の主面に形成された溝型素子分離領域
の側壁に接し、かつ、この素子分離領域を挾んで形成さ
れた２つ以上の溝の内部にキャパシタが形成され、同キ
ャパシタが溝内壁全面に堆積された基板と反対の導電型
を有する第１の多結晶シリコン膜と、絶縁膜を介して対
向する第２の導電性多結晶シリコン膜とからなる構造を
有することを特徴とする半導体装置。 - （２）キャパシタが、溝の底部を除く側壁に堆積された
第１の多結晶シリコン膜及び溝底部の基板と、絶縁膜を
介して対向する第２の多結晶シリコン膜とからなる構造
を有することを特徴とする特許請求の範囲第１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024846A JPS61184861A (ja) | 1985-02-12 | 1985-02-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60024846A JPS61184861A (ja) | 1985-02-12 | 1985-02-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184861A true JPS61184861A (ja) | 1986-08-18 |
Family
ID=12149578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60024846A Pending JPS61184861A (ja) | 1985-02-12 | 1985-02-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6946071B2 (en) | 2000-09-20 | 2005-09-20 | Mikuni Corporation | Fuel feeding device and fuel filter used for the device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038855A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS61140168A (ja) * | 1984-12-12 | 1986-06-27 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-02-12 JP JP60024846A patent/JPS61184861A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038855A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS61140168A (ja) * | 1984-12-12 | 1986-06-27 | Toshiba Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6946071B2 (en) | 2000-09-20 | 2005-09-20 | Mikuni Corporation | Fuel feeding device and fuel filter used for the device |
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