JPS62104073A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPS62104073A JPS62104073A JP60244505A JP24450585A JPS62104073A JP S62104073 A JPS62104073 A JP S62104073A JP 60244505 A JP60244505 A JP 60244505A JP 24450585 A JP24450585 A JP 24450585A JP S62104073 A JPS62104073 A JP S62104073A
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- Japan
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- capacitive
- groove
- forming
- trench
- semiconductor substrate
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し特にダイナミックＲＡＭ
の情報蓄積部の構造に関する０〔従来の技術〕 半導体基板、特にシリコン半導体基板上に形成される集
積回路は、尚集積化、大容量化の一途を辿り半導体記憶
装置の様な集積回路では１Ｍビット又はそれ以上へと集
積度が増大してきている０現在ダイナミックＲＡＭ（Ｄ
ＲＡＭ）の様な半導体記憶ｆｌｉｔに於いては半導体メ
モリセルが１ケのＭＯＳ トランジスタと】ケのコンデ
ンサから構成される方式が大容量化に適しており、主流
となっている。
の情報蓄積部の構造に関する０〔従来の技術〕 半導体基板、特にシリコン半導体基板上に形成される集
積回路は、尚集積化、大容量化の一途を辿り半導体記憶
装置の様な集積回路では１Ｍビット又はそれ以上へと集
積度が増大してきている０現在ダイナミックＲＡＭ（Ｄ
ＲＡＭ）の様な半導体記憶ｆｌｉｔに於いては半導体メ
モリセルが１ケのＭＯＳ トランジスタと】ケのコンデ
ンサから構成される方式が大容量化に適しており、主流
となっている。
チップ当り１メガビット以上の記憶容量を持つＤＲＡＭ
を実現するためには１素子当りの面積、特に素子面積の
大部分を占めるコンデンサの面積をいかに小さくするか
がかぎである。このためコンデンサの面積全減少させる
手段として、シリコン基板に溝を堀り、この溝の内壁及
び底面を利用してコンデンサを形成する方法が提案され
ている。
を実現するためには１素子当りの面積、特に素子面積の
大部分を占めるコンデンサの面積をいかに小さくするか
がかぎである。このためコンデンサの面積全減少させる
手段として、シリコン基板に溝を堀り、この溝の内壁及
び底面を利用してコンデンサを形成する方法が提案され
ている。
稈ｔｉｎＭ 神Ｓｎｉ’：ａｌ Ｄｉｇｅｓｔ ＰＰ
８０６−８０８ ）ここでは、半導体メモリセルに第３
図に示す如く、Ｐ型シリコン基板３１表面に溝２５を形
成し、当該溝内からシリコン基板ＦＥ３Ｋｎ＋拡散Ｊ＃
１７’に形成した後に容量杷＃を膜１１とポリシリコン
を極１２とを形成し客員が構成される０この構造のセル
では溝側壁を容置として用いているために１素子当たり
のしめる面積が小さくなる０しかしこの方式は電荷が半
導体基板表面近傍のｎ＋拡拡散職域蓄えられた電荷がパ
ンチスルーのために隣シのセルと干渉を起こしリークし
てしまうこと、又、深い溝が形成されることからα線等
の電離放射線が半導体基板に照射されｆｃ場＠ｒ１発生
するキャリアがセルに集′まり易いため記憶され文情報
の担い手である電荷が消失しやすいという欠点がある０
これを解決する手段として、第４図に示す様に溝内の電
極】２側に電荷を蓄積する方式が提案されている（ｔｆ
！ｊ開昭５９−８２７６１ ）ｏ即ぢ、当該構造ではＰ
型シリコン基板３１表面に溝２５を形成し、当該溝内の
シリコン基板内にビ拡散１１１１０を形成した後に容量
絶縁膜１１とポリシリコン電極１２とを形成し容量が形
成される。父、ポリシリコン゛を惚】２はゲート電極を
ワード線電極１６とするｎチャネルＭＯＳトランジスタ
のソース又はドレインとなるｎ 拡散Ｉｆ１１１７に接
続される。
８０６−８０８ ）ここでは、半導体メモリセルに第３
図に示す如く、Ｐ型シリコン基板３１表面に溝２５を形
成し、当該溝内からシリコン基板ＦＥ３Ｋｎ＋拡散Ｊ＃
１７’に形成した後に容量杷＃を膜１１とポリシリコン
を極１２とを形成し客員が構成される０この構造のセル
では溝側壁を容置として用いているために１素子当たり
のしめる面積が小さくなる０しかしこの方式は電荷が半
導体基板表面近傍のｎ＋拡拡散職域蓄えられた電荷がパ
ンチスルーのために隣シのセルと干渉を起こしリークし
てしまうこと、又、深い溝が形成されることからα線等
の電離放射線が半導体基板に照射されｆｃ場＠ｒ１発生
するキャリアがセルに集′まり易いため記憶され文情報
の担い手である電荷が消失しやすいという欠点がある０
これを解決する手段として、第４図に示す様に溝内の電
極】２側に電荷を蓄積する方式が提案されている（ｔｆ
！ｊ開昭５９−８２７６１ ）ｏ即ぢ、当該構造ではＰ
型シリコン基板３１表面に溝２５を形成し、当該溝内の
シリコン基板内にビ拡散１１１１０を形成した後に容量
絶縁膜１１とポリシリコン電極１２とを形成し容量が形
成される。父、ポリシリコン゛を惚】２はゲート電極を
ワード線電極１６とするｎチャネルＭＯＳトランジスタ
のソース又はドレインとなるｎ 拡散Ｉｆ１１１７に接
続される。
このセル全周いればセル間隔を接近させても相互の干渉
が起こらず、またα線等の電離放射巌が基板に照射され
、基板内部に電荷が発生してもこの電荷に当該セルに入
りにくいためα線による誤動作も防ぐことが出来、高密
度、高集積ＤＲＡＭのセル構造とに極めて有効であると
考えられる。
が起こらず、またα線等の電離放射巌が基板に照射され
、基板内部に電荷が発生してもこの電荷に当該セルに入
りにくいためα線による誤動作も防ぐことが出来、高密
度、高集積ＤＲＡＭのセル構造とに極めて有効であると
考えられる。
上述した従来の半導体記憶装置は、電離に電圧が加わっ
友場曾、基板表面において空乏層が拡がるために容量の
低下を生ずることから、これを防止する必要がある。即
ち、ＤＲＡＭでは電荷の蓄積量の大小による電位差を検
出して情報の“１″。
友場曾、基板表面において空乏層が拡がるために容量の
低下を生ずることから、これを防止する必要がある。即
ち、ＤＲＡＭでは電荷の蓄積量の大小による電位差を検
出して情報の“１″。
＠０”１に読み分ける記憶方式となっており、”Ｊ″。
”０″の電位差は大きい程侶号を読み取り易く誤動作も
防ぐことができることから、容量電極に加わる電圧の変
化に１９容量値が減少するのは好ましくない。従って溝
容量部に接するシリコン基板部分には、高凝度の不純物
をドープし、空乏層の伸びを抑える必要がある０即ち、
ｎチャネルテパイスの場合には溝容量部に接する基板表
面部分を高濃度のＰ＋型（３０”〜Ｉ ０２０ｃｍ−”
）にドープする必要がある。一方溝容量のポリシリコ
ン電極１極１２はｎチャネルＭＯＳトランジスタのソー
ス又はドレインとなるｎ＋領域Ｉ７の一方とオーム性接
触をとる必要がある。然るにＰ＋拡散＃１０とｎ＋拡散
１＠】７とが接すると両ｉ会間の耐圧が著しく低下して
しまうため、情報が失われやすいという欠点があった０
この解決策としてＰ＋拡散層とｎ＋拡散層とを離すこと
が有効である。しかし ｎ＋拡散層とＰ＋拡散層との間
のＳｔ基板表面に薄い絶縁膜が存在する場会、この絶縁
膜に正の電位がかかると絶縁膜下に反転層の形成中空乏
層の拡がりが起こり、これがＰ＋拡散層とｎ＋拡散層と
の間の漏れ電流通路となるため、情報保持特性が悪くな
るという問題があった。
防ぐことができることから、容量電極に加わる電圧の変
化に１９容量値が減少するのは好ましくない。従って溝
容量部に接するシリコン基板部分には、高凝度の不純物
をドープし、空乏層の伸びを抑える必要がある０即ち、
ｎチャネルテパイスの場合には溝容量部に接する基板表
面部分を高濃度のＰ＋型（３０”〜Ｉ ０２０ｃｍ−”
）にドープする必要がある。一方溝容量のポリシリコ
ン電極１極１２はｎチャネルＭＯＳトランジスタのソー
ス又はドレインとなるｎ＋領域Ｉ７の一方とオーム性接
触をとる必要がある。然るにＰ＋拡散＃１０とｎ＋拡散
１＠】７とが接すると両ｉ会間の耐圧が著しく低下して
しまうため、情報が失われやすいという欠点があった０
この解決策としてＰ＋拡散層とｎ＋拡散層とを離すこと
が有効である。しかし ｎ＋拡散層とＰ＋拡散層との間
のＳｔ基板表面に薄い絶縁膜が存在する場会、この絶縁
膜に正の電位がかかると絶縁膜下に反転層の形成中空乏
層の拡がりが起こり、これがＰ＋拡散層とｎ＋拡散層と
の間の漏れ電流通路となるため、情報保持特性が悪くな
るという問題があった。
本発明は上記した従来法の欠点を改善する新規なメモリ
構造を提供するものであり、Ｐ＋拡散層とｎ＋拡散層と
ｆＩ：縦方向に分離する厚い絶縁膜を有する構造とする
ものである。
構造を提供するものであり、Ｐ＋拡散層とｎ＋拡散層と
ｆＩ：縦方向に分離する厚い絶縁膜を有する構造とする
ものである。
本発明の半導体記憶装置は、第１導電性の半導体基板の
一主面に設けられた浅い第１８量溝と、この第１容量ａ
を更に深く堀って設けられ友第２容ｔ＠と、この第２容
霊溝を更に深く堀って設けられた第３容量溝と俯２容晰
溝１１１１１壁に形成されｔ絶縁膜と、第２容′！２ｒ
溝側壁および紙面の半導体基板に形成された第１２！Ｉ
電性の高不純物層と、第３容量溝内壁に形ｂｖされた容
量絶縁膜と、第１．第２および第３容量溝内に埋め込ま
れた電極と、第】容量溝上部側壁の半導体基板に形成さ
れた第２２ｘｔ性の高濃度不純物層と、第１容量溝上部
の電極を酸化膜と、半導体基板上面に形成さｔたＭＵ
５ＦＥＴのソース またにドレインとなる第２導電件の
高濃度不純物層とを有し、第１容！溝内に埋め込まれた
電極とＭＯＳＦＥＴのソース又はドレインとなる第２導
電性の高濃度不純＠Ｉ−とが第】容量溝上部側壁の半導
体基板に形成された第２４電性の高餠鵬不純物Ｉ−を介
して゛電気的に接続されていることを特徴とする。
一主面に設けられた浅い第１８量溝と、この第１容量ａ
を更に深く堀って設けられ友第２容ｔ＠と、この第２容
霊溝を更に深く堀って設けられた第３容量溝と俯２容晰
溝１１１１１壁に形成されｔ絶縁膜と、第２容′！２ｒ
溝側壁および紙面の半導体基板に形成された第１２！Ｉ
電性の高不純物層と、第３容量溝内壁に形ｂｖされた容
量絶縁膜と、第１．第２および第３容量溝内に埋め込ま
れた電極と、第】容量溝上部側壁の半導体基板に形成さ
れた第２２ｘｔ性の高濃度不純物層と、第１容量溝上部
の電極を酸化膜と、半導体基板上面に形成さｔたＭＵ
５ＦＥＴのソース またにドレインとなる第２導電件の
高濃度不純物層とを有し、第１容！溝内に埋め込まれた
電極とＭＯＳＦＥＴのソース又はドレインとなる第２導
電性の高濃度不純＠Ｉ−とが第】容量溝上部側壁の半導
体基板に形成された第２４電性の高餠鵬不純物Ｉ−を介
して゛電気的に接続されていることを特徴とする。
本発明の半導体記憶装置の製造方法は、第１導電性を有
する半導体基板の一王面に第】容量溝を形成する工程と
、第１容量Ｃ＃金更に深く堀って第２容童溝を形成する
工程と、第１容童溝１（ｊ＋壁に絶縁被膜を形成する工
程と、第２答１溝側壁の半導体基板に絶縁層を形成する
工程と、第２容量溝を更に深く埋って第３容量溝を形成
する工程と、第３容量溝側壁及び底面に第１導電性金有
する高濃度不純物層を形成する工程と、第３容量溝内壁
に容量絶に＆膜を形成する工程と、第１．第２及び第３
容量溝内に電極を形成する工程と、第１容量溝内壁上部
の絶縁被膜を除去しこの絶縁ｉ膜を除去した側壁の半導
体基板に第２導電性の高濃度不純物層を形成しこの第２
導電性高一度不純物層と第１容量溝内の電極とｔ′１気
的に接続する工程と。
する半導体基板の一王面に第】容量溝を形成する工程と
、第１容量Ｃ＃金更に深く堀って第２容童溝を形成する
工程と、第１容童溝１（ｊ＋壁に絶縁被膜を形成する工
程と、第２答１溝側壁の半導体基板に絶縁層を形成する
工程と、第２容量溝を更に深く埋って第３容量溝を形成
する工程と、第３容量溝側壁及び底面に第１導電性金有
する高濃度不純物層を形成する工程と、第３容量溝内壁
に容量絶に＆膜を形成する工程と、第１．第２及び第３
容量溝内に電極を形成する工程と、第１容量溝内壁上部
の絶縁被膜を除去しこの絶縁ｉ膜を除去した側壁の半導
体基板に第２導電性の高濃度不純物層を形成しこの第２
導電性高一度不純物層と第１容量溝内の電極とｔ′１気
的に接続する工程と。
第１容量講上部の電極を酸化し酸化膜全形成する工程と
、半導体基板上面にＭＯＳＦＥＴのソースまたはドレイ
ンとなる第２導電性の高濃度不純物層を第］容量溝上部
坦１壁の半導体基板に形成された第２導電性の高濃度不
純物層に電気的に接続するように形成する工程とを有し
ている。
、半導体基板上面にＭＯＳＦＥＴのソースまたはドレイ
ンとなる第２導電性の高濃度不純物層を第］容量溝上部
坦１壁の半導体基板に形成された第２導電性の高濃度不
純物層に電気的に接続するように形成する工程とを有し
ている。
第１図は本発明の一実施例の半導体メモリセル構造を表
わす断面図であり、半導体基板］、Ｐ”拡散層４．拡牧
層分１４１Ｕ＊Ｓ、容量絶縁膜１１、ポリシリコン’４
神３２、ダイレクトコンタクト孔】３゜ｎ＋拡散Ｉｎ１
１４、絶縁酸化膜】５、ワード線を極］ ６ 、（ＭＯ
ＳＦＥＴのソース又はドレインの）ｎ＋拡散層１７、リ
ンガラス（ＰＳＧ）膜】９、ビット？ｆＮ′ＷＬ極２０
から構成されている。
わす断面図であり、半導体基板］、Ｐ”拡散層４．拡牧
層分１４１Ｕ＊Ｓ、容量絶縁膜１１、ポリシリコン’４
神３２、ダイレクトコンタクト孔】３゜ｎ＋拡散Ｉｎ１
１４、絶縁酸化膜】５、ワード線を極］ ６ 、（ＭＯ
ＳＦＥＴのソース又はドレインの）ｎ＋拡散層１７、リ
ンガラス（ＰＳＧ）膜】９、ビット？ｆＮ′ＷＬ極２０
から構成されている。
この様なメモリセル構造は例えは図２（ａ）〜（４に示
す工程に従えば形成できる。第２図ではＰ型半導体基板
上にｎチャネル型セルを形成した例を示すが、Ｐチャネ
ル型は単にｎ型をＰ型に置きかえれば良い。第２図（ａ
）〜（力により第１凶に表わされるメモリセル製造工程
を順を追って説明する。
す工程に従えば形成できる。第２図ではＰ型半導体基板
上にｎチャネル型セルを形成した例を示すが、Ｐチャネ
ル型は単にｎ型をＰ型に置きかえれば良い。第２図（ａ
）〜（力により第１凶に表わされるメモリセル製造工程
を順を追って説明する。
（ａｌはじめに、 １〜］ ＯＸ ］ Ｏ”ｃｍ−’
程度のＰ湯導電性を有する半導体基板】上に衆知のフォ
トエツチング技術と反応性イオンエツチング技術を用い
て溝２を形成し、溝内壁にシリコン酸化膜（Ｓｉ０２膜
）およびシリコン窒化膜（Ｓｉ３Ｎ４膜）を形成し、こ
の中に素子分離絶縁体３を埋め込む。素子分離絶縁体３
は周囲の素子との電気的な絶縁をとるために設ける。
程度のＰ湯導電性を有する半導体基板】上に衆知のフォ
トエツチング技術と反応性イオンエツチング技術を用い
て溝２を形成し、溝内壁にシリコン酸化膜（Ｓｉ０２膜
）およびシリコン窒化膜（Ｓｉ３Ｎ４膜）を形成し、こ
の中に素子分離絶縁体３を埋め込む。素子分離絶縁体３
は周囲の素子との電気的な絶縁をとるために設ける。
（ｂ）次に半導体基板の表面にＳｉＯ，Ｉ臭Ｓｉ、Ｎ、
膜、ＳｉＯ，埃を順次積層した第１マスク被膜４′ｆ：
形成する。次に衆知のフォトエツチング技術を用いて所
望の領域の第１マスク被膜及び半導体基板１′を順次エ
ツチングし、第１容量溝５を形成する。
膜、ＳｉＯ，埃を順次積層した第１マスク被膜４′ｆ：
形成する。次に衆知のフォトエツチング技術を用いて所
望の領域の第１マスク被膜及び半導体基板１′を順次エ
ツチングし、第１容量溝５を形成する。
第１マスク破膜であるＳｉｎ、膜、５ｉｓＮ＊膜、５ｉ
（ｈＮの好ましい厚さはそれぞれ３００〜１０００Ａ。
（ｈＮの好ましい厚さはそれぞれ３００〜１０００Ａ。
第１容：１＠５の深さは特に制約はないが、１〜２μｍ
程度あれば良い。
程度あれば良い。
（ｃ）次にウェーハ全面に第２マスク被膜６を形成する
。この第２マスク被膜６はＳｉｎ、 、Ｓｉ、Ｎ４等を
用いれば良く次工程での第１容量溝５ｏｔｏ壁へのボロ
ン拡散を防止するマスクの役割と、酸化を防止する役割
金持つ。第２マスク被膜６の膜厚はボロン拡散を防止す
る必要上５ｉＯ１、Ｓｉｎ Ｎａであれば２０００〜４
０００Ａ程度設ければ良い。
。この第２マスク被膜６はＳｉｎ、 、Ｓｉ、Ｎ４等を
用いれば良く次工程での第１容量溝５ｏｔｏ壁へのボロ
ン拡散を防止するマスクの役割と、酸化を防止する役割
金持つ。第２マスク被膜６の膜厚はボロン拡散を防止す
る必要上５ｉＯ１、Ｓｉｎ Ｎａであれば２０００〜４
０００Ａ程度設ければ良い。
（ｄ）第１容１ｕｔｓ側壁にのみ第２マスク被膜６′を
残し、第１容量酵５底部及び半導体基板表面の第２マス
ク被膜を除去する。この工程は反応性イオンエツチング
技術を用いれは容易に実現することができる。次に第１
容量溝５底部に第２容量溝７を形成する。第２容量溝７
の好ましい深さは２〜３μｍである。この工程も反応性
イオンエツチングを用いれば容易に実現できる。
残し、第１容量酵５底部及び半導体基板表面の第２マス
ク被膜を除去する。この工程は反応性イオンエツチング
技術を用いれは容易に実現することができる。次に第１
容量溝５底部に第２容量溝７を形成する。第２容量溝７
の好ましい深さは２〜３μｍである。この工程も反応性
イオンエツチングを用いれば容易に実現できる。
（ｅ）次に熱酸化により第２容ｉ溝７内に拡散層分離／
Ｉ５８を形成する。拡散層分離層８の好ましい深さはＯ
，１〜０．４μｍである。次に、反応性イオンエツチン
グ技術を用いて第２容ｆ溝７１１１＋１１の拡散分離ｔ
ｄＢを残し、第２容量溝７底部の拡散分離層８を除去す
る。この際半導体基板１表面の第１マスク被膜の最上層
の５ｉ０１膜は同時に除去されるが、その下層の５ｆｓ
Ｎ＋膜お工びＳ ｉ ０２ ｋは次工程のために残して
おく必要がある。
Ｉ５８を形成する。拡散層分離層８の好ましい深さはＯ
，１〜０．４μｍである。次に、反応性イオンエツチン
グ技術を用いて第２容ｆ溝７１１１＋１１の拡散分離ｔ
ｄＢを残し、第２容量溝７底部の拡散分離層８を除去す
る。この際半導体基板１表面の第１マスク被膜の最上層
の５ｉ０１膜は同時に除去されるが、その下層の５ｆｓ
Ｎ＋膜お工びＳ ｉ ０２ ｋは次工程のために残して
おく必要がある。
（ｆ）次に第２谷璽＠７底部の半導体基板】を反応性イ
オンエツチングによりエツチングし第３容量溝９を形成
する。第３容量溝９の深さは４〜７μｍ程度あれば良い
。次に第３容量溝９の内壁にボロンを拡散しＰ＋拡散層
１０を形成する。この除、第】容量溝５および第２容量
溝７内壁の第２マスク破膜６．拡散分離層８がボロンの
拡散を阻止するマスクとなるためこの部分Ｋｔ、ｔＰ
拡散層は形成されず、第３容！溝９の内壁にのみにＰ＋
拡散層１０が形成される。
オンエツチングによりエツチングし第３容量溝９を形成
する。第３容量溝９の深さは４〜７μｍ程度あれば良い
。次に第３容量溝９の内壁にボロンを拡散しＰ＋拡散層
１０を形成する。この除、第】容量溝５および第２容量
溝７内壁の第２マスク破膜６．拡散分離層８がボロンの
拡散を阻止するマスクとなるためこの部分Ｋｔ、ｔＰ
拡散層は形成されず、第３容！溝９の内壁にのみにＰ＋
拡散層１０が形成される。
（ｇ）次にＭ３容量溝９内に容量絶縁膜】Ｉを形成する
容量絶縁膜１１は熱酸化５ｉ０１膜もしくは熱酸化３ｉ
０．膜と３ｉ３Ｎ４Ｍ！’が積層されてなる構造を有す
る膜を用いれば艮い。容量絶縁膜】１の膜厚ｔｊ： Ｓ
ｉＯｔ Ｈテ］ ＯＯ〜２００Ａ カ好ましイ。次ニ
１！極となるｎ型不純物全ドープし友ポリシリコン膜を
半導体基板表面および第１容１ｋｇ ５ 、第２容ｉ１
溝７％第３容量溝内に被着さす。ここで第１゜第２およ
び第３の容量溝は開口部が】μｍＸ１μｍ程であるので
、０．５μｍ８Ｗｌの膜厚のポリシリコン膜金被着すれ
ば溝内部を埋めることができる。
容量絶縁膜１１は熱酸化５ｉ０１膜もしくは熱酸化３ｉ
０．膜と３ｉ３Ｎ４Ｍ！’が積層されてなる構造を有す
る膜を用いれば艮い。容量絶縁膜】１の膜厚ｔｊ： Ｓ
ｉＯｔ Ｈテ］ ＯＯ〜２００Ａ カ好ましイ。次ニ
１！極となるｎ型不純物全ドープし友ポリシリコン膜を
半導体基板表面および第１容１ｋｇ ５ 、第２容ｉ１
溝７％第３容量溝内に被着さす。ここで第１゜第２およ
び第３の容量溝は開口部が】μｍＸ１μｍ程であるので
、０．５μｍ８Ｗｌの膜厚のポリシリコン膜金被着すれ
ば溝内部を埋めることができる。
（ｈ）次に半導体基板表面に被着されたポリシリコンを
反応性イオンエツチングを用いて除去し、溝内部にポリ
シリコン電極１２を形成する。この時、第１容賞溝５の
内部のポリシリコン電極も多少エツチングされるが、第
２容Ｍｋｈａ ７内部のポリシリコン電極はエツチング
されないように注意する必要がある。
反応性イオンエツチングを用いて除去し、溝内部にポリ
シリコン電極１２を形成する。この時、第１容賞溝５の
内部のポリシリコン電極も多少エツチングされるが、第
２容Ｍｋｈａ ７内部のポリシリコン電極はエツチング
されないように注意する必要がある。
（ｉ）次に第１容量溝側壁の第２マスク被膜６をエツチ
ング除去し、ダイレクトコンタクト孔】３を開口する。
ング除去し、ダイレクトコンタクト孔】３を開口する。
次にｎ型不純物を拡散しポリシリコン’！Ｅ悼１２を更
Ｋｎ型にドープすると共に第１容量溝のダイレクトコン
タクト孔Ｊ３に接する半導体基板にｎ 拡散ｒｃｔｓ１
４ｗ形成し、ポリシリコン電極Ｉ２とｎ 拡散層１４を
電気的に接続する。
Ｋｎ型にドープすると共に第１容量溝のダイレクトコン
タクト孔Ｊ３に接する半導体基板にｎ 拡散ｒｃｔｓ１
４ｗ形成し、ポリシリコン電極Ｉ２とｎ 拡散層１４を
電気的に接続する。
（ｊ）次に熱酸化により第１容量溝上部のポリシリコン
電極を酸化し絶縁酸化膜】５を形成する。絶縁酸化膜】
５は４０００〜８０００Ａ８度の厚さが好ましい。絶縁
酸化膜１５はワード線とポリシリコン′１ｉＬ極】２と
を絶縁する役割を果す。この際、半導体基板表面は第２
マスク層のＳｉ、Ｎ、膜が設けられているため酸化され
ず、Ｓｉｎ、膜は厚くならない０ （社）次に第１マスク被膜をエツチング除去し通常の工
ａＫ！ ｖＭＯ８ＦＥＴｅ形１１ｉ３ｉ、形石１ｉ３ｉ
８ＦＥＴＯケート電極はワード線′亀倹】６として機能
し。
電極を酸化し絶縁酸化膜】５を形成する。絶縁酸化膜】
５は４０００〜８０００Ａ８度の厚さが好ましい。絶縁
酸化膜１５はワード線とポリシリコン′１ｉＬ極】２と
を絶縁する役割を果す。この際、半導体基板表面は第２
マスク層のＳｉ、Ｎ、膜が設けられているため酸化され
ず、Ｓｉｎ、膜は厚くならない０ （社）次に第１マスク被膜をエツチング除去し通常の工
ａＫ！ ｖＭＯ８ＦＥＴｅ形１１ｉ３ｉ、形石１ｉ３ｉ
８ＦＥＴＯケート電極はワード線′亀倹】６として機能
し。
ＭＩＳＦＥＴのソース（又はドレイン）であるｎ＋拡散
Ｉ―１７がｎ＋拡散Ｉｆ１１４と電気的に接続するよう
にする。
Ｉ―１７がｎ＋拡散Ｉｆ１１４と電気的に接続するよう
にする。
（６次に層間ＩＰ！縁膜としてリンガラス膜（ＰＳＧ膜
）１８を形成し、コンタクト孔１９を開口した後、ビッ
ト線電極２０を配線してＭＯＳＦＥＴの他方のｎ＋拡散
層Ｉ７と１！気的に接続を形成する０最後に保護膜２１
を形成し、耐湿性を向上する。
）１８を形成し、コンタクト孔１９を開口した後、ビッ
ト線電極２０を配線してＭＯＳＦＥＴの他方のｎ＋拡散
層Ｉ７と１！気的に接続を形成する０最後に保護膜２１
を形成し、耐湿性を向上する。
保−膜２】はＰＳＧ等を用いれは良い。
以上述べた工うに、本発明によると半導体記憶。
装置におけるコンデンサの一方の電極取出し部のｎ＋拡
散層とコンデンサを形成するＰ＋拡散層との間に厚い絶
縁膜がある友め、高＃度層が隣接することによって生じ
る漏れ電流がなく、情報保持特性が良くなるという効果
があり、ま友高凹度集積化ができるという効果がある。
散層とコンデンサを形成するＰ＋拡散層との間に厚い絶
縁膜がある友め、高＃度層が隣接することによって生じ
る漏れ電流がなく、情報保持特性が良くなるという効果
があり、ま友高凹度集積化ができるという効果がある。
第１図は本発明の一実施例の半導体メモリセル構造の断
面図である。！＠２図（ａ）〜（ハに、本発明の一実施
例の製造方法の略工程を説明する素子断面図である。第
３図及び第４図は従来技術による半導体メモリセル構造
断面図である。 １・・・・・・半導体基板Ｓ２・・・・・・素子分離溝
、３・・・・・・素子分離絶縁体、４・・・・・・第１
マスク破股、５・・・・・・第１容量溝、６・・・・・
・第２マスク板膜、７・・・・・・第２容！溝、８・・
・・・・拡散要分＃ａ層、９・・・・・・第３容量溝。 １０・・・・・・Ｐ＋拡散層、］】・・・・・・容量絶
縁膜、１２・・・・・・ポリシリコン寛ｍ、１３・・・
・・・ダイレクトコンタクト孔％ １４・・・・・−ｎ
＋拡散層、】５・・・・・・絶縁酸化膜、１６・・・・
・・ワード線電極、】７・・・・・・ｎ 拡散層、１８
−０．−０Ｐ Ｓ Ｇ ［，１９−・・・−１７タクト
孔、２０・・・・・・ピッ）＃電極、２】・・・・・・
保−膜、２５・・・・・・溝、３１・・・・・・シリコ
ン基板。 代理人 弁理士 内 原 晋。
面図である。！＠２図（ａ）〜（ハに、本発明の一実施
例の製造方法の略工程を説明する素子断面図である。第
３図及び第４図は従来技術による半導体メモリセル構造
断面図である。 １・・・・・・半導体基板Ｓ２・・・・・・素子分離溝
、３・・・・・・素子分離絶縁体、４・・・・・・第１
マスク破股、５・・・・・・第１容量溝、６・・・・・
・第２マスク板膜、７・・・・・・第２容！溝、８・・
・・・・拡散要分＃ａ層、９・・・・・・第３容量溝。 １０・・・・・・Ｐ＋拡散層、］】・・・・・・容量絶
縁膜、１２・・・・・・ポリシリコン寛ｍ、１３・・・
・・・ダイレクトコンタクト孔％ １４・・・・・−ｎ
＋拡散層、】５・・・・・・絶縁酸化膜、１６・・・・
・・ワード線電極、】７・・・・・・ｎ 拡散層、１８
−０．−０Ｐ Ｓ Ｇ ［，１９−・・・−１７タクト
孔、２０・・・・・・ピッ）＃電極、２】・・・・・・
保−膜、２５・・・・・・溝、３１・・・・・・シリコ
ン基板。 代理人 弁理士 内 原 晋。
Claims (2)
- （１）第１導電性の半導体基板の一主面に設けられた浅
い第１容量溝と、該第１容量溝を更に深く堀って設けら
れた第２容量溝と、該第２容量溝を更に深く堀って設け
られた第３容量溝と、第２容量溝側壁の半導体基板に形
成された絶縁層と第３容量溝側壁及び底面の半導体基板
に形成された第一導電性の高不純物層と、前記第３容量
溝内壁に形成された容量絶縁膜と、前記第１、第２およ
び第３容量溝内に埋め込まれた電極と、第１容量溝上部
側壁の半導体基板に形成された第２導電性の高濃度不純
物層と、前記第１容量溝上部の電極を酸化した酸化膜と
、前記半導体基板表面に形成されたＭＯＳＦＥＴのソー
ス又はドレインとなる第２導電性の高濃度不純物層とを
有し、第１容量溝内に埋め込まれた電極と前記ＭＯＳＦ
ＥＴのソース又はドレインとなる第２導電性の高濃度不
純物層とが前記第１容量溝上部側壁の半導体基板に形成
された第２導電性の高濃度不純物層を介して電気的に接
続されていることを特徴とする半導体記憶装置。 - （２）第１導電性を有する半導体基板の一主面に第１容
量溝を形成する工程と、前記第１容量溝を深く堀って第
２容量溝を形成する工程と、第１容量溝側壁に絶縁被膜
を形成する工程と、第２容量溝側壁の半導体基板に絶縁
層を形成する工程と、第２容量溝を更に深く堀って第３
容量溝を形成する工程と、第３容量溝側壁及び底面の半
導体基板に形成された第１導電性を有する高濃度不純物
層を形成する工程と、第３容量溝内壁に容量絶縁膜を形
成する工程と、第１容量溝、第２容量溝及び第３容量溝
内に電極を形成する工程と、第１容量溝内壁上部の前記
絶縁被膜を除去し該絶縁被膜を除去した側壁の半導体基
板に第２導電性の高濃度不純物層を形成し該第２導電性
高濃度不純物層と第１容量溝内の電極とを電気的に接続
する工程と、第１容量溝上部の電極に酸化膜を形成する
工程と、半導体基板上面にＭＯＳＦＥＴのソース又はド
レインとなる第２導電性の高濃度不純物層を前記第１容
量溝上部側壁の半導体基板に形成された第２導電性の高
濃度不純物層に電気的に接続するように形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60244505A JPS62104073A (ja) | 1985-10-30 | 1985-10-30 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60244505A JPS62104073A (ja) | 1985-10-30 | 1985-10-30 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62104073A true JPS62104073A (ja) | 1987-05-14 |
Family
ID=17119673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60244505A Pending JPS62104073A (ja) | 1985-10-30 | 1985-10-30 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62104073A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208659A (ja) * | 1986-03-03 | 1987-09-12 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ |
| JPH01146353A (ja) * | 1987-12-02 | 1989-06-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0713253A1 (en) * | 1994-11-15 | 1996-05-22 | Siemens Aktiengesellschaft | Trench capacitor DRAM cell |
-
1985
- 1985-10-30 JP JP60244505A patent/JPS62104073A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208659A (ja) * | 1986-03-03 | 1987-09-12 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ |
| JPH01146353A (ja) * | 1987-12-02 | 1989-06-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0713253A1 (en) * | 1994-11-15 | 1996-05-22 | Siemens Aktiengesellschaft | Trench capacitor DRAM cell |
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