JPS63151071A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63151071A JPS63151071A JP61299414A JP29941486A JPS63151071A JP S63151071 A JPS63151071 A JP S63151071A JP 61299414 A JP61299414 A JP 61299414A JP 29941486 A JP29941486 A JP 29941486A JP S63151071 A JPS63151071 A JP S63151071A
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- electrodes
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- storage capacitor
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は蓄積容量に一時的に電荷を貯えることにより記
憶機能を有する半導体装置に関するものである。
憶機能を有する半導体装置に関するものである。
従来の技術
単位面積当りの静電容量を増大させるための一方法とし
て、半導体基板に溝を形成しその側壁を利用するトレン
チキャパシタが提案されている。
て、半導体基板に溝を形成しその側壁を利用するトレン
チキャパシタが提案されている。
４Ｍ〜１６Ｍビット／チップの集積度を達成するための
重要な技術と予想されている。
重要な技術と予想されている。
発明が解決しようとする問題点
従来のトレンチキャパシタではセル内に深く掘られた溝
またはメモリーセル周囲の分離領域として形成された溝
の側面を利用するものであった。
またはメモリーセル周囲の分離領域として形成された溝
の側面を利用するものであった。
これでは、基板表面積当りのプレート電極面積の増大は
トレンチ深さを深くする以外に達成する方法がなく６４
Ｍビット／チップ以上の集積度の向上は壁につきあたる
ことになる。本発明は従来のトレンチキャパシターの限
界を越えてさらに高集積化を進めることを可能にする高
容量の蓄積容量を実現することを目的になされたもので
ある。
トレンチ深さを深くする以外に達成する方法がなく６４
Ｍビット／チップ以上の集積度の向上は壁につきあたる
ことになる。本発明は従来のトレンチキャパシターの限
界を越えてさらに高集積化を進めることを可能にする高
容量の蓄積容量を実現することを目的になされたもので
ある。
問題点を解決するだめの手段
本発明においては、微細な直径を有する円柱状の電極と
その周囲を覆う円筒状誘電体薄膜を多数個、半導体基板
内部に埋設して蓄積容量として用いる構成とする。この
蓄積容量の上部表面にスイッチ・トランジスタを形成す
る。
その周囲を覆う円筒状誘電体薄膜を多数個、半導体基板
内部に埋設して蓄積容量として用いる構成とする。この
蓄積容量の上部表面にスイッチ・トランジスタを形成す
る。
作用
半導体基板表面スイッチ・トランジスタのみあって、そ
の下方の基板内に多数の微細な円柱状電極が埋設されて
いて、円柱状電極の表面積の総和がキャパシター電極で
あるので、きわめて高容量の蓄積容量値が得られる。
の下方の基板内に多数の微細な円柱状電極が埋設されて
いて、円柱状電極の表面積の総和がキャパシター電極で
あるので、きわめて高容量の蓄積容量値が得られる。
° 実施例
本発明の一実施例を第１図に示す。
Ｐ型シリコン基板１の表面近傍に分離領域２とその下の
メモリーセル間のリーク防止のためのＰ＋チャンネルス
トッパー３、基板表面に厚さ１０ｎｌ１１のゲート酸化
膜４を介して設置されたポリシリコンのゲート６、ゲー
ト６により互いに隔てられた１不鈍物領域であるビット
線端子８と蓄積ノードである１０１Ｌ、分離領域２に沿
ったｎ＋不純鈍物域１ｏｂ基板内部のｎ＋不純物領域１
００とそこへ接続されたｎ 領域である円柱状の蓄積容
量電極１１およびその側面を少くとも覆う円筒状誘電体
薄膜（厚さ１’ｏｎｍ）１２とが形成されている。
メモリーセル間のリーク防止のためのＰ＋チャンネルス
トッパー３、基板表面に厚さ１０ｎｌ１１のゲート酸化
膜４を介して設置されたポリシリコンのゲート６、ゲー
ト６により互いに隔てられた１不鈍物領域であるビット
線端子８と蓄積ノードである１０１Ｌ、分離領域２に沿
ったｎ＋不純鈍物域１ｏｂ基板内部のｎ＋不純物領域１
００とそこへ接続されたｎ 領域である円柱状の蓄積容
量電極１１およびその側面を少くとも覆う円筒状誘電体
薄膜（厚さ１’ｏｎｍ）１２とが形成されている。
基板１がプレート電極として働らき、基板１・誘電体薄
膜１２・計領域１１とで蓄積容量が形成されている。
膜１２・計領域１１とで蓄積容量が形成されている。
基板内部の計領域１００は円柱状の蓄積容量電極１１を
互いに横方向に接続するもので、ｎ＋領域１０ｂを経由
して、蓄積ノード１０＆と接続されている。ワード線と
してのゲート６に正電位が印加されるとビット線として
のアルミ線７と蓄積容量電極間が導通し、信号の書込み
・読出しがなされる。Ｗｅ ｅ １１ で示した領域が
１メモリーセルである。
互いに横方向に接続するもので、ｎ＋領域１０ｂを経由
して、蓄積ノード１０＆と接続されている。ワード線と
してのゲート６に正電位が印加されるとビット線として
のアルミ線７と蓄積容量電極間が導通し、信号の書込み
・読出しがなされる。Ｗｅ ｅ １１ で示した領域が
１メモリーセルである。
第２図に蓄積容量の製造工程の一例を示す。
Ｐ型半導体基板１表面に酸化膜マスク１３を用いて直径
０．１μｍ深さ１μｍの円柱状溝を複数個形成しく第２
図ａ）、溝内部を１２００ｔｌ：での直接熱窒化して、
ｓｏｎｍの窒化膜１２を成長せしめそこへ多結晶シリコ
ン１１を埋設する（第２図ｂ）、この後計領域１０Ｃ’
を拡散しエピタキシャル層１ａを約２μｍ厚成長せしめ
る。これによりポリシリコン１１内もｎ＋型になり、第
１図のｎ＋領域１００が形成される。
０．１μｍ深さ１μｍの円柱状溝を複数個形成しく第２
図ａ）、溝内部を１２００ｔｌ：での直接熱窒化して、
ｓｏｎｍの窒化膜１２を成長せしめそこへ多結晶シリコ
ン１１を埋設する（第２図ｂ）、この後計領域１０Ｃ’
を拡散しエピタキシャル層１ａを約２μｍ厚成長せしめ
る。これによりポリシリコン１１内もｎ＋型になり、第
１図のｎ＋領域１００が形成される。
発明の効果
以上のように本発明によれば、キャノくシタ電極は微細
な円柱状のｎ＋領領域表面積の総和であるから、より微
細な電極がより多数個形成される程蓄積容量値は増大す
る。円柱状電極の半径をｒ、高さをｈとし、誘電体膜厚
を無視しすきまなく並べたとき、所要基板面積に対し電
極面積はＲ＝ｉ（ｈ／ｒ）倍に増大する。上記の例では
これは３０倍を越える。
な円柱状のｎ＋領領域表面積の総和であるから、より微
細な電極がより多数個形成される程蓄積容量値は増大す
る。円柱状電極の半径をｒ、高さをｈとし、誘電体膜厚
を無視しすきまなく並べたとき、所要基板面積に対し電
極面積はＲ＝ｉ（ｈ／ｒ）倍に増大する。上記の例では
これは３０倍を越える。
この様に本発明によれば、高集積化メモリーセル当りの
基板表面が減少しても、（ｈ／ｒ） を増大させるこ
とにより蓄積容量を必要な値に保つことが出来る。
基板表面が減少しても、（ｈ／ｒ） を増大させるこ
とにより蓄積容量を必要な値に保つことが出来る。
よって本発明は６４Ｍビット／チップ以上の高集積・大
容量メモリへの道を拓くものである。
容量メモリへの道を拓くものである。
第１図は本発明の一実施例としてのキャパシタセルの断
面図、第２図は同実施例のセルの要部の製造工程断面図
である。 １・・・・・・シリコン基板、２・・・・・・分離領域
、１１・・・・・・蓄積容量電極、１２・・・・・・円
筒状誘電体薄膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
面図、第２図は同実施例のセルの要部の製造工程断面図
である。 １・・・・・・シリコン基板、２・・・・・・分離領域
、１１・・・・・・蓄積容量電極、１２・・・・・・円
筒状誘電体薄膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- １導電型半導体基板表面のゲート絶縁膜を介して設け
られたゲートとそれにより隔てられて上記基板表面に形
成されたビット線端子・蓄積ノードとしての２導電型領
域とで構成されるスイッチトランジスタ、並びに上記ト
ランジスタの下方の上記基板内部にあって上記蓄積ノー
ドへ接続された複数個の２導電型円柱電極とその側面を
少くとも覆う誘電体薄膜と上記基板とで構成される蓄積
容量とを有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299414A JPS63151071A (ja) | 1986-12-16 | 1986-12-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299414A JPS63151071A (ja) | 1986-12-16 | 1986-12-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63151071A true JPS63151071A (ja) | 1988-06-23 |
Family
ID=17872250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61299414A Pending JPS63151071A (ja) | 1986-12-16 | 1986-12-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63151071A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0320078A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| WO2004027861A1 (de) * | 2002-09-16 | 2004-04-01 | Infineon Technologies Ag | Halbleiterbauteil mit im substrat vergrabenen kondensatoren und davon isolierter bauelementschicht |
-
1986
- 1986-12-16 JP JP61299414A patent/JPS63151071A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0320078A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| WO2004027861A1 (de) * | 2002-09-16 | 2004-04-01 | Infineon Technologies Ag | Halbleiterbauteil mit im substrat vergrabenen kondensatoren und davon isolierter bauelementschicht |
| US7214582B2 (en) | 2002-09-16 | 2007-05-08 | Infineon Technologies Ag | Semiconductor substrate and semiconductor circuit formed therein and fabrication methods |
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