KR950009890B1 - 반도체기억장치 - Google Patents

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KR950009890B1
KR950009890B1 KR1019910008714A KR910008714A KR950009890B1 KR 950009890 B1 KR950009890 B1 KR 950009890B1 KR 1019910008714 A KR1019910008714 A KR 1019910008714A KR 910008714 A KR910008714 A KR 910008714A KR 950009890 B1 KR950009890 B1 KR 950009890B1
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유스케 고야마
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체기억장치
제1a도는 본 발명의 제1실시예에 따른 DRAM의 메모리셀의 단면구조를 나타낸 도면.
제1b도는 제1a도의 메모리셀의 게이트전극길이방향(워드선길이방향)의 소자분리영역에 대응되는 단면구조를 나타낸 도면.
제2도는 본 발명의 제2실시예에 따른 DRAM의 메모리셀의 단면구조를 나타낸 도면.
제3도 및 제4도는 각각 종래의 DRAM의 메모리셀의 단면구조를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2,12,24 : 층간절연막
3,19 : 캐패시터게이트절연막 4 : 도전층(전하축적전극)
5,13 : N+형 에피텍셜층(소오스/드레인화산층)
6,14 : P-형 에피텍셜층 7,15 : 게이트절연막
8,16 : 워드선(게이트전극) 9 : 층간절연막
10 : 절연층기판 11,22 : 비트선
17,21 : N+확산층(소오스/드레인확산층)
18 : 하부캐패시터전극(축적노드전극)
20 : 상부캐패시터전극(셀플레이트전극)용 도전막
[산업상의 이용분야]
본 발명은 반도체기억장치에 관한 것으로, 특히 크로스포인트형 메모리셀을 구비한 반도체기억장치에 관한 것이다.
[종래의 기술 및 문제점]
다이나믹형 랜덤억세스메모리(DRAM)는 고집적화를 추진하고 있는데, 그에 수반하여 캐패시터면적이 감소되어 메모리내용의 오독출이나 방사선에 따른 데이터파괴등이 커다란 문제로 되고 있다.
상기와 같은 문제점을 해결하기 위해 캐패시터에 다양한 구조를 갖추게 하는 제안이 이루어져 있는 바, 그 하나가 적층형 캐패시터ㆍ셀구조로서 그 종래예를 제3도에 도시했다.
제3도에 있어서, 참조부호 30은 반도체기판, 31은 기판표면에 선택적으로 형성된 소자분리용 필드산화막, 32는 기판표면에 형성된 게이트 산화막, 33은 전송용 MOS 트랜지스터의 게이트전극(워드선), 34는 상기 MOS 트랜지스터의 소오스/드레인확산층이다.
상기와 같이 소자분리된 반도체기판상에 형성된 MOS 트랜지스터의 상부가 제1층간절연막(36)으로 덮여지게 되고, 여기에 제1접속구멍이 개공되어 이 접속구멍을 통해 상기 MOS 트랜지스터의 소오스/드레인 화간층(34)의 한쪽과 접속되도록 하부캐패시터전극(36 ; 축적노드전극)이 형성되며, 이 하부캐패시터전극(36)상에 캐패시터게이트절연막(37)을 매개해서 상부 캐패시터전극(38 ; 셀플레이트전극)이 형성되어 있다. 그리고 하부캐패시터전극(36) 및 캐패시터게이트절연막(37) 및 상부캐패시터전극(38)으로 이루어진 전하축적용 MIM(금속-절연물-금속 캐패시터가 형성되어 있다. 이와 같이 형성된 MIM 캐패시터의 상부가 제2층간절연막(39)으로 덮어지게 되고, 여기에 제2접속구멍이 개공되며, 이 접속구멍을 통해 상기 MOS 트랜지스터의 소오스/드레인 확산층(34)의 다른쪽과 접속되도록 비트선(40)이 형성되어 있다.
이와 같은 적층형 캐패시터ㆍ셀은 MIM 캐패시터영역이 3차원 구조를 하고 있기 때문에 소자분리영역, MOS 트랜지스터영역, 비트선 접속영역 또는 그들 간격등 평면적인 점유면적이 커지게 되어 미세화가 곤란하다고 하는 문제가 있다. 또 반도체기판에 파여진 도랑(트렌치)를 이용한 트렌치형 캐패시터ㆍ셀에 있어서도 동일한 문제가 있다.
한편, 일본국 특허공개공보소 64-25461호, 특허공개공보소 64-25462호, 특허공개공보소 62-25466호에는 제4도에 나타낸 바와 같이 종형 MOS 트랜지스터의 구조를 갖춘 메모리셀이 도시되어 있다. 이 메모리셀은 N형 반도체기판(40)상에 형성된 P+형 반도체기판(41)에 도랑(42)을 설치하고, 그 도랑(42)내에 캐패시터게이트절연막(43)으로서 유전체막(예컨대 SiO2막)을 형성한 후, N형 전하축적전극(44)을 형성하며, 이 전하축적전극(44) 윗면에 워드선(45 ; 게이트전극) 및 이 워드선(45)의 주위를 에워싸는 게이트산화막(46)을 형성하고, 이 게이트산화막(46)의 측벽과 상기 캐패시터게이트절연막(43) 사이의 영역에 P형 반도체층(47)을 형성하며, 상기 게이트산화막(46) 윗면 및 상기 P형 반도체층(47) 윗면에 층간절연막(48)을 형성하면서 이 층간절연막(48)에 비트선 접속용 접속구멍을 개공하여 이 접속구멍내에 N+형 반도체층(49)을 형성한다. 또한 이 N+형 반도체층(49)과 접속되도록 기판상의 전체면에 도전막(예컨대, 다결정 실리콘막)을 퇴적시키면서 이 도전막을 패터닝하여 비트선(50)을 형성하고 있다.
상기와 같이 반도체기판에 형성된 도랑형 캐패시터상에 종형 구조를 갖춘 MOS 트랜지스터가 배치된 메모리셀은 MOS 트랜지스터 영역의 평면적인 점유면적이 축소되고, 비트선(50)과 워드선(45)간의 교차점(크로스포인트)에 메모리셀이 존재하는 크로스포인트형 메모리셀을 형성할 수 있게 된다.
그러나, 상기한 바와 같은 종래의 크로스포인트형 메모리셀은 미세화에 따라 충분한 캐패시터용량을 확보하는 것이 곤란하게 된다. 즉, 캐패시터용량을 증대시키는 방법으로서, 캐패시터게이트절연막(43)으로서 유전율이 높은 유전체막(예컨대, Ta2O5막, PZT막등)을 이용하는 것이 제안되고 있으나, 이와 같은 유전율이 높은 재료는 막성장방법이 어려운 바, 예컨대 고온열처리에 의해 그 특성이 현저하게 열산화된다고 하는 것이 알려져 있다. 이에 대해 상기한 바와 같은 종형 MOS 트랜지스터의 구조를 구비한 메모리셀의 제조에 대해서는 캐패시터형성후에 워드선(45) 및 비트선(50)을 형성하기 때문에 열공정의 단축화 또는 저온화가 곤란해진다고하는 문제가 있었다
상기한 바와 같이 종래의 반도체기억장치는 한층 고집적화를 진행시킬 경우에 메모리셀의 미세화 또는 캐패시터용량을 충분히 확보하는 것이 곤란해진다는 문제가 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 설명한 것으로, 메모리셀의 미세화 및 캐패시터용량을 충분히 확보할 수 있으며, 또한 한층 고집적화에 적당한 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 절연층기판(10)상에 비트선(11)이 형성되고, 이 비트선(11)상에 종형구조를 구비한 MOS 트랜지스터(13∼17)가 형성되며, 이 MOS 트랜지스터(13∼17)상에 MIM 캐패시터(18∼20)가 적층되어, 상기 비트선(11)과 워드선(16)의 평면내에서의 크로스포인트에 존재하는 크로스포인트형 메모리셀을 구비한 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 따른 반도체기억장치의 크로스포인트형 메모리셀에 의하면, 메모리셀의 평면적인 점유면적이 작아지게 되고, 더욱이 MOS 트랜지스터 하측에 비트선이 설치되며, 상측에 MIM 캐패시터가 적층됨에 따라 캐패시터 형성전에 비트선 및 워드선을 형성할 수 있게 되어 캐패시터형성후의 열공정의 단축화 및 저온화가 용이해지고, 캐패시터게이트절연막으로서 유전율이 높은 유전체막을 이용할 수 있으므로 메모리셀을 미세화시켜도 충분한 캐패시터 용량을 확보할 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1a도는 본 발명의 제1실시예에 따른 DRAM에서의 크로스포인트형 메모리셀의 단면구조를 나타낸 것으로, 이 메모리셀의 게이트전극길이방향(워드선 길이방향)의 소자분리영역의 단면구조를 제1b도에 도시했다. 즉, 제1a도 및 제1b도에 있어서, 참조부호 10은 절연층기판(또는 반도체기판상에 형성된 절연층)으로, 이 절연층 기판상에 도전층(예컨대, 다결정실리콘막)이 퇴적되어 패터닝됨으로써 비트선(11)이 형성된다. 이 비트선(11) 및 상기 절연층기판(10)상의 전체면에 제1층간절연막(12)이 형성되고, 이 제1층간절연막(12)에 비트선 접속용 제1접속구멍이 개공되며, 이 비트선 접속구멍 저면의 비트선 노출부상에 N+형 에피텍셜층(13)이 형성되어 있다.
이 경우, N+형 에피텍셜층(13)이 이 제1접속구멍을 매립시킬 때까지 성장되면서 SOI(실리콘ㆍ온ㆍ인슐레이터) 기술에 의해 N+형 에피텍셜층상에는 N+형 에피텍셜층(13)이 성장형성되고, 상기 제1층간절연막(12)상에는 P-형 에피텍셜층(14)이 형성되며, 상기 N+형 에피텍셜층(13)은 전송용 MOS 트랜지스터의 소오스/드레인의 한쪽의 영역(N+확산층)으로 된다. 상기 N+형 에피텍셜층(13) 및 P-형 에피텍셜층(14) 상의 일부에는 게이트절연막(15)에 의해 주면이 에워싸여진 워드선(16 ; 상기 MOS 트랜지스터용 게이트전극)이 형성되어 있다. 이 게이트절연막(15)에 의해 에싸인 워드선(16)의 형성공정은 먼저 상기 N+형 에피텍셜층(13)상 및 P-형 에피텍셜층(14) 상에 게이트절연막(15)상에 도전층이 퇴적된 후 패터닝되어 워드선(16)이 형성되며, 또한 전체면의 게이트절연막(15)이 형성되고, 이 게이트절연막(15)상에 도전층이 퇴적된 후 패터닝되어 워드선(16)이 형성되며, 또한 전체면에 게이트절연막(15)이 형성되면서 워드선(16)의 윗면 및 측면의 게이트절연막(15)을 제외하고 그 이외의 영역의 게이트절연막을 제거한다.
이 경우, 게이트길이방향의 소자분리를 실시하기 위해 워드선(16)에 따라 게이트절연막(15)이 패터닝되고, 이를 마스크로 이용해서 워드선(16)의 노출부에 두꺼운 산화막(25)이 형성되어 있다. 더욱이 상기 P-형 에피텍셜층(14) 상에 상기 게이트절연막(15)에 의해 주면이 에워싸인 워드선(16)이 완전하게 피복될 때까지 P-형 에피텍셜층(14)이 성장형성되면서 이 위에 제2층간절연막(24)이 형성되고, 이 제2층간절연막(24)에 축적노드접속용 제2접속구멍이 개공되어 있다. 그리고 이 제2접속구멍 저면의 상기 P-형 에피텍셜층(14)의 노출부로 이온주입이 실행되어 상기 MOS 트랜지스터의 소오스/드레인의 다른쪽 영역으로되는 N+화간층(17)이 형성되어 있다. 또한, 상기 MOS 트랜지스터의 채널영역은 게이트전극(16)의 상하소오스/드레인영역(13,17)간의 게이트절연막(15)에 따라 형성되어 있다. 더욱이 상기 제2접속구멍을 통해 MOS 트랜지스터의 소오스/드레인 영역의 다른쪽 N+확산층(17)과 접속되도록 기판상의 전체면에 도전막(예컨대, 다결정실리콘막)이 퇴적되면서 이 도적막이 패터닝되어 하부캐패시터전극(18 ; 축적노드전극)이 형성되어 있다. 또한, 하부 캐패시터전극(18)사에 캐패시터게이트절연막(19)을 매개해서 상부캐패시터전극(셀플레이트전극)용 도전막(20 ; 예컨대, 다결정실리콘막)이 퇴적되면서 MOS 캐패시터가 형성되어 있다.
상기한 바와 같은 제1실시예에 따른 DRAM에서의 크로스포인트형 메모리셀은, 절연층기판(10)상에 비트선(11)이 형성되고, 이 비트선(11)상에 종형구조를 구비한 MOS 트랜지스터가 형성되며, 이 MOS 트랜지스터상에 MIM 캐패시터가 적층되게 되어 상기 비트선(11)과 워드선(16)간의 평면내에서의 크로스포인트에 존재하게 되므로 종래예의 도랑형 캐패시터상에 종형구조를 구비한 MOS 트랜지스터가 배치된 크로스포인트형 메모리셀과 마찬가지로 메모리셀의 평면적인 점유면적이 작아지게 된다.
더욱이, MOS 트랜지스터의 하측에 비트선(11)이 설치되고, 상측에 MOS 캐패시터가 적층되어 있기 때문에, 캐패시터형성전에 비트선(11) 및 워드선(16)을 형성할 수 있게 되고, 캐패시터형성후의 열공정의 단축화 및 저온화가 용이하게 되며, 캐패시터게이트절연막(19)으로서 유전율이 높은 유전체막(예컨대, Ta2O5막, PZT막등)을 이용할 수 있게 되어 메모리셀을 미세화시켜도 충분한 캐패시터용량을 확보할 수 있게 된다.
한편, 제2도는 제2실시예에 따른 DRAM에서의 크로스포인트형 메모리셀의 단면구조를 나타낸 것으로, 이 메모리셀은 제1a도를 참조하여 상기한 제1실시예의 메모리셀(제1크로스포인트형 메모리셀)의 하측에 반도체기판에 형성된 도랑형 캐패시터상에 종형구조를 구비한 MOS 트랜지스터가 배치된 제2크로스포인트형 메모리셀이 설치됨으로써 비트선과 워드선간의 2조의 크로스포인트에 대응하여 2개의 크로스포인트형 메모리셀이 형성되어 있는 점이 상이하고, 그 이외는 동일하므로 제1a도와 동일한 부분에는 동일한 부호를 붙인다.
즉, 상기 제2크로스포인트형 메모리셀은 반도체기판(1)상에 층간절연막(2)이 형성되면서 이 층간절연막(2) 및 반도체기판(1)에 선택적으로 도랑이 설치되고, 이 도랑의 내면에 캐패시터게이트절연막(3)이 형성되며 그 도랑내부가 매립되도록 도전층(4 ; 전하축적전극)이 형성되어 있다.
그리고, SOI 기술에 의해 상기 도전층(4)상에는 N+형 에피텍셜층(5 ; MOS 트랜지스터의 소오스/드레인의 한쪽영역)이 성장형성되면서 상기 층간절연막(2)상에는 P-형 에피텍셜층(6)이 형성되어 있다. 상기 N+형 에피텍셜층(5)상 및 P-형 에피텍셜층(6)상의 일부에는 게이트절연막(7)에 의해 주위가 에워싸여진 워드선(8 ; 상기 MOS 트랜지스터용 게이트전극)이 형성되어 있다. 또, 게이트전극길이방향의 소자분리를 실행하기 위해 워드선(8)상에 두꺼운 산화막(도시하지 않음)이 형성되어 있다. 또한 상기 P-형 에피텍셜층(6) 상에 상기 게이트절연막(7)에 의해 주위가 에워싸인 워드선(8)이 완전히 피복될 때까지 P-형 에피텍셜층(6)이 성장 형성되면서 그 위에 층간절연막(9)이 형성되고, 이 층간절연막(9)에 비트선 접속용 접속구멍이 개공되어 있다. 그리고, 이 접속구멍 저면의 상기 P-형 에피텍셜층(6)의 노출부로 이온주입이 실행되어 상기 MOS 트랜지스터의 소오스/드레인의 다른쪽 영역으로 되는 N+확산층(21)이 형성된다. 또한 상기 접속구멍을 통해 MOS 트랜지스터의 소오스/드레인영역의 다른쪽 N+확산층(21)과 접속되도록 기판상의 전체면에 도전막(예컨대 다결정실리콘막)이 퇴적되면서 이 도전막이 패터닝되어 비트선(22)이 형성된다.
상기와 같이 형성된 제2크로스포인트형 메모리셀상에 층간절연막[10 ; 제1실시예의 절연층기판(10)에 상당함]이 형성되면서 이 층간절연막(10 ; 절연층기판)상에 제1실시예의 제1크로스포인트형 메모리셀이 형성되어 있다.
상기한 바와 같은 제2실시예의 DRAM에서의 메모리셀도 상기 제1실시예의 DRAM에서의 메모리셀과 동일한 효과를 얻을 수 있게 된다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 메모리셀의 미세화 및 캐패시터용량을 충분히 확보할 수 있게 되어 한층 고집적화에 적합한 반도체기억장치를 실현할 수 있게 된다.

Claims (2)

  1. 절연층기판(10)상에 비트선(11)이 형성되고, 이 비트선(11)상에 종형구조를 구비한 MOS 트랜지스터(13∼17)가 형성되며, 이 MOS 트랜지스터(13∼17)상에 MIM 캐패시터(18∼20)가 적층되어, 상기 비트선(11)과 워드선(16)의 평면내에서의 크로스포인트에 존재하는 크로스포인트형 메모리셀을 구비한 것을 특징으로 하는 반도체기억장치.
  2. 반도체기판(1)에 형성된 도랑형 캐패시터상에 종형 구조를 갖춘 MOS 트랜지스터가 배치된 제2크로스포인트형 메모리셀과, 상기 제2크로스포인트형 메모리셀상에 층간절연막(10)이 형성되고, 이 층간절연막(10)상에 비트선(11)이 형성되며, 이 비트선(11)상에 종형구조를 구비한 MOS 트랜지스터(13∼17)가 형성되고, 이 MOS 트랜지스터(13∼17)상에 MIM 캐패시터(18∼20)가 적층되며, 상기 비트선(11)과 워드선(16)의 평면내에서의 크로스포인트에 존재하는 제1크로스포인트형 메모리셀을 구비한 것을 특징으로 하는 반도체기억장치.
KR1019910008714A 1990-05-28 1991-05-28 반도체기억장치 KR950009890B1 (ko)

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