KR930010013B1 - 다이나믹 랜덤 액세스 메모리 디바이스 - Google Patents

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Abstract

내용 없음.

Description

다이나믹 랜덤 액세스 메모리 디바이스
제 1 도는 종래 기술인 램덤 액세스 메모리 디바이스의 구조를 도시하는 단면도.
제 2 도는 본 발명에 따르는 랜덤 액세스 메모리 디바이스의 구조를 도시하는 단면도.
제 3 도는 제 2 도에 도시된 램덤 액세스 메모리 디바이스의 레이아웃을 도시하는 평면도.
제 4a 내지 4e 도는 제 2 도에 도시된 램덤 액세스 메모리 디바이스 제공 공정 순서를 도시하는 단면도.
제 5 도는 본 발명에 따르는 또 다른 랜덤 액세스 메모리 디바이스의 레이아웃을 도시하는 평면도.
제 6 도는 본 발명에 따르는 또 다른 랜덤 액세스 메모리 디바이스의 레이아웃을 도시하는 평면도.
* 도면의 주요부분에 대한 부호의 설명
4, 15 : 비트 라인 8 : 절연막
12b : 게이트 절연막
본 발명은 다이나믹 랜덤 액세스 메모리 디바이스에 관한 것으로, 특히, 메모리 셀 어레이에 결쳐 연장하는 공형 배선 층을 위한 메모리 셀 외측에 제공된 누벽 구조에 관한 것이다.
여러 적층된 셀은 각 메모리 셀의 점유 영역을 감소시키도록 제안되었고, 전형적인 예는 모찌즈끼 히로히꼬 등에 의한 1987년 IEEE 국제 고형 회로 컨퍼런스, 테크니컬 페이퍼즈의 다이제스트 284 및 285 페이지 "다층을 이용한 300 밀리 DIP 내 700ns 4Mb DRAM"가 기재되었다. 모찌즈끼 등은 3차원 적층 셀의 구조를 기재하는데 여기서 제 1 폴리실리콘 층, 제 2 및 제 3 폴리실리콘 층과 제 4 폴리실리콘 층은 각각 금속 워드 라인, 셀 캐패시터와 비트라인에 결합된 게이트 전극을 사용한다.
제 1 도는 실리콘 기판(3)상에 제조된 또 다른 종래 기술인 다이나믹 랜덤 액세스 메모리 디바이스에 조합된 적층 메모리 셀(1 및 2)의 결합을 도시한다.
세 개의 불순물 영역으로 형성된 실리콘 기판(1)의 표면 부분에서, 그중 하나는 비트 라인(4)으로 사용하고 다른 것들은 각각 메모리 셀(1 및 2)의 결합을 도시한다.
세 개의 불순물 영역으로 형성된 실리콘 기판(1)의 표면 부분에서, 그중 하나는 비트 라인(4)으로 사용하고 다른 것들은 각각 메모리 셀(1 및 2a)의 메모리 노드(1a 및 2a)를 제공한다. 비트 라인(4)과 메모리 노드(1a)사이 영역위에 게이트 전극(1c)에 의해 오버레이한 얇은 게이트 산화막(1b)이 성장된다. 메모리 노드(1a), 얇은 게이트 산화막(1b) 및 게이트 전극(1c)은 적층 메모리 셀(1)의 스위칭 트랜지스터를 조합하여 형성한다. 마찬가지로, 얇은 게이트 산화막(2b)은 비트 라인(4)과 메모리노드(2a) 사이 표면을 거쳐 연장하며, 게이트 전극(2c)은 얇은 게이트 산화막(2b)상에 제공되어 스위칭 트랜지스터는 적층 메모리 셀(2)에 대해 제공된다.
게이트 전극(1c 및 2c)은 두꺼운 절연 막(5)으로 덮히며, 접촉 홀(5a 및 5b)은 각각 메모리 노드(1a 및 2a)를 노출시키는 두꺼운 절연막(5)으로 형성된다. 하부 전극(1d 및 2d)은 두꺼운 절연막(5) 상에 패턴되며 각각 메모리 노드(1a 및 2a)와 접촉하도록 접촉 홀(5a 및 5b)을 만든다.
하부전극(1d 및 2d)은 서로 떨어져 있으므로, 얇은 유전체 막(6)은 하부 전극(1d)의 표면 상에서 부분적으로 두꺼운 절연막(5) 상에서 부분적으로 그리고 하부 전극(2d)의 표면 상에서 부분적으로 연장한다. 그리하여, 얇은 유전체 막(6)은 하부 전극(1d 및 2d)의 전체 표면을 덮으며 하부 전극(1d 및 2d)을 서로 절연시킨다. 얇은 유전체 막(6)은 적층 메모리 셀(1 및 2)사이에 할당된 하부 전극(7)으로 덮힌다. 하부 전극(1d), 얇은 유전체 막(6)과 상부 전극(8)은 상부 전극(7)과 유전체 막(6), 하부 전극(2d), 적층 메모리 셀(1)의 저장 캐패시터를 형성하며 대체로 적층 메모리 셀(2)의 저장 캐패시터를 구성한다. 상기 구조의 전체 표면은 절연 막(8)으로 덮히며, 알루미늄 배선(9)은 절연 막(8)상에 연장한다.
유전체 막(6)을 설정된 재질로 형성되고 막(6)의 두께가 일정하다고 가정하면, 각 저장 캐패시터의 용량은 하부 전극(1d 또는 2d)의 표면 양에 따른다. 각 적층 메모리 셀의 점유 영역은 집적 밀도와 더불어 감소되며, 저장 캐패시터의 윗 표면은 점유 영역을 수반한다. 어쨌든, 하부 전극(1d 또는 2d)의 측면 증가와 더불어 윗 표면의 감소 보상이 가능하다. 상기 해결 결과 보다 높은 하부 전극(1d 또는 2d)을 초래하며, 보다 높은 하부 전극은 알루미늄 배선(제 1 도에 점선 A으로 둘러싸임)의 비-등각 단계-범위의 원인이거나 중요한 경우에서의 바람직하지 않은 분리의 원인이다.
적층 메모리 셀 어레이가 1 미크론의 최소 디바이스 크기로 설계된다면, 인접한 하부 전극(1d 및 2d)사이의 갭은 1 미크론이다. 각 하부 전극(1d 또는 2d)의 높이와 상부 전극(7)의 두께가 각각 1 미크론 및 0.2 미크론으로 가정되고, 0.6 미크론과 같이 좁은 슬릿은 유전체 막(6)이 두께 면에서 무시가능하기 때문에 인접한 하부 전극(1d 및 2d)사이의 등각 상부 전극(7)에서 일어난다. 상기 좁은 슬릿은 절연막(8)이 양 0.4 미크론의 두께로 증착되는한 리플로우 공정을 통해 절연막(8)으로 쉽게 채워진다. 어쨌든, 적층 메모리 셀(1)이 어레이의 주변에 위치되다면, 0.4 미크론 정도의 두께인 절연막은 약 1 미크론 높이의 수직벽에 대해 완만한 경사를 지게하기가 어렵다. 이것은 절연 막(8)이 또한 가파르다는 것을 의미하며, 어떠한 등각 단계 범위도 점선 A으로 둘러싸인 것처럼 일어나기가 어렵다.
단계 범위는 절연막(8)을 두께면에서 증가시킴으로써 개선될 수 있다. 어쨌든, 알루미늄 배선(9)은 불순물 영역과 같은 하부 레벨 도통 부분과 접촉할 필요가 있으며 두꺼운 절연 막(8)으로 형성된 깊은 접촉 윈도우를 통하는 동안 분리되기가 아주 쉽다. 환언하면, 두꺼운 절연막(8)은 인티-레벨 접속의 특징으로부터 바람직하지 않다. 그리하여, 단계 범위와 인티-레벨 접속사이가 교환되며, 상기 분리는 반도체 메모리 디바이스의 제조 산출량은 저하한다.
그러므로 본 발명의 목적은 깊은 접촉 윈도우와 비-등각 단계 범위로 인해 분리와 무관한 랜덤 액세스 메모리 디바이스를 제공하는 것이다.
목적을 성취하기 위해, 본 발명은 메모리 셀 어레이 외측 누벽 구조 형성을 제안한다.
본 발명에 따르면 설정된 셀 영역을 갖는 반도체 기판 상에 제조된 반도체 메모리 디바이스가 제공되는데, a) 설정된 셀 영역에 위치되고 다수의 메모리 셀을 갖는 메모리 셀 어레이와, b) 약간 경사진 외측 벽을 갖고 메모리 셀 어레이 외측에 형성된 누벽 구조와, c) 누벽 구조와 메모리 셀을 덮은 상부 절연 층과, d) 누벽 구조와 메모리 셀중 적어도 하나에 걸쳐 연장하고 상부 절연층 상에 형성된 적어도 하나의 배선 층을 포함한다.
[제 1 실시예]
먼저 도면중 제 2 도를 참조하면, 본 발명을 구체화하는 랜덤 액세스 메모리 디바이스는 P형 단결정 실리콘 기판(11)상에 제조되고 두 개의 적층 메모리 셀(12 및 13)을 갖는다. 랜덤 액세스 메모리 디바이스는 제 3 도에 도시된 바와 같이 복수의 적층 메모리 셀로 이루어지는 메모리 셀 어레이(14)를 갖지만, 단지 두 개의 적층 메모리 셀(12 및 13)만이 상세히 기술된다. 예로, 어드레스 디코더와 같은 주변 회로(100)는 메모리 셀 어레이(4) 외측에 위치되며, 많은 수의 배선이 여러 신호를 전달한다.
형성된 실리콘 기판(11)의 표면 부분에서 연장된 불순물 영역은 비트 라인(15)으로서 사용하고 적층 메모리 셀의 두 열 사이에 할당된다. 적층 메모리 셀(12 및 13)은 각각 두 열에 속한다. 두 개의 불순물 영역은 표면부분에 형성되고 비트 라인(15)으로부터 간격진다. 두 개의 불순물 영역은 적층 메모리 셀(12 및 13)에 대해 메모리 노드(12a 및 13a)를 제공하며, 연장된 불순물 영역과 두 개의 불순물 영역은 실리콘 기판(11)에 도전형으로 대향한다. 얇은 실리콘 산화막은 비트 라인(15)과 메모리 노드(12a) 사이 영역위에 성장되며, 얇은 실리콘 산화 막은 게이트 절연 막(12b)으로 사용한다. 게이트 전극(12c)은 게이트 절연 막(12b) 상에 제공되고 메모리 노드(12a)과 게이트 절연막(12b)과 함께 적층 메모리 셀(12)의 스위칭 트랜지스터를 형성한다.
유사한 방식으로, 얇은 실리콘 산화막은 메모리 노드(13a)와 비트 라인(15) 사이의 영역 위에 성장되고, 게이트 전극(13c)은 게이트 절연 막(13b)으로 사용하는 얇은 실리콘 산화막 상에 제공된다. 메모리 노드(13a), 게이트 절연 막(13b)과 게이트 전극(13c)은 대체로 적층 메모리 셀(13)의 스위칭 트랜지스터를 구성한다.
게이트 전극(12c 및 13c)과 실리콘 기판(11)의 노출된 표면 부분은 적층 메모리 셀(12 및 13)을 포함하는 열을 다른 열로부터 측으로 절연할 뿐 아니라 게이트 전극(12c 및 13c)을 적층 메모리 셀(12 및 13)의 저장 캐패시터로부터 수직으로 절연시키는 두꺼운 실리콘 산화막으로 덮힌다. 두꺼운 실리콘 산화막은 하부 인터-레벨 절연 층(16)으로 사용한다. 접촉 홀(16a 및 16b)은 각각 메모리 노드(12a 및 13a)를 노출시키는, 하부 인터-레벨 절연 층(16)으로 형성된다. 하부 인터-레벨 절연층(16)상에는 각각 메모리 노드(12a 및 13a)와 접촉하도록 접촉 홀(16a 및 16b)을 각각 통하는 하부 전극(12d 및 13d)이 형성된다. 상기 예에서, 하부 전극(12d 및 13d)은 폴리 실리콘으로 형성된다.
하부 인터-레벨 절연 층(16)상에는 제 3 도에서 알 수 있는 바와 같이 메모리 셀 어레이(14)를 에워싸고 폴리 실리콘으로 형성된 누벽 구조(17)가 형성된다. 누벽 구조(17)는 가파른 내부벽(17a)을 갖지만, 누벽 구조(17)의 외벽(17b)은 하부 인터-레벨 절연 층(16)으로 약간 경사진다. 주변 회로(100)는 누벽 구조(17)의 외벽(17b)외측에 배치된다. 하부 전극(12d 및 13d)과 주벽 구조(17)는 누벽 구조(17)와 메모리 셀 어레이(4)에 걸쳐 연장하는 얇은 유전체 막 구조(18)로 덮힌다. 상기 예에서, 단지 단일 실리콘 질화막은 얇은 유전체 막 구조(18)를 형성한다. 어쨌든, 얇은 유전체 막 구조(18)는 실리콘 질화막과 실리콘 산화막의 합성 막 구조일 수 있다. 얇은 유전체 막 구조(18)는 메모리 셀 어레이(4)의 저장 캐패시터 사이에 할당된 폴리 실리콘의 상부 전극에 의해 놓인다. 상부 인터-레벨 절연 층(20)은 구조의 전체 표면을 덮고, 상부 금속 배선 층(21)은 상부 인터-레벨 절연 층(20)상에 연장한다.
상기 예에서, 하부 전극(12b 및 13b)과 누벽 구조(17)는 높이가 약 1 미크론이고, 상부 전극(19)은 두께가 약 0.2 미크론이다. 얇은 유전체 막 주조(18)의 두께는 무시가능하므로, 외벽(176)은 약 1.2 미크론으로 내려간다. 외벽(176)은 약간의 경사를 제공하므로, 상부 인터-레벨 절연 층(20)과 금속 배선 층(21)은 상부 인터-레벨 절연 층(20)이 제 1 도에 도시된 종래 기술인 랜덤 액세스 메모리 디바이스의 절연 막(8)에 대해 두께면에서 증가되지 않는때 조차 분리가 발생하지 않고 연장한다.
설명은 제 2 도에 도시된 랜덤 액세스 메모리 디바이스 제조를 위한 공정 순서로 이하 이루어진다. 공정 순서는 P형 단일 실리콘 기판(11)으로 시작하여, 필드 산화물 층이 실리콘 기판(11)상에 성장되고, 콤포넌트 트랜지스터가 형성된 액티브 영역을 한정한다. 게이트 절연 막(12b 및 13b)은 열적으로 액티브 영역에 성장되고, 게이트 전극(12c 및 13c)은 석판 인쇄 공정을 통해 패턴된다. 게이트 전극(12c 및 13c)은 마스크 층을 제공하며, n형 불순물 원자는 실리콘 기판(11)의 표면 부분으로 이온 주입된다.
그리고 나서, 비트 라인(15)과 메모리 노드(12a 및 13a)는 실리콘 기판(11)의 표면 부분에 형성된다. 실리콘 산화물은 구조의 전체 표면상에 증착되고, 실리콘 산화막은 이전에 성장된 필드 산화막과 함께 하부 인터-레벨 절연 층(16)을 형성한다. 적절한 포토마스크가 하부 인터-레벨 절연 층(16)에 적용되고, 접촉 홀(16a 및 16b)은 하부 인터-레벨 절연 층(16)에 형성된다. 접촉 홀(16a 및 16b)은 메모리 노드(12a 및 12b)를 각각 노출시킨다. 폴리실리콘 막(41)은 구조의 전체 표면상에 증착되며, 폴리실리콘 막(41)은 접촉 홀(16a 및 16b)을 관통하므으로써, 제 4a 도에 도시된 바와 같이 메모리 노드(12a 및 12b)와의 접촉을 초래한다. N형 불순물 원자는 높은 도전성을 위해 폴리실리콘 막(41)으로 도포된다.
포토마스크 층은 폴리실리콘 막(41) 상에 적용되며, 폴리실리콘 막(41)은 비등 방성으로 에치되어 하부 전극(12d 및 13d)은 제 4b 도에 도시된 바와 같이 패턴된다. 어쨌든, 메모리 셀 어레이(14) 외측의 폴리실리콘 막(41)은 하부-레벨 절연 층(16)상에 남는다.
상기 예에서, 두 개의 인접한 전극(12d 및 13d)사이의 갭은 1 미크론 정도이고, 하부 전극(13d)과 누벽 구조(17)사이의 갭 또한 1 미크론이다.
포토레지스트 솔루션은 구조의 전체 표면상으로 회전 시키고, 하부 전극(12d 및 13d)은 포토레지스트 마스크(42)로 완전히 덮힌다. 폴리실리콘 막(41)의 부분은 포토레지스트 마스크(42)로 덮히지만, 다른 폴리실리콘 막(41)은 노출된다. 노출된 폴리실리콘 막(41)은 등방성으로 에치되어 버리며, 약간의 경사(43)가 제 4c 도에 도시된 바와 같이 폴리실리콘 막(41)의 부분에 생성된다. 약간의 경사(43)는 누벽 구조(17)의 외벽(17b)으로 사용한다.
실리콘 질화막은 약 100 옹스트롬으로 증착되며, 폴리실리콘 막은 실리콘 질하막상에 약 0.2 미크론으로 증착된다. N형 불순물 원자는 폴리실리콘 막으로 도프되고, 폴리실리콘 막과 실리콘 질화막은 패턴되어 유전체 막 구조(18)와 상부 전극(19)은 제 4d 도에 도시된 바와 같이 형성된다. 유전체 막 구조(18)와 상부 전극(19)은 등각이며, 상기 이유 때문에, 누벽 구조(17)와 하부 전극(13) 사이의 갭 L 뿐만아니라 하부 전극(12 및 13) 사이의 갭 L은 약 0.6 미크론으로 감소된다.
포스포실리케이트 유리 막은 구조의 전체 표면 상에 약 0.4 미크론으로 증착되고, 포스포 실리케이트 유리막은 섭씨 900에서 950도의 높은 주위 온도 범위에 놓인다. 포스포실리케이트 유리는 리플로우하며, 갭 L은 제 4e 도에 도시된 바와 같이 포스포실리케이트 유리로 채워진다. 포스포실리케이트 유리 막은 상부 인터-레벨 절연충(20)으로 사용한다. 도면에 도시되지는 않았을 지라도, 접촉 홀은 상부 인터-레벨 절연 층(20)을 통해 형성되며, 층(21)을 포함하는 금속 배선 층은 상부 인터-레벨 절연 층(20)상에 증착되고 패턴되어 제 2 도에 도시된 구조를 완성한다. 누벽 구조(17)는 약간의 외벽(17b)을 가지며, 금속 배선 층(21)은 상부 인터-레벨 절연 층(20)의 두께를 증가시키지 않고도 거의 등각이며, 상기 이유로인해, 분리는 금속 배선 층(21)에서 어렵게 일어난다.
[제 2 실시예]
도면중 제 5 도를 보면, 본 발명을 구체화 하는 또 다른 랜덤 액세스 메모리 디바이스가 예시되며 행렬로 정렬된 복수의 적층 메모리 셀(102a, 102b, 102c, 102d, 102e 및 102f)을 갖는 메모리 셀 어레이(101)를 포함한다.
누벽 구조는 두 개의 누벽(103a 및 103b)으로 구성되며, 누벽(103a 및 103b)은 각각 메모리 셀의 가장 왼쪽과 가장 오른쪽 열을 따라 연장한다. 복수의 금속 배선 층(104a, 104b 및 104c)은 누벽(103a 및 103b)과 메모리 셀 어레이(101)에 걸쳐 측으로 연장한다. 배선 층(104a 내지 104c)은 단지 측 방향으로 연장하며, 메모리 셀 어레이(101)의 전 및 후단부를 따를 필요가 있는 누벽은 없다.
[제 3 실시예]
도면중 제 6 도를 보면, 본 발명을 구체화 하는 또 다른 랜덤 액세스 메모리 디바이스가 예시되며 행렬로 정렬된 복수의 적층 메모리 셀(202a, 202b, 202c, 202d, 202e 및 202f)을 갖는 메모리 셀 어레이(201)를 포함한다.
누벽 구조는 메모리 셀 어레이(201) 외측에 형성되며 복수의 누벽(203a, 203b, 203c, 203d, 203e 및 203f)을 갖는다.
행렬로 정렬된 누벽(203a 내지 203c)은 메모리 셀 어레이(101)의 가장 왼쪽 열을 따르는 제 1 군으로 구성한다.
반면에 누벽(203d 내지 203e)은 제 2 군에 속하며 메모리 셀 어레이(201)의 우측을 따라 위치된다. 각 군의 콤포넌트 누벽(203a 내지 203c 또는 203d 내지 203e)은 서로 떨어져 있지만, 그러한 누벽은 배선 층(204a 내지 204c)아래에 확실히 위치된다.
전술한 것으로부터 알 수 있는 바와 같이, 본 발명에 따르는 랜덤 액세스 메모리 디바이스는 비-등각 배선층과 바람직 하지않은 분리와는 상관없다. 이것은 랜덤 액세스 메모리 디바이스의 제조 산출량 개선을 초래한다.
본 발명의 특정한 실시예가 도시 및 기술되었을 지라도, 본 발명의 정신 및 범위를 벗어남이 없이 본 기술에 익숙한 자는 여러 변화 및 변형을 이룩할 수 있다는 것은 분명하다. 예로, 실리콘 기판은 예로, 논리 회로와 같은 다른 반도체 디바이스와 랜덤 액세스 메모리 디바이스 사이에 할당될 수 있다. 게다가, 상술한 실시예에서, 설정된 셀 영역의 일부일 수 있다. 어쨌든, 상술된 랜덤 액세스 메모리 셀은 적층 메모리 셀이며, 누벽 구조는 어떤 비-등각 층에 대해서도 효과적이며 또 다른 형의 메모리 셀에 응용가능하다.

Claims (1)

  1. a) 설정한 셀 영역에 위치되고 복수의 메모리 셀(12/13; 202a 내지 202f; 102a 내지 102f)을 갖는 메모리 셀 어레이(14;101;201)와, b) 상기 메모리 셀을 덮는 상부 절연 층(20)과, c) 상기 메모리 셀중 적어도 하나위에 연장하고 상기 상부 절연 층 사이에 형성된 적어도 하나의 배선층(21;104a 내지 104c;204a 내지 204c)을 포함하고, 설정된 셀 영역을 갖는 반도체 기판(11)상에 제조된 반도체 메모리 디바이스에 있어서, d) 누벽 구조(17;103;203)는 상기 메모리 셀 어레이 외측에 형성되며, 약간 경사진 외벽(17b)을 가지며 상기 상부 절연 층에 의해 놓여있고, 상기 적어도 하나의 배선 층은 또 상기 누벽 구조위에 연장하는 것을 특징으로 하는 반도체 메모리 디바이스.
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