KR950012723A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR950012723A
KR950012723A KR1019930020723A KR930020723A KR950012723A KR 950012723 A KR950012723 A KR 950012723A KR 1019930020723 A KR1019930020723 A KR 1019930020723A KR 930020723 A KR930020723 A KR 930020723A KR 950012723 A KR950012723 A KR 950012723A
Authority
KR
South Korea
Prior art keywords
capacitor
electrode
semiconductor substrate
transistor
region
Prior art date
Application number
KR1019930020723A
Other languages
English (en)
Other versions
KR0123751B1 (ko
Inventor
이규필
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019930020723A priority Critical patent/KR0123751B1/ko
Priority to JP18151394A priority patent/JP3510923B2/ja
Priority to US08/299,018 priority patent/US5959322A/en
Publication of KR950012723A publication Critical patent/KR950012723A/ko
Application granted granted Critical
Publication of KR0123751B1 publication Critical patent/KR0123751B1/ko
Priority to US09/317,225 priority patent/US6306719B1/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

고집적 반도체장치 및 그 제조방법이 개시되어 있다 제1반도체기판상에 한쌍의 불순물영역과 게이트전극을 구비하여 형성된 트랜지스터와, 상기 트랜지스터의 한쪽 불순물영역에 접속된 제1전극 및 상기 제1전극상에 유전체막을 개재하여 형성된 제2전극으로 구성된 커패시터와, 상기 트랜지스터의 다른 한쪽 불순물영역에 접속된 비트라인으로 이루어진 복수의 메모리셀들을 구비한 반도체장치에 있어서, 상기 트랜지스터의 불순물 영역들 사이에 형성된 채널영역이 상기 커패시터에 수직 상으로 위치히고, 상기 트랜지스터의 다른 한쪽 불순물영역과 상기 비트라인을 접속시키는 콘택홀이 상기 채널영역에 수직 상으로 위치한다 Giga 비트급 이상의 메모리소자에서 요구되는 셀 면적을 달성하면서 커패시터 면적을 용이하게 증가시킬 수 있다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 의한 반도체장치의 레이아웃도.
제2도는 제1도의 절단선 AA'에 따른 본 발명의 제1실시예에 의해 제조된 반도체장치의 단면도.
제3도 내지 제12도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.

Claims (17)

  1. 제1반도체기판상에 한쌍의 불순물영역과 게이트전극을 구비하여 형성된 트랜지스터와, 상기 트랜지스터의 한쪽 불순물영역에 접속된 제1전극 및 상기 제1전극 상에 유전체막을 개재하여 형성된 제2전극으로 구성된 커패시터와, 상기 트랜지스터의 다른 한쪽 불순물영역에 접속된 비트라인으로 이루어진 복수의 메모리셀들을 구비한 반도체장치에 있어서, 상기 트랜지스터의 불순물영역들 사이에 형성된 채널영역이 상기 커패시터에 수직 상으로 위치하고, 상기 트랜지스터의 다른 한쪽 불순물영역과 상기 비트라인을 접속시키는 콘택홀이 상기 채널영역에 수직 상으로 위치하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 커패시터의 제1전극은 상기 트랜지스터의 한쪽 불순물영역과 수직으로 접속된 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 트랜지스터의 한쌍의 불순물영역과 채널영역 및 상기 커패시터의 제1전극은동일한 반도체기판에 수직으로 형성된 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 커패시터는 트랜치 커패스터 구조인 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 커패시터의 제2전극 상에 절연층을 개재하여 형성된 제2반도체기판을 더 포함하는 것을 특징으로 하는 반도체장치.
  6. 제 5항에 있어서, 상기 커패시터의 제2전극은 상기 제1반도체기판 내부에 합체된 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 트랜지스터는 상기 게이트전극이 상기 커패시터 상에 수직으로 위치하며 상기 제1반도체기판의 배면상에 형성되는 필라들을 둘러싸는 형태로 형성된 버티컬 트랜지스터 구조인 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 트랜지스터외 채널영역은 상기 필라의 표면에 형성된 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 커패시터 및 트랜지스터가 형성되는 제1반도체기판 영역을 한정하는 트랜치 분리영역을 더 포함하는 것을 특징으로 하는 반도체장치.
  10. 제1항 또는 제9항에 있어서, 상기 메리셀은 상기 트랜치 분리영역과 상기 커패시터의 제2전극으로 완전히 둘러싸인 것을 특징으로 하는 반도체장치.
  11. 제1반도체기판과, 상기 제1반도체기판의 상면에 절연층을 개재하여 접착된 SOI 구조의 제2반도체 기판을 구비하며, 반도체장치를 구성하는 모든 소자는 상기 제1반도체기판에 형성하고, 상기 제2반도체기 판은 상기 소자들의 지지대 역할을 하는 것을 특징으로 하는 반도체장치.
  12. 제1반도체기판에 활성영역을 한정하기 위하여 트랜치 분리영역을 형성하는 단계; 상기 제1반도체 기판의 활성영역에 제1전극. 유전체막 및 제2전극으로 이루어진 커패시터를 형성하는 단계 상기 커패시터가 형성된 제1반도체기판의 배면을 식각하는 단계 : 상기 제1반도체기판의 배면을 부분적으로 식각하여 필라들을 형성하는 단계 ; 및 상기 필라들을 둘러싸는 트랜지스터의 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제12항에 있어서, 상기 제1반도체기판의 배면을 식가하는 단계전에 상기 커패시터의 제2전극 상에절연층을 형성하는 단계 , 상기 절연층의 표면의 평탄화시키는 단계 ; 및 상기 평탄화된 절연층 상에 제2반도체기판을 접착함으로써 SOI 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제12항에 있어서, 상기 제1반도체기판 배면의 식각은, 상기 트랜치 분리영역이 노출될 때까지 수행하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제12항에 있어서, 상기 커패시터를 형성하는 단계는 상기 활성영역에 적어도 하나 이상의 트랜치를 형성하는 단계, 상기 트랜치의 외벽을 둘러싸는 반도체 기판 영역에 불순물을 도우핑하여 커패시터의 제1전극을 형성하는 단계 : 상기 트랜치의 내벽 상에 유전체막을 형성하는 단계; 및 상기 트랜치의 내부를 도전물질로 매립하여 커패시터의 제2전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제12항에 있어서. 상기 커패시터를 형성하는 단계는, 상기 활성영역상에 도전층을 적층하고 이를 패터닝하여, 커패시터의 제1전극을 형성하는 단계 ; 상기 제1전극의 전면에 유전체막을 형성하는 단계 및 상기 유전체막 상에 도전물질을 침적하여, 커패시터의 제2전극을 형성하는 단계를 이루어진 것을 특징으로하는 반도체장치의 제조방법.
  17. 제12항에 있어서, 상기 게이트전극의 형성시, 상기 게이트전극 사이의 필라 상부 표면을 노출시키는 콘택홀이 동시에 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930020723A 1993-10-07 1993-10-07 반도체장치 및 그 제조방법 KR0123751B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019930020723A KR0123751B1 (ko) 1993-10-07 1993-10-07 반도체장치 및 그 제조방법
JP18151394A JP3510923B2 (ja) 1993-10-07 1994-08-02 半導体装置の製造方法
US08/299,018 US5959322A (en) 1993-10-07 1994-08-31 Isolated SOI memory structure with vertically formed transistor and storage capacitor in a substrate
US09/317,225 US6306719B1 (en) 1993-10-07 1999-05-24 Method for manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930020723A KR0123751B1 (ko) 1993-10-07 1993-10-07 반도체장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR950012723A true KR950012723A (ko) 1995-05-16
KR0123751B1 KR0123751B1 (ko) 1997-11-25

Family

ID=19365393

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930020723A KR0123751B1 (ko) 1993-10-07 1993-10-07 반도체장치 및 그 제조방법

Country Status (3)

Country Link
US (2) US5959322A (ko)
JP (1) JP3510923B2 (ko)
KR (1) KR0123751B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100307673B1 (ko) * 1999-06-28 2001-09-24 윤종용 신디오탁틱 스티렌계 공중합체
KR100854925B1 (ko) * 2006-12-21 2008-08-27 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3614993B2 (ja) * 1996-09-03 2005-01-26 株式会社ルネサステクノロジ テスト回路
DE19640215C1 (de) * 1996-09-30 1998-02-19 Siemens Ag Integrierte Halbleiterspeicheranordnung mit "Buried-Plate-Elektrode"
KR100209212B1 (ko) * 1996-10-22 1999-07-15 김영환 반도체메모리장치및그제조방법
KR100268421B1 (ko) * 1998-04-18 2000-10-16 윤종용 커패시터 및 그의 제조 방법
US6242302B1 (en) * 1998-09-03 2001-06-05 Micron Technology, Inc. Semiconductor processing methods of forming contact openings, methods of forming electrical connections and interconnections, and integrated circuitry
US6423596B1 (en) 1998-09-29 2002-07-23 Texas Instruments Incorporated Method for two-sided fabrication of a memory array
US6330181B1 (en) 1998-09-29 2001-12-11 Texas Instruments Incorporated Method of forming a gate device with raised channel
JP2000133700A (ja) * 1998-10-22 2000-05-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6309054B1 (en) * 1998-10-23 2001-10-30 Hewlett-Packard Company Pillars in a printhead
DE19914496A1 (de) 1999-03-30 2000-10-05 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6355520B1 (en) * 1999-08-16 2002-03-12 Infineon Technologies Ag Method for fabricating 4F2 memory cells with improved gate conductor structure
US6300179B1 (en) * 1999-09-24 2001-10-09 Texas Instruments Incorporated Gate device with access channel formed in discrete post and method
DE19954867C1 (de) * 1999-11-15 2000-12-07 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
EP1234332B1 (de) * 1999-11-15 2007-01-17 Infineon Technologies AG Dram-zellenstruktur mit tunnelbarriere
DE10028424C2 (de) * 2000-06-06 2002-09-19 Infineon Technologies Ag Herstellungsverfahren für DRAM-Speicherzellen
KR100537552B1 (ko) * 2000-07-31 2005-12-16 매그나칩 반도체 유한회사 반도체 소자 및 그의 제조 방법
US6465331B1 (en) * 2000-08-31 2002-10-15 Micron Technology, Inc. DRAM fabricated on a silicon-on-insulator (SOI) substrate having bi-level digit lines
US6358824B1 (en) * 2000-11-03 2002-03-19 Agere Systems Guardian Corp. Integrated circuits with tub-ties and shallow trench isolation
JP3808700B2 (ja) * 2000-12-06 2006-08-16 株式会社東芝 半導体装置及びその製造方法
DE10065669A1 (de) * 2000-12-29 2002-07-11 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Halbleiterspeicheranordnung
DE10128193C1 (de) * 2001-06-11 2003-01-30 Infineon Technologies Ag Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung
US7067875B2 (en) 2001-09-20 2006-06-27 Renesas Technology Corp. Semiconductor integrated circuit device and its manufacturing method
KR100422412B1 (ko) * 2001-12-20 2004-03-11 동부전자 주식회사 수직 실리콘-온-인슐레이터 구조의 원통형 트랜지스터 및그 제조 방법
DE10227605A1 (de) * 2002-06-20 2004-01-15 Infineon Technologies Ag Schicht-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung
DE10242877A1 (de) * 2002-09-16 2004-03-25 Infineon Technologies Ag Halbleitersubstrat sowie darin ausgebildete Halbleiterschaltung und zugehörige Herstellungsverfahren
US6787838B1 (en) * 2003-06-18 2004-09-07 International Business Machines Corporation Trench capacitor DRAM cell using buried oxide as array top oxide
JP2005227719A (ja) * 2004-02-16 2005-08-25 Fuji Xerox Co Ltd 画像形成装置
US7585731B2 (en) 2004-02-20 2009-09-08 Renesas Technology Corp. Semiconductor integrated circuit device and its manufacturing method
US7235838B2 (en) * 2004-06-30 2007-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device substrate with embedded capacitor
WO2007027169A2 (en) * 2005-08-30 2007-03-08 University Of South Florida Method of manufacturing silicon topological capacitors
KR100695498B1 (ko) * 2005-12-28 2007-03-16 주식회사 하이닉스반도체 수직형 채널을 갖는 반도체소자 및 그의 제조 방법
US7642586B2 (en) * 2006-09-08 2010-01-05 Qimonda Ag Integrated memory cell array
US20080061363A1 (en) * 2006-09-08 2008-03-13 Rolf Weis Integrated transistor device and corresponding manufacturing method
FR2914498A1 (fr) * 2007-04-02 2008-10-03 St Microelectronics Sa Realisation de condensateurs mim a 3 dimensions dans le dernier niveau de metal d'un circuit integre
US7923330B2 (en) * 2007-10-02 2011-04-12 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device
US8269265B2 (en) * 2008-07-14 2012-09-18 Microsemi Semiconductor (U.S.) Inc. Trench capacitor for high voltage processes and method of manufacturing the same
US8513723B2 (en) * 2010-01-19 2013-08-20 International Business Machines Corporation Method and structure for forming high performance MOS capacitor along with fully depleted semiconductor on insulator devices on the same chip
US8298908B2 (en) 2010-02-11 2012-10-30 International Business Machines Corporation Structure and method for forming isolation and buried plate for trench capacitor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4252579A (en) * 1979-05-07 1981-02-24 International Business Machines Corporation Method for making single electrode U-MOSFET random access memory utilizing reactive ion etching and polycrystalline deposition
US4833516A (en) * 1987-08-03 1989-05-23 International Business Machines Corporation High density memory cell structure having a vertical trench transistor self-aligned with a vertical trench capacitor and fabrication methods therefor
US5027172A (en) * 1989-05-19 1991-06-25 Samsung Electronics Co., Ltd. Dynamic random access memory cell and method of making thereof
US5316962A (en) * 1989-08-15 1994-05-31 Matsushita Electric Industrial Co., Ltd. Method of producing a semiconductor device having trench capacitors and vertical switching transistors
JPH07105458B2 (ja) * 1989-11-21 1995-11-13 株式会社東芝 複合型集積回路素子
JPH0414868A (ja) * 1990-05-09 1992-01-20 Hitachi Ltd 半導体記憶装置とその製造方法
US5055898A (en) * 1991-04-30 1991-10-08 International Business Machines Corporation DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor
US5350941A (en) * 1992-09-23 1994-09-27 Texas Instruments Incorporated Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench
US5391773A (en) 1994-06-17 1995-02-21 Eastman Chemical Company Process for the selective hydrogenation of epoxyalkenes to epoxyalkanes
US5448090A (en) * 1994-08-03 1995-09-05 International Business Machines Corporation Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100307673B1 (ko) * 1999-06-28 2001-09-24 윤종용 신디오탁틱 스티렌계 공중합체
KR100854925B1 (ko) * 2006-12-21 2008-08-27 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법

Also Published As

Publication number Publication date
US5959322A (en) 1999-09-28
JPH07122653A (ja) 1995-05-12
KR0123751B1 (ko) 1997-11-25
US6306719B1 (en) 2001-10-23
JP3510923B2 (ja) 2004-03-29

Similar Documents

Publication Publication Date Title
KR950012723A (ko) 반도체장치 및 그 제조방법
KR950034790A (ko) 반도체 장치와 그 제조방법
KR970004107A (ko) 필드 차단 격리부 및 보디 접촉부를 갖는 soi dram
KR970004108A (ko) 필드 차단 격리부를 갖는 soi dram
KR950015659A (ko) 고집적 반도체장치 및 그 제조방법
KR960043227A (ko) 디램(dram) 셀 및 그 제조 방법
KR890702254A (ko) 집적회로 트랜치 셀
KR930010013B1 (ko) 다이나믹 랜덤 액세스 메모리 디바이스
KR960030423A (ko) 반도체 기억장치 및 그 제조방법
KR960043226A (ko) 디램 셀(dram) 및 그 제조 방법
KR930006930A (ko) 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법
KR900019227A (ko) 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법
KR930017183A (ko) 동적 랜덤 액세스 메모리 디바이스 및 그의 제조방법
KR910019237A (ko) 커패시터 dram 셀의 제조방법
KR890008971A (ko) 반도체 메모리 장치 및 제법
JPH0775247B2 (ja) 半導体記憶装置
KR940027149A (ko) 반도체 기억 장치 및 그 제조 방법
KR970707580A (ko) 수직 mos 트랜지스터를 가지는 판독 전용 저장 셀 장치 제조 방법(process for producing a read-only storage cell arrangement with vertical mos transistors)
KR910003813A (ko) 적층된 캐패시터 및 매립된 측방향 접촉부를 갖는 dram 셀
KR960019727A (ko) 반도체 메모리장치 및 그 제조방법
KR940022840A (ko) 반도체 장치의 메모리셀 제조방법 및 구조
KR940001425B1 (ko) 수직구조를 갖는 바이폴라형 다이내믹 램을 제조하는 방법 및 그 다이내믹 램의 구조
KR890012400A (ko) 트랜치를 갖는 반도체 장치와 그의 제조방법
KR960012495A (ko) 메모리 셀용 스위칭 트랜지스터 및 캐패시터
KR910010750A (ko) 반도체 기억장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090914

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee