KR960043226A - 디램 셀(dram) 및 그 제조 방법 - Google Patents

디램 셀(dram) 및 그 제조 방법 Download PDF

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Abstract

각 저장 셀을 위하여, DRAM 셀 배열은 수직 MOS 트랜지스터, 매립 비트 라인에 인접하는 제1소스/드레인 영역(5), 반도체 기판의 주표면(1)의 제2소스/드레인 영역(3)에 연결되는 게이트 전극(13) 및 매립 워드 라인과, 특히, 강유전체 또는 상유전체 층으로 된 캐패시터 유전체(16)을 포함하고, 그리고 캐패시터 플레이트(17)가 배열되어 제2소스/드레인 영역(3)이 부가적으로 메모리 노드의 역할을 한다. 상기 DRAM 셀 배열은 4F2의 저장 셀 면적으로 제조될 수 있다.

Description

디램 셀(DRAM) 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1트렌치와 비트 라인을 형성한 후의 반도체 기판의 단면도.

Claims (15)

  1. 각각 판독 트랜지스터와 저장 캐패시터를 구비하고, 상기 판독 트랜지스터는 반도체 기판(2)에 집적된 수직 MOS 트랜지스터로 디자인되고, 상기 수직 MOS 트랜지스터의 하나의 소스/드레인 영역(3)은 각각의 경우에 상기 반도체 기판(2)의 주 표면(1)에 인접하고, 상기 수직 MOS 트랜지스터의 다른 하나의 소스/드레인 영역(5)은 각각의 경우에 반도체 기판(2)에 매립된 비트 라인(5)에 인접하고, 상기 수직 MOS 트랜지스터의 게이트 전극(13)은 상기 반도체 기판(2)에 매립되며 상기 비트 라인(5)과 교차하는 워드 라인(14)에 연결되고, 각 저장 캐패시터는 메모리 노드로서 상기 주 표면(1)에 인접하는 상기 소스/드레인 영역(3)중 하나, 그 위에 배열되는 캐패시터 유전체(16) 및 캐패시터 플레이트(17)로부터 형성되는 것을 특징으로 하는 DRAM 셀.
  2. 제1항에 있어서, 상기 반도체 기판(2)의 적어도 DRAM 셀 영역은 제1도전성 타입으로 도핑되고, 상기 반도체 기판(2)은 로우 및 칼럼으로 배열되고, 상기 반도체 기판(2)의 주 표면(1)에 인접하는 스택을 포함하고, 각각의 스택들은 상기 제1도전성 타입과 반대 타입의 제2도전성 타입으로 도핑되는 영역(3)과, 제1도전성 타입으로 도핑되는 영역(2)을 구비하고, 상기 제2도전성 타입으로 도핑되는 영역(3)은 각각 상기 주 표면(1)에 인접하고, 상기 주 표면(1) 영역에서, 각 스택의 측면과 제1도전성 타입으로 도핑되는 영역(2)은 상기 스택의 측면에 인접하여 제1도전성 타입으로 도핑된 반도체 기판(2)의 영역에 연결되는 제1도전성 타입으로 도핑되는 영역(3) 아래에 배열되고, 상기 매립 비트 라인(5)은 본질적으로 평행하게 연장되어 스택의 이웃하는 로우 사이에 배열되고, 상기 매립 워드 라인(14)은 본질적으로 평행하게 연장되고, 상기 비트 라인(5)과 교차하고 상기 스택의 이웃하는 칼럼 사이에 배열되고, 각각 상기 스택의 측면을 따라 게이트 산화막(12)과 상기 게이트 전극(13) 중 하나가 형성되어 부분적으로 각 측면을 커버함으로써 상기 주 표면과 수직이 되는 상기 MOS 트랜지스터가 형성되고, 하나의 상기 컬럼을 따라 배열된 스택에서 상기 게이트 전극(13)은 각각 전기적으로 하나의 워드 라인(14)에 연결되고, 상기 캐패시터 유전체가 상기 스택 상에 배열되고, 상기 연속적인 캐패시터 플레이트(17)가 상기 캐패시터 유전체(16) 상에 배열되고, 각각의 경우에 제2도전성 타입으로 도핑된 상기 스택의 영역(3)은 동시에 상기 메모리 노드와 하나의 상기 수직 MOS 트랜지스터의 소스/드레인 영역으로서 동작하고, 절연체 구조가 제공되고 이 절연체 구조에 의해 상기 워드 라인(14)과 상기 게이트 전극(13)이 상기 비트 라인(5), 상기 실리콘 스택(2,3) 및 상기 캐패시터 플레이트(17)로부터 절연되는 것을 특징으로 하는 DRAM 셀.
  3. 제1항 또는 제2항에 있어서, 상기 캐패시터 유전체(16)는 100내지 1000 범위의 상대 유전 상수 εx를 가진 재료로부터 형성되는 것을 특징으로 하는 DRAM 셀.
  4. 제1항 또는 제2항에 있어서, 상기 캐패시터 유전체(16)는 전표면 층으로서 형성되는 것을 특징으로 하는 DRAM 셀.
  5. 제1항 또는 제2항에 있어서, 상기 절연체 구조(6,15)는 이웃하는 실리콘 스택 사이의 영역을 단지 부분적으로 채우고, 그 결과 상기 실리콘 스택의 측면이 상기 주 표면(1) 영역 내의 캐패시터 유전체(16)로 부분적으로 채워지는 것을 특징으로 하는 DRAM 셀.
  6. 제1항 또는 제2항에 있어서, 상기 비트 라인(5)과 상기 워드 라인(14)의 폭과, 이웃하는 비트 라인(5) 사이의 거리와 이웃하는 워드 라인(14) 사이의 거리는 각각 본질적으로 동일하고, 각각의 경우에 상기 수직 MOS 트랜지스터의 상기 게이트 산화막(12)은 상기 스택의 2개의 상호 인접하는 측면을 커버하는 것을 특징으로 하는 DRAM 셀.
  7. 제1항 또는 제2항에 있어서, 상기 DRAM 셀 영역의 적어도 상기 반도체 기판(2)은 단결정 실리콘을 포함하고, 상기 절연체 구조는 SiO2를 포함하고, 상기 비트 라인(5)은 상기 반도체 기판(2)에서 도핑 영역으로 디자인되고, 상기 게이트 전극(13)과 상기 워드 라인(14)은 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 DRAM 셀.
  8. DRAM 셀 제조 방법에 있어서, 판독 트랜지스터와 저장 캐패시터를 구비하는 저장 셀을 제조하는 단계와, 반도체 기판(2)에 매립 비트 라인(5)과 매립 워드 라인(14)을 제조하는 단계를 구비하고, 상기 판독 트랜지스터는 상기 반도체 기판(2)에 수직 MOS 트랜지스터로 형성되고, 상기 수직 MOS 트랜지스터의 하나의 소스/드레인 영역(3)은 상기 반도체 기판(2)의 주 표면(1)에 각각 인접하고, 상기 수직 MOS 트랜지스터의 다른 하나의 소스/드레인 영역(5)은 각각 상기 매립 비트 라인(5) 중 하나에 인접하고, 상기 수직 MOS 트랜지스터의 상기 게이트 전극(13)은 하나의 매립 워드 라인(14)에 연결되고, 상기 저장 캐패시터를 제조하기 위해서, 주 표면(1)에 인접하는 상기 소스/드레인 영역(3)이 메모리 노드로서 동작하도록 상기 주 표면(1)에 인접하는 상기 소스/드레인 영역(3) 상에 캐패시터 유전체(16)와 캐패시터 플레이트(17)을 형성시키는 것을 특징으로 하는 DRAM 셀 제조 방법.
  9. 제8항에 있어서, 상기 캐패시터 유전체(16)는 100 내지 1000범위의 상대 유전 상수 εx를 가진 재료로부터 형성되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  10. 제8항 또는 제9항에 있어서, 상기 캐패시터 유전체(16)는 연속적인 층으로 형성되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  11. 제8항 또는 제9항에 있어서, DRAM 셀 영역이 적어도 제1도전성 타입으로 도핑되는 반도체 기판(2)에서, 상기 제1도전성 타입과 반대 타입의 제2도전성 타입으로 도핑되고 상기 반도체 기판(2)의 주 표면(1)에 인접하는 영역을 형성하고, 반도체 기판(2)에 본질적으로 평행하게 연장되는 제1트렌치(4)를 제조하고, 상기 제1트렌치(4)의 바닥에 비트 라인(5)를 제조하고, 제1절연체 구조(6)로 상기 제1트렌치(4)를 채우고, 상기 제1트렌치(4)와 교차하고, 적어도 상기 비트 라인(5)의 표면까지 연장되는 제2트렌치(7)를 형성하는데, 상기 제2 트렌치(7)내의 반도체 재료의 스택은 각각 2개의 이웃하는 제1트렌치(4)와 2개의 이웃하는 제2트렌치(7) 사이에 배열되고, 상기 제2트렌치를 제1절연체 구조(8)로 채우는데, 상기 제2절연체 구조(8)의 높이는 상기 제2트렌치(7)의 깊이 보다 더 작고, 반도체 재료의 스택에 대해 상기 제1절연체 구조(6)와 제2절연체 구조(8)를 선택적으로 손상시키는 이방성 에칭을 수행하고, 상기 주 표면(1)에서 상기 비트 라인(5)의 높이까지 연장되는 홀(11)을 에칭하고, 하나의 상기 제2트렌치(7)와 인접하는 상기 스택 측면을 부분적으로 노출시키고, 상기 노출된 스택의 측면에 게이트 산화막(12)을 제조하고, 각각 상기 홀(11)을 채우는 게이트 전극(13)을 상기 홀내에 제조하고, 각 제2트렌치(7)를 따라 배열되고, 각각 전기적으로 상기 게이트 전극(13)에 연결되는 워드라인(14)을 상기 제2트렌치(7) 내에 제조하고, 상기 제2트렌치(7)에 제3절연체 구조(15)를 제조하고, 적어도 상기 주 표면(1) 영역 내의 스택 표면을 커버하는 캐패시터 유전체(16)를 제조하고, 적어도 상기 스택을 커버하는 캐패시터 플레이트를 제조하는 것을 특징으로 하는 DRAM 셀 제조 방법.
  12. 제10항에 있어서, DRAM 셀 영역이 적어도 제1도전성 타입으로 도핑되는 반도체 기판(2)에서, 상기 제1도전성 타입과 반대 타입의 제2도전성 타입으로 도핑되고 상기 반도체 기판(2)의 주 표면(1)에 인접하는 영역을 형성하고, 반도체 기판(2)에 본질적으로 평행하게 연장되는 제1트렌치(4)를 제조하고, 상기 제1트렌치(4)의 바닥에 비트 라인(5)을 제조하고, 제1절연체 구조(6)로 상기 제1트렌치(4)를 채우고, 상기 제1트렌치(4)와 교차하고, 적어도 상기 비트 라인(5)의 표면까지 연장되는 제2트렌치(7)를 형성하는데, 상기 제2트렌치(7) 내의 반도체 재료의 스택은 각각 2개의 이웃하는 제1트렌치(4)와 2개의 이웃하는 제2트렌치(7) 사이에 배열되고, 상기 제2트렌치를 제2절연체 구조(8)로 채우는데, 상기 제2절연체구조(8)의 높이는 상기 제2트렌치(7)의 깊이 보다 더 작고, 반도체 재료의 스택에 대해 상기 제1절연체 구조(6)와 제2절연체 구조(8)를 선택적으로 손상시키는 이방성 에칭을 수행하고, 상기 주 표면(1)에서 상기 비트 라인(5)의 높이까지 연장되는 홀(11)을 에칭하고, 하나의 상기 제2트렌치(7)와 인접하는 상기 스택 측면을 부분적으로 노출시키고, 상기 노출된 스택의 측면에 게이트 산화막(12)을 제조하고, 각각 상기 홀(11)을 채우는 게이트 전극(13)을 상기 홀 내에 제조하고, 각 제2트렌치(7)를 따라 배열되고, 각각 전기적으로 상기 게이트 전극(13)에 연결되는 워드 라인(14)을 상기 제2트렌치(7)내에 제조하고, 상기 제2트렌치(7)에 제3절연체 구조(15)를 제조하고, 적어도 상기 주 표면(1)영역 내의 스택 표면을 커버하는 캐패시터 유전체(16)을 제조하고, 적어도 상기 스택을 커버하는 캐패시터 플레이트를 제조하는 것을 특징으로 하는 DRAM 셀 제조 방법.
  13. 제11항에 있어버, 상기 제1절연체 구조(6)와 상기 제2절연체 구조(15)는 상기 스택의 높이까지형성되고, 에칭 처리로 상기 제1절연체 구조(6)와 상기 제3절연체 구조(15)는 상기 스택에 대해 선택적으로 에칭백 되고, 상기 캐패시터 유전체(16)에 의해 커버되는 단차는 상기 스택의 측면에 제조되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  14. 제11항에 있어서, 상기 제1트렌치(4)와 상기 제2트렌치(7)는 본질적으로 동일한 폭을 가지고 상기 이웃하는 트렌치(4,7)의 분리 거리는 트렌치의 폭과 동일하고, 상기 홀(11)은 본질적으로 사각형 마스크 개구장(10)을 가진 마스크(9)를 이용하여 에칭되고, 상기 사각형 마스크 개구창(10)의 측면 길이는 본질적으로 상기 트렌치(4,7)의 폭과 동일하고, 상기 사각형 마스크 개구창(10)의 중심점은 상기 트렌치(4,7)의 하나의 폭 보다 더 작게 상기 제1트렌치(4)와 상기 제2트렌치(7)의 중심에 대해 오프셋 배열되는 것을 특징으로 하는 DRAM 셀 제조 방법.
  15. 제11항에 있어서, 상기 DRAM 셀 영역에 적어도 단결정 실리콘으로 구성되는 기판은 상기 반도체 기판(2)으로 이용되고, 상기 절연체 구조(6,8,15)는 SiO2로 형성되고, 상기 비트 라인과 제2도전성 타입으로 도핑된 영역은 이온 주입에 의해 형성되고, 상기 워드 라인(14)과 상기 게이트 전극(13)은 도핑된 폴리실리콘으로 형성되는 것을 특징으로 하는 DRAM 셀 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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