KR970706608A

KR970706608A - 고정값 저장 셀 장치 및 그것의 제조 방법(fixed value storage cell arrangement and method of producing the same)

Info

Publication number: KR970706608A
Application number: KR1019970701934A
Authority: KR
Inventors: 볼프강 크라우취나이더; 로타르 리쉬; 프란츠 호프만; 볼프강 뢰스너
Original assignee: 로더리히 네테부쉬; 롤프 옴케; 지멘스 악티엔게젤샤프트
Priority date: 1994-09-28
Filing date: 1995-09-14
Publication date: 1997-11-03
Also published as: JP3781125B2; EP0784866A1; DE59501936D1; US5973373A; EP0784866B1; JPH10506237A; WO1996010266A1; DE4434725C1; CN1159865A

Abstract

롬 셀 장치는 반도체 재료로 만들어진 기판에서 각각 수직 MOS 트랜지스터를 가지는 메모리 셀을 포함하고, 다양한 논리 값(0,1)이 다른 두께의 게이트 유전체 (27,28)에 의해 실행된다. 메모리 셀 장치는 작은 수의 처리 단계 및 높은 패키지 밀도로 실리콘 기판에서 바람직하게 형성된다. 메모리 셀 장치 및 판독을 위한 구동 회로는 집적 방식으로 제조될 수 있다.

Description

고정값 저장 셀 장치 및 그것의 제조 방법(FIXED VALUE STORAGE CELL ARRANGEMENT AND METHOD OF PRODUCING THE SAME)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제10도는 셀 필드 외측의 판독 회로에 대한 MOS 트랜지스터의 제조후 실리콘 기판을 도시한 도. 제11도는 각 트렌치의 반대 전도 측면 커버링의 절연층에 의해 한측면으로부터 절연되고 드레인 영역이 금속화가 제공된 본 발명에 따른 메모리 셀 장치의 제조후 실리콘 기판을 도시한 도, 제12도는 2F²의 각 메모리 셀의 공간 요구를 가지는 제11도에 도시된 메모리 셀 장치의 셀 필드 평면도.

Claims

반도체 재료로 만들어진 기판(11)이 제공되어 하나의 메인 표면 영역의 셀 필드에 배열되는 메모리 셀을 포함하고, 상기 메모리 셀은 두 개의 소스/드레인 지역(16a, 16b)을 가지는 MOS 트랜지스터, 채널 지역(11),게이트 유전체(18,15) 및 게이트 전극(19a)을 포함하고, 상기 MOS 트랜지스터 소스/드레인 지역(16a)은 비트 라인에 접속되고, 상기 MOS 트랜지스터의 게이트 전극(19a)은 워드 라인에 접속되고, 상기 경우에 전류 흐름은 메인 표면에 빈드시 수직으로 소스/드레인 지역(16a, 16b) 사이로 연장하고, 상기 메모리 셀은 제1논리값이 저장되는 제1메모리 셀을 포함하는데 여기에서 게이트 유전체(18)의 두께는 선택 신호가 워드 라인(19a)에 인가될 때 비트라인(16b)을 통하여 전류가 흐르도록 하는 크기이고, 상기 메모리 셀은 제2논리 값이 저장되는 제2메모리 셀을 포함하는데 여기에서 게이트 유전체(15)의 두께는 선택 신호가 워드 라인(19a)에 인가될때 비트 라인(16b)을 통하여 전류가 흐르지 않도록 하는 크기인 것을 특징으로 하는 롬 셀 장치.
제1항에 있어선, 상기 기판(11)은 메인 표면의 최소 지역에 단결정 실리콘을 포함하고, 반드시 평행한 트랜치(12)는 메인 표면으로 연장하고, 상기 소스/드레인 지역(16a,16b) 및 채널 지역은 각 트랜치(12)의 표면에 인접하고, 상기 채널 지역은 측면이 메인 표면에 수직인 트랜치(12)의 측면에 인접하고, 다수의 MOS 트랜지스터는 각각 트랜치(12)에 인접한 것을 특징으로 하는 롬셀 장치.
제2항에 있어서, 제2메모리 셀에서 MOS 트랜지스터 게이트 유전체(15)의 두께는 제1메모리 셀 MOS 트랜지스터의 게이트 유전체(18)의 두께보다 적어도 10배인 것을 특징으로 하는 롬 셀 장치.
제2항 또는 제3항에 있어서, 상기 각 트랜치의 제1측면은 절연 층(15)이 제공되는 반면, 각 트랜치(12)에 인접한 MOS 트랜지스터의 채널 지역은 제1측면에 반대편에 있는 각 트랜치(12)의 제2측면에 인접한 것을 특징으로 하는 롬 셀 장치.
제2항 또는 제3항에 있어서, 상기 각 트랜치는 서로 반대편에 있는 제1트랜치 및 제2트랜체를 가지며, 상기 MOS 트랜지스터는 제1측면 및 제2측면을 따라 배열되고, 상기 MOS 트랜지스터의 게이트 전극(211a)은 전도 재료로 만들어진 측면 커버링(스페이서)으로서 설계되고, 절연 측면 커버링(27)은 게이트 전극(211a) 및 트랜치(23)의 각 측면 상기 제2메모리 셀에 배열되고, 트랜치(23)의 제1측면을 따라 배열된 MOS 트랜지스터의 게이트 전극(211a)은 동일 트랜치(23)의 제2측면을 따라 배열된 MOS 트랜지스터의 게이트 전극으로부터 절연되는 것을 특징으로 하는 롬 셀 장치.
제5항에 있어서, 하나의 측면을 따라 배열된 MOS 트랜지스터의 게이트 전극(211a)은 워드 라인을 형성하고 셀 피드(24)의 가장 자리에서 접촉하는 연속적인 측면 커버링으로서 실행되고, 인접한 워드라인(211a)에 대한 접촉부는 셀 필드의 반대 측면상에 배열되고, 셀 필드의 한측면상에 배열된 접촉부는 오프셋적으로 배열되는 것을 특징으로 하는 롬 셀 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 기판은 셀 필드의 바깥측에 배열된 판독 회로의 MOS 트랜지스터를 부가적으로 포함하는 것을 특징으로 하는 롬 셀 장치.
각각의 경우 하나의 MOS 트랜지스터를 구비한 메모리 셀을 가지는 셀 필드(13)는 반도체 재료로 만들어진 기판 (11)에 생성되고, 반드시 평행하게 연장하는 트랜치(12)는 기판의 한 메인 표면에서 에칭되고, 도팡된 지역(16)은 기판 (11)의 MOS 트랜지스터를 위하여 생성되고, 상기 도핑된 지역(16)은 트랜치(12)의 표면에 인접하고, 각 경우에 채널 지역은 측면이 메인 표면에 수직인 트랜치(12)의 측면에 인접하고, 다수의 MOS 트랜지스터는 각 트랜치에 인접하고, 게이트 유전체(15, 18) 및 게이트 전극(19a)은 채널 지역의 표면상에 제조되고, 상기 게이트 유전체(18)는 판독 신호가 제1논리 값을 저장하는 MOS 트랜지스터의 게이트 전극(19a)에 안가돨 때 전류가 MOS 트랜지스터를 통하여 흐르는 반면, 동일 판독 신호가 제2논리 값을 저장하는 MOS 트랜지스터의 게이트 전극(19a)에 인가될 때 전류가 MOS 트랜지스터를 통하여 흐르지 않도록 제2논리 값을 저장하는 MOS 트랜지스터의 두께보다 제1논리 값을 저장한는 MOS 트랜지스터의 두께가 작도록 제조되는 것을 특징으로 하는 롬 셀 장치 제조 방법.
제8항에 있어서, 기판(11)은 제1컨덕턴트 형태에 의해 도핑되고, 트랜치(12)의 에칭후, 반드시 등각 가장 자리 커버링을 가지는 절연층(15)은 전체영역상에 제공되고, 주입이 제1전도 형태의 반대인 제2전도 형태에 의해 도핑된 이온을 사용하여 수행되고, 상기 주입동안 도핑된 지역(16)은 트랜치(12)의 베이스 및 트랜치(12)사이의 메인 표면에 생성되고, 절연층(15)은 포토레지스터 마스크를 사용하여, 제1논리 값을 저장하는 MOS 트랜지스터의 채널 지역에 의해 인잡된트랜치(12)의 최소한 측면을 따라 에칭함으로써 제거되고, 게이트 산화물은 트랜치(12)의 노출된 측면상에 게이트 유전체(18)을 형성하기 위하여 수행되고, 반드시 등각 가장 자리 커버링을 가지는 전도 층(19)은 증착되고, 게이트 전극(19a)을 형성하기 위하여, 상기 전도층은 워드 라인(19a)이 형성되어 스트립 형태이고 트랜치(12)에 대해 횡적으로 연장하도록 구성되고, 트렌치(12)의 베이스상 및 트렌치(12) 사이에 도핑된 지역(16a, 16b)은 셀필드(13)의 가장 자리에 접촉하여 제공되는 것을 특징으로 하는 롬 셀 장치 제조 방법.
제9항에 있어서, 셀 필드에서 도핑된 지역(16)을 형성하기 위한 주입동안 ,구동 회로의 MOS 트랜지스터에 대한 소스/드레인 지역은 셀 필드에서 바깥쪽에 부가적으로 형성되고, 게이트 산화동안, 게이트 유전체는 구동회로의 MOS 트랜지스터를 위하여 형성되고, 전도층(19)의 구성동안, 구동 회로의 MOS 트랜지스터는 전도층(19)으로부터 형성되는 것을 특징으로 하는 롬 셀 장치 제조 방법.
제9항 또는 제10항에 있어서, 상기 기판은 단결정 실리콘으로 구성되고, 상기 절연층(15)은 SiO₂으로부터 형성되고, 상기 게이트 유전체는 SiO₂로부터 형성되고, 상기 전도층(19)은 도핑된 폴리실리콘으로부터 형성되는 것을 특징으로 하는 롬 셀 장치 제조 방법.
제8항에 있어서, 상기기판(21)은 제1전도 형태에 의해 도핑되고, 웰(22)은 형성되어 제1전도 형태에 반대인 제2전도 형태에 의해 도핑되고, 메인 표면에 인접하고 셀 필드(24)에 대힌 최소 영역을 커버하고, 상기 트렌치(23)는 제1전도 형태에 의해 도핑된 기판(21)이 트렌치의 최소 베이스상에 노출되도록 깊게 도핑되고, 절연 층(25)은 전체 영역상에 생성되고, 상기 절연층(25)은 제1논리 값을 저장하는 MOS 트랜지스터에 인접한 트렌치(23)의 측면을 따라 마스크를 사용하는 에칭에 의해 제거되고, 기판(21)에 대해 선택적인 이방성 에칭 수단에 이해 마스크의 제거후, 절연 측면 커버링(27)은 구성된 절연층(25)으로부터 형성되고, 게이트 산화는 트렌치(23)의 노출된 측면에 게이트 산화층을 형성하기 위하여 수행되고, 반드시 등각 가장 자리 커버링을 가지는 전도층은 증착되고, 환영 모양 트렌치(23) 측면을 정렬하는 전도 측면 커버링(211)은 이방성, 선택 에칭에 의해 전도 층으로부터 형성되고, 상기 환영, 전도성 측면 커버링(211)은 적어도 두개의 포인트에서 에칭함으로써 방해되고, 평탄화 절연 층은 전체 영역상에 형성되고, 도핑된 웰(22)의 표면으로 연장하는 접촉홀(218)은 평탄화 절연 층(217)에서 에칭되고, 접촉 홀(218)의 영역에서 메인 포면에 인접한 도핑된 소스/드레인 지역(219)은 주입에 의해 생성되고, 접촉홀(218)은 금속화부(221)가 제공되고, 전도 측면 커버링(211a)에 대한 접촉부는 셀 필드의 가장 자리에 형성되는 것을 특징으로 하는 롬 셀 장치 제조 방법.
제12항에 있어서, 반드시 등각 가장 자리 커버링을 가지는 절연층은 금속화의 형성전에 접촉 홀(218)에 중착되고, 상기 절연 층은 이방성, 선택성 에칭을 사용하여 에칭되고, 상기 메인 표면에 인접한 소스/드레인 지역(219)의 표면은 적어도 부분적으로 노출되는 것을 특징으로 하는 롬 셀 장치 제조 방법.
제12항 또는 제13항에 있어서, 절연 트렌치는 절연을 위하여, 트렌치(23)를 따라 인접한 소스/드레인지역(219) 사이에 형성되고, 상기 절연 트렌치는 트렌치 에칭 및 제1 상기 트렌치(23)의 에칭전에 절연 재료로 채움으로써 형성되는 것을 특징으로 하는 롬 셀 장치 제조 방법.
제12항 내지 제14항 중 어느 한 항에 있어서, 구동 회로의 MOS 트랜지스터에 대한 게이트 전극(214)은 세 필드 (24) 바깥측 전도층(29)으로부터 부가적으로 형성되고, 제1전도 형태에 의해 도핑된, 구동 회로의 MOS 트랜지스터를 위한 소스/드레인 지역(216)은 평탄화 절연층(217)의 응용전 주입에 의해 형성되는 것을 특징으로 하는 롬셀 장치 제조 방법.
제12항 내지 제15항 중 어느 한에 있어서, 상기 기판(21)은 단결정 실리콘으로 구성되고, 절연층(25) 및 게이트 산화층(28)은 SiO₂로부터 형성되고, 상기 전도층(29)은 도핑된 폴리실리콘으로부터 형성되고, 평탄화 절연층(217)은 붕소 인 규산염 유리로부터 형성되는 것을 특징으로 하는 롬 셀 장치 제조 방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.