JP3781125B2 - 固定記憶装置及びその製造方法 - Google Patents

Description

多くの電子システムによってデータをディジタル形式で固定的に書込むメモリが必要である。この種のメモリはとりわけ固定記憶装置、読取りメモリ又はリード・オンリー・メモリ（読出し専用メモリ）といわれる。
大量のデータ用に読取りメモリとしてアルミニウムで被覆されたプラスチックディスクが多様に実現されている。これらのプラスチックディスクは被覆内に論理値ゼロ及び１に割当てられた２種の点状のくぼみを有している。情報はこれらのくぼみの配置内にディジタルに蓄えられる。この種のディスクはコンパクト・ディスクといわれ、音楽のディジタル記憶のために普及している。
コンパクト・ディスクに記憶されたデータの読取りにはディスクが機械的に回転する読取り装置が使用される。点状のくぼみはレーザ・ダイオード及び光電池を介して走査される。その際典型的な走査速度は２×４０ｋＨｚである。プラスチックディスクには４Ｇビットの情報を蓄えることができる。
読取り装置は、機械的に摩耗し易く比較的大容量を必要としかつ緩慢にデータアクセスできるに過ぎない可動部分を有する。更に読取り装置は振動に敏感であり、そのため可動システムでは制約下に使用できるに過ぎない。
比較的小量のデータを記憶するためには半導体ベースの固定記憶装置が公知である。この記憶装置はＭＯＳトランジスタを使用したプレーナ型集積シリコン回路としてしばしば実現されている。トランジスタはワード線と接続されているゲート電極を介して選択される。ＭＯＳトランジスタの入力端は参照線と、また出力端はビット線と接続されている。電流がトランジスタを流れるか流れないかは読出しプロセス中に評価される。相応して論理値ゼロ及び１が割当てられる。技術的にゼロ及び１の記憶は、“トランジスタを電流が流れない”状態に割当てられる論理値が記憶されるメモリセルにはＭＯＳトランジスタを形成しないか又はビット線に対する導電接続を形成しないようにして行われる。或はチャネル領域内に種々の注入により種々のカットオフ電圧を有するＭＯＳトランジスタを２つの論理値に対して形成してもよい。
半導体をベースとするこれらのメモリは記憶された情報に対しランダムアクセスを可能とする。情報の読取りに必要な電力は機械的駆動機構を有する読取り装置の場合よりも明らかに少ない。情報の読取りには機械的駆動機構を必要としないので、機械的摩耗を蒙らず振動に対しても敏感でない。従って半導体ベースの固定記憶装置は可動システムにも使用することができる。
上記のシリコンメモリは平坦な構造を有する。従って１メモリセルにつき約６〜８Ｆ²の最小所要面積を必要とし、その際Ｆは各技術分野で最小に形成可能のパターン寸法を意味する。従ってプレーナ型シリコンメモリは１μｍ技術の場合約０．１４ビット／μｍ²の記憶密度に制限される。
米国特許第４９５４８５４号明細書から固定記憶装置に縦型ＭＯＳトランジスタを使用することが知られている。そのためシリコン基板の表面にトレンチを設け、その底部でソース領域と接し、またその基板表面でドレイン領域と接し、その側面に沿ってチャネル領域を配設する。トレンチの表面にゲート誘電体を備え、トレンチをゲート電極で満たす。ゼロ及び１はこの装置内では論理値の１つに対してトレンチをエッチングせずまたトランジスタを形成しないようにして識別される。
ドイツ連邦共和国特許出願公開第４２１４９２３号明細書から、メモリセルがＭＯＳトランジスタを含んでいる固定記憶装置が公知である。これらのＭＯＳトランジスタはトレンチに沿って配設され、ソース領域がトレンチの底部に接し、ドレイン領域が基板の表面に接し、またチャネル領域がトレンチの側面及び底部に基板の表面に対して垂直にまた基板の表面に対して平行に接するようにされる。チャネル領域の表面にはゲート誘電体が備えられている。ゲート電極は側面被覆（スペーサ）として形成されている。論理値ゼロ及び１はチャネル注入により生じる種々のカットオフ電圧により識別される。チャネル注入の際に注入されるイオンは対向する側面のシャドー効果により１側面だけに沿って目的通りに注入されるような角度で各トレンチの表面にぶつかる。
本発明の課題は、記憶密度を高めると共に、少ない製造工程で高い歩留まりで製造することのできる半導体ベースの固定記憶装置を提供することにある。更にこのような記憶装置の製造方法を提供することにある。
この課題は本発明により、請求項１記載の固定記憶装置並びに請求項７記載の製造方法により解決される。
本発明による固定記憶装置は、ソース−及びドレイン領域間の電流が基板の表面に対してほぼ垂直に流れるＭＯＳトランジスタを含んでいる。２つの論理値ゼロ及び１を識別するためにＭＯＳトランジスタは種々の厚さのゲート誘電体を有している。その際ゲート誘電体の厚さが１０倍以上異なる場合、ＭＯＳトランジスタのカットオフ電圧は明らかに異なり、両カットオフ電圧間レベルで選択信号を印加すると一方のＭＯＳトランジスタは導通し、厚いゲート誘電体を有するＭＯＳトランジスタは導通しない。
半導体基板としては特に単結晶シリコンから成る基板又はＳＯＩ基板が適しており、そのシリコン層内にメモリセル装置が形成される。例えば情報又はディジタルに記憶された音楽用データ媒体のような大量生産の用途には単結晶シリコンから成る半導体基板が有利である。
ゲート誘電体の種々の厚さは、厚みの少ないゲート誘電体を有するようにしたＭＯＳトランジスタのチャネル領域の表面で選択的に除去される絶縁層を施すことにより形成されると有利である。ゲート誘電体の種々の厚さは選択酸化によって、例えばＬＯＣＯＳプロセスによって種々の酸化時間によって実現してもよい。
メモリセルを有するセルフィールドの外側で同一の半導体基板上に読出し回路を形成することは本発明の枠内にある。この装置の製造の際に読出し回路内に必要なＭＯＳトランジスタをメモリセルのＭＯＳトランジスタと同時に製造すると有利である。その際読出し回路用のＭＯＳトランジスタは、ソース及びドレイン間に基板の表面に対して垂直に電流が流れる縦型ＭＯＳトランジスタとして、並びにソースとドレイン間に基板の表面に対して平行に電流が流れる横型ＭＯＳトランジスタとして形成可能である。
本発明の第１の実施形態によればメモリセルの縦形ＭＯＳトランジスタはそれぞれトレンチの１側面に接している。このトレンチの対向する側面は絶縁層で覆われている。ビット線及び参照線はドープ領域として基板内に埋込まれて延びている。ワード線はＭＯＳトランジスタのゲート電極と接続されており、ビット線及び参照線に対して横方向に延びている。この実施形態は４Ｆ²（Ｆ＝各技術における最小パターン寸法）の最小のメモリセル面積に形成することができる。
本発明の別の実施形態によれば各トレンチの対向する側面にＭＯＳトランジスタが配設されており、そのゲート電極は互いに絶縁されている。その際ゲート電極は側面被覆（スペーサ）としてそれぞれの側面に形成される。導電材料、有利にはドープされたポリシリコンから成る側面被覆はトレンチの側面の全長にわたって延びており、そのためトレンチのこの側面に接している全てのＭＯＳトランジスタのゲート電極は互いに接続されている。側面被覆はこれらのＭＯＳトランジスタ用ワード線を構成している。この実施形態は２Ｆ²の最小のメモリセル面積に形成することができる。
０．３５μｍ技術に基づく場合本発明によるメモリセル装置は約０．２５μｍ²のメモリセル面に形成することができる。従って約１ｃｍ²の面に１００〜５００Ｍビットの固定記憶装置が技術的及び経済的に形成可能である。
更に特殊なアルゴリズム又は信号プロセッサから公知であるような約１０：１のデータ圧縮では５Ｇビットまで達成される。従って本発明による固定記憶装置は例えば従来コンパクト・ディスクが使用されてきた音楽のディジタルメモリの用途に使用することができる。ＰＣソフトウェア並びにゲームは記憶密度が低くても良いので、本発明による固定記憶装置にデータ圧縮せずに記憶することができる。
本発明を実施例及び図面に基づき以下に詳述する。分かり易くするために図は縮尺通りに示されていない。
図１は本発明による固定記憶装置用に、ソース、チャネル及びドレイン用のドープ領域に接し、その表面が絶縁層で覆われているトレンチを有するシリコン基板の断面を示し、
図２は厚いゲート酸化物層と薄いゲート酸化物層を有するＭＯＳトランジスタを備えた本発明のメモリセル装置の製造後の基板を示し、
図３は図２のＩＩＩ−ＩＩＩ線で切断した断面を示し、
図４は図２のＩＶ−ＩＶ線で切断した図面を示し、
図５は各メモリセルが４Ｆ²の所要面積を有する図２に示されたメモリセル装置のセルフィールドの平面を示し、
図６はソース領域及びチャネル領域に接し、絶縁層で覆われているトレンチを有するシリコン基板を示し、
図７は絶縁側面被覆の形成後、ゲート酸化後及びポリシリコン層析出後のシリコン基板を示し、
図８はドープされたポリシリコン層から成る導電性側面被覆を形成後のシリコン基板を示し、
図９は導電性側面被覆を除去後の図８のＩＸ−ＩＸ線で切断した断面を示し、
図１０はールドの外側に読出し回路用ＭＯＳトランジスタを形成後のシリコン基板を示し、
図１１は各トレンチ内の対向する導電性側面被覆を絶縁層により互いに絶縁し、導電性側面被覆を絶縁後トレンチ間にドレイン領域を形成し、これらのドレイン領域に金属化層を備えるようにした本発明によるメモリセル装置を形成後のシリコン基板を示し、
図１２は各メモリセルが２Ｆ²の所要面積を有する図１１に示されているメモリセル装置のセルフィールドの平面を示す。
例えばｐドープされ例えば５×１０¹⁶ｃｍ^-3のドーパント濃度を有する単結晶シリコンから成る基板に、トレンチマスクの使用下に異方性エッチングによりトレンチ１２を形成する（図１参照）。基板１１はセルフィールド用領域１３及び例えば読出し回路及び／又は増幅器、ディジタル／アナログ変換器及びそれに類するものを作るための周辺用領域１４を含んでいる。セルフィールド用領域１３は両端矢印１３として、周辺用領域１４は両端矢印１４として図１に記載されている。
セルフィールド領域１３内ではトレンチ１２は基板の上方に平行に延びている。トレンチは例えば１μｍの深さを有する。トレンチ１２の幅は使用される技術の最小パターン寸法Ｆに相応して例えば０．３５μｍに選択される。トレンチ１２の間隔は同様に最小パターン寸法Ｆに相応して例えば０．３５μｍに選択される。図１に示された図平面に対して垂直方向のトレンチの長さは例えば２５０μｍである。
周辺領域１４内に配設されているトレンチは後に形成するドライバ用ＭＯＳトランジスタのために作られる。このトレンチ１２の深さはセルフィールド１３のそれと同じであるが、しかしこのトレンチの断面積及び間隔はドライバの要件に適合させられる。特にトレンチの間隔及び幅はより大きく形成されると有利である。
引続き全面的に絶縁層１５が析出される。絶縁層１５は例えばＣＶＤ法でＳｉ（ＯＣ₂Ｈ₅）₄（ＴＥＯＳ＝テトラエチルオルトシリケート）の熱分解によりＳｉＯ₂から形成される。絶縁層１５の層厚は例えば１００ｎｍである。絶縁層１５はほぼ同形のエッジ被覆を有する。
例えば燐のイオン注入により引き続きトレンチ１２の底部並びにトレンチ１２間の基板１１の表面にｎ⁺ドープ領域１６を形成する。トレンチ１２の底部に配設される領域１６ａは図平面に対して垂直に延びている。セルフィールド領域１３のトレンチ１６ａは参照線として使用される。基板１１の表面に延びているｎ⁺ドープ領域１６ｂは同様に図１の図平面に対して垂直に延びている。セルフィールド領域１３内のｎ⁺ドープ領域１６ｂはビット線として使用される。
引続き例えばフォトレジストから成るマスクの使用下に絶縁層１５をパターン化する（図２参照）。その際セルフィールド領域内ではそれぞれ第１の側面１７ａを絶縁層１５で覆ったままにする。それに対して第１の側面１７ａにそれぞれ対向する第２の側面１７ｂでは誘電層１５を選択的に除去する。誘電層１５は後にカットオフ電圧の低いＭＯＳトランジスタが形成されるべきところでは除去される。その際絶縁層１５にエッチングされる開口はパターン寸法Ｆの幅を有し、また図２の図平面に垂直方向にパターン寸法Ｆの長さを有する。しかしトレンチ１２の配列に関してこれらの開口は半分のパターン寸法１／２Ｆだけ横方向にずらされる。その際調整精度が常に最小パターン寸法よりも大きいということが利用される。
周辺領域１４内では絶縁層はドライバの要件に相応してパターン化される。絶縁層は特に縦型ＭＯＳトランジスタが形成されるべきトレンチ１２の側面に沿って除去される。
絶縁層１５のパターン化は例えば異方性エッチング法により実施される。
例えば８２５℃での乾燥Ｏ₂雰囲気中でゲート酸化が行われ、その際露出しているシリコン表面に例えば７ｎｍの厚さのゲート誘電体１８が形成される。
引続き全面的にポリシリコン層１９を施し、注入又は被覆によりｎドープする。このポリシリコン層１９は例えば２５０ｎｍの層厚で析出される。それによりポリシリコン層１９はセルフィールド内のトレンチ１２を完全に満たす。
引続きマスクの使用下にポリシリコン層１９をパターン化する。その際セルフィールド領域１３内に並列に配列された条片状に延びるワード線１９ａが形成される。トレンチ内にまで達するワード線１９ａの部分はトレンチの第２の側面１７ｂに配設されるＭＯＳトランジスタ用のゲート電極を形成する。これらのＭＯＳトランジスタは各トレンチ１２の底部にそれぞれｎ⁺ドープ領域１６ａ、基板の表面で同じ第２の側面１７ｂに接するｎ⁺ドープ領域１６ｂ並びにその間に配設されているチャネル領域としての基板１１の部分、ゲート誘電体並びに上述のゲート電極としてのゲート酸化物１８又は絶縁層１５を含んでいる。ゲート誘電体として薄いゲート酸化物１８を有するＭＯＳトランジスタは、ゲート誘電体として絶縁層１５を有するＭＯＳトランジスタよりも明らかに低いカットオフ電圧を有する。ゲート酸化物層１８の厚さが７ｎｍ、絶縁層１５の厚さが１００ｎｍであり、ワード線１９ａに３．５Ｖの選択信号が印加されると、ゲート誘電体として薄いゲート酸化物１８を有する同じＭＯＳトランジスタのみが導通する。
メモリセル装置の完成のために全面的に例えばホウ素−燐−ケイ酸−ガラスから成る中間酸化物層１２０を約８００ｎｍの層厚に析出する。中間酸化物層１２０内には参照線１６ａ（図３参照）、ビット線１６ｂ（図４参照）並びにワード線及びＭＯＳトランジスタに対して接触孔を周辺領域１４内に開ける。接触孔をタングステンで満たすことにより参照線接触部１２１ａ（図３参照）、ビット線接触部１２１ｂ（図４参照）並びに例えばＭＯＳトランジスタ用にその他の接触部１２１を周辺領域１４内に形成する。
例えばアルミニウムから成る金属化面の析出及びパターン化により及び例えば酸化プラズマから成るパッシベーション層の形成及びパターン化によりメモリセル装置を完成する（この工程については詳細には記載しない）。
このメモリセル装置内のセルフィールド１３にワード線１９ａが互いに並列に延びている（図５の平面図参照）。ワード線１９ａに対して垂直に参照線１６ａが同様に条片状にかつ互いに並列に配設されているトレンチ１２の底部のワード線１９ａに対して延びている。隣接するトレンチ１２間の基板１１の表面に接するビット線１６ｂは同様にワード線１９ａに対して垂直に延びている。図５の平面内ではそれぞれ隣接する参照線１６ａ間にビット線１６ｂが見られる。ワード線１９ａ、ビット線１６ｂ並びに参照線１６ａの幅はそれぞれ例えば０．３５μｍの最小パターン寸法であり、またその間隔も同様に例えば０．３５μｍの最小パターン寸法Ｆであるので、各メモリセルに対して４Ｆ²＝０．５μｍ²の面積が必要となる。従って２ビット／μｍ²のメモリセル密度が達成される。
セルフィールド１３の大きさは基板１１の表面に対して平行に例えば２５０×２５０μｍ²である。その中に１２５ｋビットの情報を記憶することができる。
もう１つの実施例では固定記憶装置はｎ⁺ドープされた単結晶シリコンから成る基板２１上に形成される。基板２１は例えば砒素をドープされ、約１００ｍΩｃｍの導電率を有する。この基板２１上に例えば０．３μｍの厚さと例えば５×１０¹⁷ｃｍ^-3のホウ素ドーピングを有するｐドープ層２２が配設されている。ｐドープ層２２はイオン注入又はエピタキシャル成長により形成される（図６参照）。
フォトリソグラフィによりエッチングマスクを形成後（詳細には記載せず）ｐドープ層２２の表面に乾式エッチングプロセスによりトレンチ２３をエッチングする。トレンチ２３はｎ⁺ドープ基板２１内にまで達している。トレンチ２３は例えば０．４μｍの深さを有する。このトレンチ２３はセルフィールド２４の基板２１内に配設されている。トレンチは並列に配設された条片としてセルフィールド２４の上方に延びている。トレンチ２３の幅並びにその間隔はそれぞれ例えば０．６μｍの最小パターン寸法Ｆに形成される。図６に示された図平面に対して垂直にトレンチ２３は例えば２５０μｍの長さを有する。基板２１の表面に対してセルフィールド２４は例えば２５０×２５０μｍ²の面積を有する。セルフィールド２４の他に基板２１は読出し回路及びそれに類するものが形成される周辺領域２４０を有する。
ｐドープ層２２及びトレンチ２３の表面上に全面的に例えばＳｉＯ₂から成る絶縁層２５を例えば１００ｎｍの厚さに形成する。絶縁層２５は例えばＴＥＯＳ法で析出される。
引続き絶縁層２５の同じ領域を覆い、セルフィールド２４内により大きなカットオフ電圧を有するＭＯＳトランジスタを形成するためフォトレジストマスク２６を形成する。その際１つのＭＯＳトランジスタにつき１Ｆ×１Ｆの大きさの面が覆われる（Ｆ＝例えば０．６μｍの最小パターン寸法）。トレンチ２３の配置に対してフォトレジストマスク２６のパターンは１／２Ｆだけ側方にずらされており、そのためフォトレジストマスク２６のパターンはトレンチ２３の側面２７の一部を覆う。この場合調整精度は最小のパターンの幅に相応するものよりも大きいということが利用される。
エッチングマスクとしてフォトレジストマスク２６の使用下に絶縁層２５を異方性エッチングプロセスで例えば緩衝されたフッ化水素酸でパターン化する。引続きフォトレジストマスク２６を除去する。
引続きパターン化された絶縁層から絶縁側面被覆２７（スペーサ）を形成する異方性エッチングをシリコンに対して選択的に実施する。その際異方性エッチングプロセスとしては例えば反応性イオンエッチングが適している（図７参照）。
絶縁側面被覆２７を形成し絶縁層２５をパターン化するための処理工程は逆の順序で行われてもよい。この場合フォトレジストマスク２６は側面被覆２７を施してから初めて形成される。
例えば８２５℃のＯ₂雰囲気でのゲート酸化はｐドープ層２２並びにトレンチ２３の露出シリコン表面上に例えば７ｎｍの厚さのゲート酸化物層２８を形成するようにして行われる。引続き全面的にポリシリコン層２９を析出する。注入又は被覆によりポリシリコン層２９をｎドープする。フォトリソグラフィ法により周辺領域２４０を覆うマスク２１０を形成する。セルフィールド２４はマスク２１０により覆われない。セルフィールド２４の縁でマスク２１０はワード線用の接続パッドを付加的に覆う。
異方性乾式エッチングプロセスでＳｉＯ₂に対して選択的にドープされたポリシリコン層２９から導電性側面被覆２１１をトレンチ２３の側面に形成する。導電性側面被覆２１１はドープされたポリシリコンから成る。例えば反応性イオンエッチングにより行われる異方性エッチングはゲート酸化物層２８の水平な表面を露出する程度に行われる（図８参照）。導電性側面被覆２１１は製造技術上個々のトレンチ２３を環状に囲む。
次の工程でもう１つのマスク２１２を、各トレンチ２３内に環状の導電性側面被覆２１１をエッチングにより２個所で中断するために形成する。従ってマスク２１２はセルフィールド２４をほぼ被覆し、各導電性側面被覆２１１のそれぞれ２個所だけは覆われないままである。導電性側面被覆２１１はそれぞれトレンチ２３の長手側面で中断され、この中断個所は長手側面の反対側の端部に位置する（図８のＩＸ−ＩＸ線の切断面を示す図９参照）。こうして主として条片状の並列に配設されたワード線２１１ａが形成される。ワード線２１１ａはそれぞれ交互にセルフィールドの異なる側面上に直交する延長部を有し、これを介してその後の工程でワード線２１１ａの接触化が行われる。隣接するワード線２１１ａの接触化がそれぞれセルフィールド２４の対抗する側面で行われるのでこの処理工程は問題とはならない。
マスク２１０及び２１２の除去後セルフィールド２４を完全に覆い、周辺領域２４０内に読出し回路のＭＯＳトランジスタ用ゲート電極を画定するもう１つのマスク２１３を施す（図１０参照）。異方性乾式エッチングプロセスで、例えば反応性イオンエッチングで周辺領域２４０内のポリシリコン層２９をパターン化することによりゲート電極２１４を形成する。注入マスクとしてもう１つのマスク２１５及びゲート電極２１４の使用下に注入によりゲート電極２１４に接してソース−及びドレイン領域２１６を形成する。
マスク２１３、２１５の除去後全面的に平坦化絶縁層２１７を形成する。これは例えばホウ素−燐−ケイ酸−ガラスの分離及び流動化により行われる。
もう１つのマスク（図示せず）によりセルフィールド２４内のトレンチ２３間のｐドープ層２２の表面上に接触孔を開ける。接触孔２１８を開けるのに乾式エッチング、例えば反応性イオンエッチングを使用する。引続きイオン注入を例えば注入エネルギー２５ｋｅＶ及び５×１０¹⁵ｃｍ^-3の配量の砒素で行う。この注入の際にｎ⁺ドープ領域２１９が隣接するトレンチ２３間のｐドープ層２２の表面に形成される（図１１参照）。例えば１０²⁰ｃｍ^-3のドーパント濃度を有するｎ⁺ドープ領域２１９はトレンチ２３の側面に沿って配設されているＭＯＳトランジスタのドレイン領域を表す。ＭＯＳトランジスタは、ソース領域を形成するｎ⁺ドープ基板２１、チャネル領域を形成するｐドープ層２２、ｎ⁺ドープ領域２１９、ゲート酸化物層２８ないし絶縁側面被覆２７並びにゲート電極を形成するワード線２１１ａから構成される。ゲート酸化物層２８の一部をゲート誘電体として有するこれらのＭＯＳトランジスタはカットオフ電圧が低い場合ゲート誘電体として絶縁側面被覆２７を有するＭＯＳトランジスタよりも導電性となる。
この注入工程の際に同時にドープ領域も周辺領域２４０内に形成することができる。
平坦化層２１７は同一のトレンチ２３の対向する側面に配設されるワード線２１１ａを互いに絶縁させる。トレンチの幅及びトレンチの間隔がそれぞれ最小パターン寸法であるので、その幅が同様に最小パターン寸法である接触孔２１８を開口する際に上方領域のワード線２１１ａが調整精度のためエッチングにより露出されることになる。それでもワード線を互いに確実に絶縁させるためにほぼ同形のエッジ被覆を有するＳｉＯ₂層がＳｉ（ＯＣ₂Ｈ₅）₄(ＴＥＯＳ）の熱分解によるＣＶＤ法により析出される。異方性エッチングプロセスでシリコンに対して及びホウ素−燐−ケイ酸−ガラスに対して選択的に、例えば反応性イオンエッチングにより接触孔２１８の側面に接触孔のエッチングの際に露出されたワード線２１１ａを付加的に絶縁させる絶縁側面被覆２２０（スペーサ）を形成する。
最後に例えばスパッタリングにより例えばアルミニウムから成る金属層を施し、フォトレジストマスクを用いてビット線２２１を形成するためにエッチングプロセスでパターン化する。ビット線２２１はワード線２１１ａに対して垂直に延びている。ビット線２２１は接触孔２１８を介してＭＯＳトランジスタのｎ⁺ドープ領域２１９と自己整合的に接続されている。セルフィールド２４の全てのＭＯＳトランジスタ用にもう１つのソース／ドレイン領域を形成するｎ⁺ドープ基板２１に基板接触部が設けられる。これは基板２１の裏側に又はセルフィールド２４のエッジにｐドープ層２２を横断する接触孔を介して行われる。
図１２は本発明によるメモリセル装置のこの実施例のセルフィールドの切断面の平面を示すものである。２つのメモリセルはそれぞれトレンチに接している。各メモリセルはｎ⁺ドープ領域２１９、チャネル領域としてのｐドープ層２２、ソース／ドレイン領域としての基板２１、ゲート誘電体及びワード線２１１ａから形成されるＭＯＳトランジスタを含んでいる。隣接するトレンチ２３間に配設されるドープ領域２１９、２２はそれぞれ２つのＭＯＳトランジスタに属する。従ってメモリセルの所要面積は２Ｆ²であり、その際Ｆは最小パターン寸法、例えば０．６μｍである。こうして０．２５μｍの最小パターン寸法Ｆの技術が使用された場合、０．１２５μｍ²の面積を有するメモリセルを形成することができる。
図１２の平面内には分かり易くするために絶縁側面被覆２７のみを示し、ゲート酸化物層２８は示していない。
トレンチの側面に沿って接するＭＯＳトランジスタのｎ⁺ドープ領域２１９は互いに絶縁されている。上記の実施例ではこの絶縁は、それぞれｐドープ層２２に対して接触孔２１８の縁に形成されるｐｎ接合により形成される。或はｎ⁺ドープ領域２１９は絶縁トレンチにより互いに絶縁可能である。これらの絶縁トレンチは、トレンチをエッチングし絶縁材料で満たすことにより最初に記載したトレンチ２３をエッチングする前に形成される。
縁部に配設されているＭＯＳトランジスタのチャネル領域を周辺領域２４０に対し絶縁する。絶縁側面被覆２７を有するトレンチ２３はそれぞれセルフィールド２４の縁に設けられ、このトレンチの幅は起こり得る許容誤差を補償するためにパターン寸法Ｆよりも大きく形成してもよい。

Claims (15)

1. セルフィールド（１３、２４）内の基板（１１、２１）の表面の領域に配設された複数のメモリセルを含む半導体物質から成る基板（１１、２１）が設けられており、
   前記メモリセルが２つのソース／ドレイン領域（１６ａ、１６ｂ、２１、２１９）、チャネル領域（１１、２２）、ゲート誘電体（１８、１５、２８、２７）及びゲート電極（１９ａ、２１１ａ）を有するＭＯＳトランジスタをそれぞれ含んでおり、その一方のソース／ドレイン領域（１６ａ、２９）は参照線と、また他方のソース／ドレイン領域（１６ｂ、２９）はビット線と、またそのゲート電極（１９ａ、２１１ａ）はワード線と接続されており、ソ−ス／ドレイン領域（１６ａ、１６ｂ、２１、２１９）は基板の表面に対して垂直方向に配置されており、
   メモリセルが、読出し信号をワード線に印加する際に電流がビット線（１６ｂ、２１１）を介して流れるようにゲート誘電体（１８、２８）の厚さが調節されている第１の論理値記憶用の第１のメモリセルを含んでおり、
   メモリセルが、読出し信号をワード線に印加する際に電流がビット線（１６ｂ、２１１）を介して流れないようにゲート誘電体（１５、２７）の厚さが調節されている第２の論理値記憶用の第２のメモリセルを含んでいる
   ことを特徴とする固定記憶装置。
2. 基板（１１、２１）の少なくとも表面の領域に単結晶シリコンを含んでおり、
   互いに平行な複数トレンチ（１２、２３）が基板の表面内に延びており、
   ソース／ドレイン領域（１６ａ、１６ｂ、２１、２１９）及びチャネル領域（１１、２２）がそれぞれ各トレンチ（１２、２３）の表面に接しており、その際チャネル領域は基板の表面に対して垂直なトレンチ（１２、２３）の側面に接しており、
   各トレンチ（１２、２３）の側面に各々前記複数のＭＯＳトランジスタが接している
   ことを特徴とする請求項１記載の記憶装置。
3. 第２のメモリセル内のＭＯＳトランジスタのゲート誘電体（１５、２７）の厚さが第１のメモリセル内のＭＯＳトランジスタのゲート誘電体（１８、２８）の少なくとも１０倍であることを特徴とする請求項２記載の記憶装置。
4. 各トレンチ（１２）の第１の側面に絶縁層（１５）が備えられており、各ＭＯＳトランジスタのチャネル領域が各トレンチ（１２）の第１の側面に対向する第２の側面に接していることを特徴とする請求項２又は３記載の記憶装置。
5. 各トレンチ（１２、２３）が互いに向かい合っている第１の側面と第２の側面を有しており、
   第１の側面及び第２の側面双方に沿ってＭＯＳトランジスタが配設されており、
   ＭＯＳトランジスタのゲート電極（２１１ａ）が導電性物質から成る側面被覆として形成されており、
   ゲート電極（１５、２１１ａ）とトレンチ（１２、２３）の各側面との間の第２のメモリセル内に絶縁側面被覆（２７）が配設されており、
   トレンチ（１２、２３）の第１の側面に沿って配設されているＭＯＳトランジスタのゲート電極（１５、２１１ａ）が同じトレンチ（１２、２３）の第２の側面に沿って配設されているＭＯＳトランジスタのゲート電極と電気的に絶縁されている
   ことを特徴とする請求項２又は３記載のメモリセル装置。
6. 基板が付加的にセルフィールド（１３、２４）の外側に配設されている読出し回路のＭＯＳトランジスタを含んでいることを特徴とする請求項１乃至５の１つに記載の記憶装置。
7. 半導体物質から成る基板（１１）内にそれぞれ１個のＭＯＳトランジスタを有するメモリセルのあるセルフィールド（１３）を形成し、
   基板（１１）の主面内に互いに平行に延びる複数のトレンチ（１２）をエッチングし、基板（１１）内のＭＯＳトランジスタ用のトレンチ（１２）の表面に接するドープされた領域（１６）を形成し、その際チャネル領域はそれぞれトレンチ（１２）の主面に対して垂直な側面に接しており、各トレンチ（１２）に前記複数個のＭＯＳトランジスタが接しており、
   チャネル領域の表面上にそれぞれゲート誘電体（１５、１８）を、そして該誘電体（１５、１８）上にゲート電極（１９ａ）を形成し、
   第１の論理値を記憶するＭＯＳトランジスタのゲート誘電体（１８）を第２の論理値を記憶するＭＯＳトランジスタのゲート誘電体（１５）よりも薄く形成し、それにより第１の論理値を記憶するＭＯＳトランジスタのゲート電極（１９ａ）に読出し信号を印加する際に電流がＭＯＳトランジスタを流れ、一方第２の論理値を記憶するＭＯＳトランジスタのゲート電極（１９ａ）に同じ読出し信号を印加する際に電流がＭＯＳトランジスタを流れないようにする
   ことを特徴とする固定記憶装置の製造方法。
8. 基板（１１）が第１の導電形にドープされており、
   トレンチ（１２）のエッチング後基板（１１）の表面に、全面的にほぼ同形のエッジ被覆を有する絶縁層（１５）を施し、
   第１の導電形と反対の第２の導電形にドープするイオン注入を実施し、その際トレンチ（１２）の底部及びトレンチ（１２）間の基板（１１）の表面にドープ領域（１６ａ、１６ｂ）を形成し、
   フォトレジストマスクの使用下に絶縁層（１５）を少なくとも第１の論理値を記憶するＭＯＳトランジスタのチャネル領域に接するトレンチ（１２）の同じ側面に沿ってエッチングにより除去し、
   トレンチ（１２）の露出された側面にそれぞれゲート誘電体（１８）を形成するためにゲート酸化を行い、
   同形のエッジ被覆を有する導電性層（１９）を基板（１１）の表面に析出し、
   ゲート電極（１９ａ）を形成するためにトレンチ（１２）の長手方向に対して直角に延びる条片状のワード線（１９ａ）が形成されるように導電性層をパターン化し、トレンチ（１２）の底部及びトレンチ（１２）間に存在するドープ領域（１６ａ、１６ｂ）への接触部をセルフィールド（１３）の縁部に設ける
   ことを特徴とする請求項７記載の方法。
9. セルフィールド内にドープ領域（１６）を形成するための注入の際にドライバのＭＯＳトランジスタ用ソース／ドレイン領域をセルフィールドの外側に付加的に形成し、
   ゲート酸化の際にドライバのＭＯＳトランジスタ用ゲート誘電体を形成し、
   導電性層（１９）のパターン化の際にこの導電性層（１９）から読出し用ドライバのＭＯＳトランジスタのゲート電極を形成することを特徴とする請求項８記載の方法。
10. 基板が単結晶シリコンから成り、
    絶縁層（１５）をＳｉＯ₂から形成し、
    ゲート誘電体をＳｉＯ₂から形成し、
    導電性層（１９）をドープされたポリシリコンから形成する
    ことを特徴とする請求項８又は９記載の方法。
11. 基板（１１、２１）が第１の導電形にドープされており、
    第１の導電形と反対の第２の導電形にドープされ、基板（１１、２１）の表面に接し、少なくともセルフィールド（２４）用の領域を覆うウェル（２２）を形成し、
    トレンチ（２３）を、少なくともトレンチの底部で第１の導電形にドープされた基板（１１、２１）を露出するような深さにエッチングし、
    基板（１１、２１）の表面に、全面的に絶縁層（２５）を形成し、
    マスクの使用下にエッチングにより絶縁層（２５）を、ＭＯＳトランジスタに接し第１の論理値を記憶するトレンチ（２３）の同じ側面に沿って除去し、
    マスクを除去した後基板（１１、２１）に対して異方性選択エッチングによりパターン化された絶縁層（２５）から絶縁側面被覆（２７）を形成し、
    トレンチ（２３）の露出された側面にそれぞれゲート酸化物層を形成するためにゲート酸化を行い、
    同形のエッジ被覆を有する導電性層を析出し、
    異方性選択エッチングにより導電性層からトレンチ（２３）の側面を環状に内張りする導電性側面被覆（２１１）を形成し、
    環状の導電性側面被覆（２１１）をエッチングによりそれぞれ少なくとも２個所で中断し、
    全面的に平坦化絶縁層を形成し、
    この平坦化絶縁層（２１７）内にドープされたウェル（２２）の表面上に達する接触孔（２１８）をエッチングし、
    注入により接触孔（２１８）の領域内で基板（１１、２１）の表面と接するドープされたソース／ドレイン領域（２１９）を形成し、
    接触孔（２１８）に金属化部（２２１）を備え、
    セルフィールドの縁部に導電性側面被覆（２１１ａ）に対する接触部を形成する
    ことを特徴とする請求項７記載の方法。
12. 金属化部（２２１）を形成する前に接触孔（２１８）内に異方性選択エッチングでエッチングされるほぼ同形のエッジ被覆を有する絶縁層を析出し、その際基板（１１）の表面に接するソース／ドレイン領域（２１９）の表面を少なくとも部分的に露出する
    ことを特徴とする請求項１１記載の方法。
13. トレンチ（２３）に沿って隣接するソース／ドレイン領域（２１９）間を絶縁するためにトレンチのエッチング及び絶縁材料を満たすことにより形成される絶縁トレンチを前記のトレンチ（２３）をエッチングする前に形成することを特徴とする請求項１１又は１２記載の方法。
14. セルフィールド（２４）の外側に導電性層（２９）から付加的にドライバのＭＯＳトランジスタ用にゲート電極（２１４）を形成し、
    平坦化絶縁層（２１７）を施す前にドライバのＭＯＳトランジスタ用に第１の導電形の注入によりドープされたソース／ドレイン領域（２１６）を形成することを特徴とする請求項１１乃至１３の１つに記載の方法。
15. 基板（２１）が単結晶シリコンから成り、
    絶縁層（２５）及びゲート酸化物層（２８）をＳｉＯ₂から形成し、
    導電性層（２９）をドープされたポリシリコンから形成し、
    平坦化絶縁層（２１７）をホウ素−燐−ケイ酸−ガラスから形成する
    ことを特徴とする請求項１１乃至１４の１つに記載の方法。

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