DE19544327C2 - Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung - Google Patents
Festwert-Speicherzellenanordnung und Verfahren zu deren HerstellungInfo
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- DE19544327C2 DE19544327C2 DE19544327A DE19544327A DE19544327C2 DE 19544327 C2 DE19544327 C2 DE 19544327C2 DE 19544327 A DE19544327 A DE 19544327A DE 19544327 A DE19544327 A DE 19544327A DE 19544327 C2 DE19544327 C2 DE 19544327C2
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Description
Die Erfindung bezieht sich auf eine Festwert-Speicherzellen
anordnung nach dem Oberbegriff des Anspruches 1 und ein Ver
fahren zur Herstellung einer Festwert-Speicherzellenanordnung
nach dem Oberbegriff des Anspruches 10.
Entsprechende Anordnungen und Herstellungsverfahren sind bei
spielsweise aus der US 4 954 854 bekannt geworden.
In der US 4,263,663 ist eine Speicherzellenanordnung be
schrieben, bei der die Speichertransistoren in Gräben ange
ordnet sind, deren Wände die Kanalbereiche bilden. Die Gräben
sind bis in einen dotierten vergrabenen Bereich hinein aus
gebildet, der als Source-Bereich vorgesehen ist. An der
Oberseite des Halbleiterkörpers ist jeweils ein zugehöriger
Drain-Bereich implantiert. Eine unterschiedliche Dotierung
der Grabenwände ermöglicht die Ausbildung zweier Transistoren
unterschiedlichen Schaltverhaltens.
Weitere Festwert-Speicherzellenanordnungen und Verfahren zu
deren Herstellung sind in den Patentanmeldungen der gleichen
Anmelderin DE 44 34 725 C1 und DE 44 37 581 A1 beschrieben,
auf welche verwiesen und vollinhaltlich Bezug genommen wird.
Die auch als Nur-Lese-Speicher oder Read-Only-Memory bezeich
neten Festwertspeicher finden zur Speicherung von Daten in
vielen elektronischen Systemen Verwendung. Solche Speicher,
bei denen die Daten in digitaler Form fest eingeschrieben
sind, werden realisiert als auf der Basis eines Halbleiterma
terials, insbesondere Silizium, integriert ausgebildeter Si
lizium-Schaltungen, in welcher als Speicherzellen vorzugswei
se MOS-Transistoren verwendet werden. Beim Auslesen werden
die einzelnen Speicherzellen über die Gateelektrode der MOS-
Transistoren, die mit einer Wortleitung verbunden ist, ausge
wählt. Der Eingang jedes MOS-Transistors ist mit einer Refe
renzleitung verbunden, der Ausgang mit einer Bitleitung. Beim
Lesevorgang wird bewertet, ob ein Strom durch den Transistor
fließt oder nicht. Entsprechend werden den abgespeicherten
Daten die logischen Werte Null und Eins zugeordnet. Technisch
wird die Speicherung von Null und Eins bei diesen Festwert-
Speichern dadurch bewirkt, dass in Speicherzellen, in denen
der dem Zustand "kein Stromfluß durch den Transistor" zuge
ordnete logische Wert gespeichert ist, kein MOS-Transistor
hergestellt wird oder keine leitende Verbindung zur Bitlei
tung realisiert wird. Alternativ können für die beiden logi
schen Werte entsprechend MOS-Transistoren realisiert werden,
die durch unterschiedliche Implantationen im Kanalgebiet un
terschiedliche Einsatzspannungen aufweisen. Ein solcher Sili
ziumspeicher besitzt einen im wesentlichen planaren Aufbau
mit einem pro Speicherzelle minimalen Flächenbedarf, der bei
etwa 4 bis 8 F2 liegt, wobei F die in der jeweiligen Techno
logie kleinste herstellbare Strukturgröße bedeutet. Planare
Festwert-Siliziumspeicher sind damit bei einer Ein-µm-Techno
logie auf Speicherdichten um etwa 0,14 Bit/µm2 begrenzt.
Der Erfindung liegt die Aufgabe zugrunde, eine Festwert-
Speicherzellenanordnung und ein Verfahren zur Herstellung ei
ner Festwert-Speicherzellenanordnung auf Halbleiterbasis zur
Verfügung zu stellen, welche bzw. welches bei einer hohen
Packungsdichte der Speicherzellen und einer hohen Ausbeute
eine einfachere und kostengünstigere Fertigung bietet.
Diese Aufgabe wird durch eine Festwert-Speicherzellenanord
nung gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 10 ge
löst.
Erfindungsgemäß ist zum einen vorgesehen, dass die Seitenwän
de des Grabens des MOS-Transistors unter einem Winkel von et
wa 45° bis etwa 80° gegenüber der Hauptfläche des Substrates
angeordnet sind, und mit einem Dotiermaterial einer vorbe
stimmten Leitfähigkeit zur Festlegung der Programmierung des
MOS-Transistors dotiert sind.
Bei einer insbesondere bevorzugten Ausführung der Erfindung
beträgt der Winkel der Seitenwände des Grabens des MOS-Tran
sistors gegenüber der Hauptfläche des Substrates etwa 70° bis
etwa 80°, vorzugsweise etwa 75°. Durch die erfindungsgemäße
Abschrägung der Seitenwände des Grabens kann eine fertigungs
technisch einfachere und damit kostengünstigere Programmie
rung der Grabentransistoren vorzugsweise vermittels Implanta
tion bewerkstelligt werden, wobei gegenüber den an sich be
kannten vertikal ausgebildeten Transistoren des Grabens le
diglich eine geringfügig größere Speicherzellenfläche und da
mit nur geringfügig geringere Packungsdichte der Speicherzel
len in Kauf genommen werden muß. Demgegenüber besteht bei
vertikal ausgebildeten MOS-Transistoren in den Gräben bei der
Programmierung vermittels Implantation die Schwierigkeit, die
Seitenwände durch den senkrecht bezüglich der Substratober
fläche geführten Implantationsstrahles wirksam zu erreichen.
Aus diesem Grund wird bei vertikal ausgebildeten Transistoren
im allgemeinen lediglich der Boden des Grabens ordnungsgemäß
implantiert, wobei aufgrund der bei der Implantation verwen
deten Photolackmaske, welche in der Regel eine Dicke von etwa
1 bis 2 µm besitzt, zusätzlich Abschattungsprobleme bei der
Implantation vorhanden sind. Erfindungsgemäß können nun auch
die abgeschrägten Seitenflanken der Grabentransistoren im
plantiert werden, so dass die Einsatzspannung der Grabentran
sistoren wesentlich einfacher und genauer eingestellt werden
kann.
Zum Anderen ist dem Prinzip der Erfindung folgend vorgesehen,
dass dem zweiten dotierten Gebiet bzw. dem Draingebiet des
MOS-Transistors eine lokale Zwischenverbindung zugeordnet
ist, welche das Draingebiet elektrisch verbindet und zumin
dest bereichsweise über eine die Gateelektrode elektrisch
isolierende Gateisolationsschicht und eine benachbart zum
MOS-Transistor angeordnete Isolationsschicht angeordnet ist.
Durch diese Maßnahme kann eine weitere Erhöhung der Packungs
dichte der Speicherzellen ermöglicht werden, ohne den Aufwand
und damit die Kosten für die Fertigung der Festwert-Speicher
zellenanordnung wesentlich zu erhöhen. Die lokale Zwischen
verbindung ermöglicht die Fertigung einer gewissermaßen ver
grabenen Kontaktstelle für die Draingebiete der Transistoren,
wodurch ein Überlapp des später herzustellenden Kontaktloches
für den elektrischen Anschluß der Bitleitungen zu den Gate-
und Isolationskanten der Speicherzellen auf Null reduziert
und somit die Packungsdichte erhöht werden kann. Hierbei wer
den als Verbreiterung der Kontaktanschlüsse der Drainbereiche
und als Bodenbereiche der später aufzubringenden Kontaktlö
cher, die fertigungsbedingt eine gewisse Breite besitzen, die
lokalen Zwischenverbindungen angeordnet. Die elektrisch lei
tende lokale Zwischenverbindung kann vorzugsweise aus einem
Material bestehen, welches Polysilizium, Polyzid oder Silizid
aufweist, und welches vorzugsweise im CVD-(Chemical-Vapor-
Deposition)-Verfahren abgeschieden wird. Im Gegensatz zu die
ser erfindungsgemäßen Maßnahme müssen bei den bisherigen
Festwert-Speicherzellenanordnungen aufgrund von fertigungsbe
dingten Toleranzen, die in der Größenordnung von etwa 0,3 F
liegen, ausreichende Breiten der sogenannten Lokos-Schicht
vorgegeben werden, damit das ebenfalls eine erhebliche Breite
aufweisende Kontaktloch prozessbedingt sicher an der richti
gen Stelle plaziert werden kann.
Bei einer weiterhin bevorzugten Ausführung der Erfindung kön
nen in jedem Graben auch zwei oder mehrere MOS-Transistoren
ausgebildet sein, wobei durch eine zwei- oder mehrteilig auf
einanderfolgend ausgeführte Maskierung die beiden oder mehre
ren Seitenflanken eines Grabens getrennt voneinander durch Im
plantation eingestellt werden können. Auf diese Weise können
in einem Graben insbesondere zwei MOS-Transistoren ausgebil
det sein, die durch unterschiedliche Dotierung der beiden
Seitenwände des Grabens unterschiedlich programmiert sind. In
diesem Fall können die in einem Gräben ausgebildeten beiden
MOS-Transistoren jeweils einen gemeinsamen Sourcebereich und
einen gemeinsamen Gatebereich besitzen.
Darüber hinaus ist es aufgrund der erfindungsgemäßen Anord
nung bzw. aufgrund des erfindungsgemäßen Verfahrens möglich,
einem Transistor neben einer binären Einstellung mit den
beiden Zuständen Null oder Eins durch Verfeinerung der Im
plantation auch einen vorbestimmten Logikzustand aus einer
mehrwertige Logikzustände besitzenden Zustandslogik zuzuord
nen, insbesondere einer vierwertigen Zustandslogik.
Die Erfindung eignet sich sowohl zur Herstellung von einmalig
elektrisch programmierbaren Festwert-Speichern, bei denen das
Gatedielektrikum insbesondere ein ONO-Formierungsmaterial
(sogenannte OTP-Speicher = One-Time-Programmable-Memory) auf
weist, oder, alternativ, zur Fertigung von maskenprogrammier
baren Festwert-Speichern (sogenannte maskenprogrammierbare
ROM), bei denen das Gatedielektrikum insbesondere ein Gate
oxid aufweist.
Zur Herstellung der Festwert-Speicherzellenanordnung werden
in einem Siliziumsubstrat, das von einem ersten Leitfähig
keitstyp, beispielsweise vom Typ n+ dotiert ist, ein erstes
dotiertes Gebiet und ein zweites dotiertes Gebiet erzeugt.
Das erste dotierte Gebiet ist von einem zweiten, zum ersten
entgegengesetzten Leitfähigkeitstyp dotiert, beispielsweise
vom Typ p, und erstreckt sich vorzugsweise über das gesamte
Zellenfeld. Es kann sowohl als entsprechend ausgedehnte Wanne
als auch als durchgehende Schicht über das gesamte Substrat
gebildet sein. Vorzugsweise erstreckt sich jeder Graben des
Speicherzellenfeldes ausgehend von der Hauptfläche über die
gesamte Tiefe des ersten dotierten Gebietes und reicht etwas
in den Bereich des Siliziumsubstrates vom ersten Leitfähig
keitstyp hinein. Auf diese Weise kann der Bereich des
Substrates vom ersten Leitfähigkeitstyp als gemeinsamer Sour
cebereich für sämtliche Grabentransistoren eines Speicherzel
lenfeldes verwendet werden.
Das zweite dotierte Gebiet ist vom ersten Leitfähigkeitstyp,
beispielsweise vom Typ n+ dotiert und grenzt an die Hauptflä
che des Substrats an. Das zweite dotierte Gebiet dient als
Drainanschluß der Grabentransistoren und ist elektrisch mit
den Bitleitungen der Speicherzellen verbunden.
Des weiteren werden mehrere, im wesentlichen parallel verlau
fende Isolationsbereiche erzeugt, welche einen parallel zur
Hauptfläche gerichteten streifenförmigen Querschnitt aufwei
sen und über das gesamte Zellenfeld verlaufen. Diese Isolati
onsbereiche reichen von der Hauptfläche bis in das erste do
tierte Gebiet hinein und dienen unter anderem zur elektri
schen Isolation der einzelnen Speicherzellen.
Die Speicherzellen werden vorzugsweise in Zeilen und Spalten
angeordnet. Zwischen je zwei Spalten ist jeweils ein Isolati
onsbereich angeordnet. Quer zu den Isolationsbereichen ver
laufen Wortleitungen, mit denen die Gateelektroden der Spei
chertransistoren verbunden sind.
In vorteilhafter Weise können die Isolationsbereiche in sol
chen Abständen und mit solchen Breiten erzeugt werden, dass
der Abstand zwischen benachbarten Isolationsbereichen im we
sentlichen gleich der Breite der Isolationsbereiche ist. Des
weiteren können die Gräben für die Speichertransistoren im
Querschnitt parallel zur Hauptfläche gemessene lineare Abmes
sungen besitzen, die im wesentlichen gleich der Breite der
Isolationsbereiche sind. Das bedeutet, die Gräben für die
Speichertransistoren werden zum Beispiel pyramidenstumpfartig
mit einer quadratischen Grundfläche mit einer Seitenlänge
entsprechend der Breite der Isolationsbereiche oder kegel
stumpfartig mit einem Durchmesser der Grundfläche entspre
chend der Breite der Isolationsbereiche gefertigt. Der Mit
telpunkt des Querschnitts der Grundfläche der Speicherzellen
gräben kann hierbei im Bezug auf die Mitte der Isolationsbe
reiche versetzt angeordnet sein.
Wird bei dieser Ausführungsform die Breite der Isolationsbe
reiche gleich der kleinsten, in der verwendeten Technologie
herzustellenden Strukturgröße F erzeugt, so beträgt der Flä
chenbedarf einer Speicherzelle 2 F2. Bei dieser Ausführung der
Erfindung wird ausgenutzt, dass die Justiergenauigkeit stets
besser als die kleinste herstellbare Strukturgröße F ist. Bei
einer Ein-µm-Technologie läßt sich damit eine Speicherzelle
mit einer Fläche von 4 µm2 zum Quadrat herstellen, so dass
Speicherdichten von etwa 0,25 Bit/µm2 erzielt werden können.
Es liegt im Rahmen der Erfindung, bei der Herstellung des
Zellenfeldes der Speicherzellenanordnung gleichzeitig MOS-
Transistoren zur Ansteuerung der Speicherzellenanordnung an
der Peripherie auf dem Substrat zu bilden. Das Gateoxid und
die Gateelektroden der MOS-Transistoren in der Peripherie
können hierbei mit den gleichen Prozeßschritten wie das Gate
oxid und die Gateelektroden im Zellenfeld gebildet werden.
Weitere Vorteile und Zweckmäßigkeiten der Erfindung
ergeben sich aus der nachfolgenden Beschreibung von Ausfüh
rungsbeispielen anhand der Zeichnung. Es zeigt:
Fig. 1 eine schematische Schnittansicht einer auf einem
p/n+-Silizium-Wafer auszubildenden Festwert-Speicher
zellenanordnung gemäß einem ersten Ausführungsbei
spiel der Erfindung nach Definition der Isolations
bereiche mittels einer sogenannten Box-Isolation;
Fig. 2 eine schematische Schnittansicht des Wafers nach Ät
zung der Gräben, wobei die Seitenwände der Gräben in
einem Winkel von etwa 75° zur Hauptfläche des
Substrats ausgeführt sind;
Fig. 3 eine schematische Schnittansicht des Wafers nach
Definition der Einsatzspannung der Grabentransistoren
und der planaren Peripherietransistoren, Gateoxid-
bzw. ONO-Formierung, Abscheidung eines
Gatepolysiliziums und Abdeckung mit einer SiO2-
Schicht, sowie Strukturierung mittels einer
anisotropen Ätzung;
Fig. 4 eine schematische Schnittansicht des Wafers nach den
Schritten Reoxidation, LDD-(Lightly-Doped-Drain)-
Implantation und Spacer-(Abstandhalter)-Formierung,
sowie Definition der Source/Draingebiete mittels
einer Ionenimplantation;
Fig. 5 eine schematische Schnittansicht des Wafers nach
Abscheidung einer SiO2- bzw. TEOS-Schicht und Öffnung
der zu kontaktierenden Source/Draingebiete;
Fig. 6 eine schematische Schnittansicht des Wafers nach
Abscheidung einer Polysilizium-Schicht für die lokale
Zwischenverbindung, Dotierung und Strukturierung;
Fig. 7 eine schematische Draufsicht einer Zelle des
Festwert-Speichers gemäß dem ersten
Ausführungsbeispiel der Erfindung nach Fertigstellung
der lokalen Zwischenverbindung;
Fig. 8A und 8B schematische Draufsichten der Anordnung der
Speicherzellen bei diagonal verlaufenden
Bitleitungen; und
Fig. 9A und 9B schematische Draufsichten der Anordnung der
Speicherzellen bei zickzackförmig verlaufenden
Bitleitungen.
Auf einem Substrat 1 aus zum Beispiel n+-dotiertem
monokristallinem Silizium mit einer Dotierstoffkonzentration
von 1 × 1019 cm-3 wird ein erstes dotiertes Gebiet 2 erzeugt.
Das erste dotierte Gebiet 2 wird zum Beispiel p-dotiert mit
einer Dotierstoffkonzentration von bespielsweise 5 × 1016 cm-3
(siehe Fig. 1). Das erste p-dotierte Gebiet 2 wird zum
Beispiel durch eine ganzflächige oder maskierte Implantation
mit Bor oder durch Aufwachsen von einer in situ p-dotierten
Schicht mittels einer CVD-Epitaxie hergestellt. Das erste
dotierte Gebiet 2 besitzt eine Hauptfläche 3 und weist eine
senkrecht zur Hauptfläche 3 gemessene Stärke von
beispielsweise 0,5 µm bis 1 µm auf. Unter Verwendung einer
auf die Hauptfläche 3 aufgebrachten, der Übersichtlichkeit
halber jedoch nicht näher dargestellten Maske werden
Isolationsbereiche 4 zur Definition des Speicherzellenfeldes
5 bzw. zur Isolation von in einem Peripheriebereich 6
angeordneter Schaltungen gebildet, die streifenförmig über
die Hauptfläche 3 verlaufen und ausgehend von der Hauptfläche
3 in die Tiefe teilweise in das erste dotierte Gebiet 2
reichen. Die Isolationsbereiche 4 bestehen beispielsweise aus
SiO2-Inseln.
Daran anschließend erfolgt unter Verwendung einer auf der
Hauptfläche 3 aufgebrachten, der Übersichtlichkeit halber
allerdings nicht näher dargestellten Grabenmaske die
Fertigung von Gräben 7, vorzugsweise durch einen anisotropen
Trockenätzprozeß. In denjenigem Teil des Substrats 1, in dem
das Zellenfeld 5 gebildet wird, verlaufen die Gräben 7
streifenförmig über die Hauptfläche 3. Die Gräben 7 weisen
eine Tiefe von zum Beispiel etwa 0,5 µm bis etwa 1 µm auf.
Sie reichen bis in den n+-dotierten Bereich 8 des Substrats 1
hinein. Parallel zur Hauptfläche 3 weisen die Gräben 7 eine
Breite von einer minimalen Strukturgröße F, zum Beispiel 0,6
µm und eine Länge von zum Beispiel 100 µm auf. Im Bereich
eines Zellenfeldes 5 sind zum Beispiel 16000 Gräben parallel
nebeneinander angeordnet. Der Abstand zwischen benachbarten
Gräben 7 beträgt wiederum eine minimale Strukturgröße,
beispielsweise 0,6 µm. Die Ätzung der Gräben 7 erfolgt
dergestalt, daß die Seitenwände 9 und 10 nicht senkrecht,
sondern in einem Winkel von etwa 75° ausgeführt werden (siehe
Fig. 2). Diese Ätzung kann entweder durch entsprechende
Parametereinstellung der jeweiligen Trockenätzung oder durch
anisotrope chemische Ätzung wie zum Beispiel vermittels KOH
realisiert werden.
Daran anschließend wird die Einsatzspannung der
Grabentransistoren T1 und T2, sowie der außerhalb des
Zellenfeldes 5 im Peripheriebereich 6 liegenden planaren
Transistoren T3 über einen Implantationsschritt definiert.
Hierzu wird auf die Hauptfläche 3 jeweils eine geeignete
Implantationsmaske aufgetragen und strukturiert und eine
Einstellung der Transistoren durch geeignete Dosiswahl der
Implantation vorgenommen. Hierbei kann auch eine mehrfache
Implantation bei einem Transistor realisiert werden, so daß
die Herstellung einer mehrwertigen Speicherzelle,
beispielsweise einer vierwertigen Speicherzelle möglich ist.
Die Implantation kann beispielsweise mit Bor durchgeführt
werden, wobei die Implantationsenergie beispielsweise etwa 25
keV und die Dosis beispielsweise 1 × 1012 cm-3 betragen kann.
Daran anschließend erfolgt im Falle eines
maskenprogrammierten Nur-Lese-Speichers eine
Gateoxidabscheidung, oder, wie im Falle eines einmal
elektrisch programmierbaren Nur-Lese-Speichers, eine ONO-
Formierung. Im Falle der Herstellung eines Gateoxids wird
nach Entfernen der Implantationsmaske beispielsweise eine
thermische Oxidation bei zum Beispiel 750°C durchgeführt.
Dabei entsteht an freiliegenden Siliziumflächen ein Gateoxid
11. Das Gateoxid 11 entsteht hierbei sowohl an den
freiliegenden Siliziumflächen, die die Seitenwände 9, 10 und
den Boden 12 der Gräben 7 bilden, als auch in dem
Peripheriebereich 6 an der freiliegenden Oberfläche des
ersten dotierten Gebietes 2. Wegen der unterschiedlichen
Dotierung wächst das Gateoxid 11 in den Gräben 7 mit
geringerer Dicke auf als auf der Oberfläche des Substrats 1.
Anschließend wird ganzflächig eine leitfähige Schicht 13 aus
zum Beispiel dotiertem Polysilizium abgeschieden. Die
leitfähige Schicht 13 wird mit im wesentlichen konformer
Kantenbedeckung abgeschieden. Die Stärke der leitfähigen
Schicht 13 wird so eingestellt, daß die Gräben 7 vollständig
aufgefüllt werden. Die Abscheidung der leitfähigen Schicht 13
erfolgt zum Beispiel in einem CVD-Verfahren mit SiH4, wobei
dem Prozeßgas als Dotierstoff Phosphor beigegeben wird. Die
leitfähige Schicht 13 wird in einer Stärke von beispielsweise
400 nm abgeschieden. Daran anschließend wird eine nicht näher
dargestellte Photolackmaske gefertigt. Unter Verwendung der
Photolackmaske als Ätzmaske wird die leitfähige Schicht 13 in
einem anisotropen Ätzprozeß, zum Beispiel mit Hbr, Cl2
strukturiert. Hierbei werden im Bereich des Zellenfeldes 5
aus der leitfähigen Schicht 13 Wortleitungen 13a gebildet.
Gleichzeitig werden im Bereich der Peripherie 6
Gateelektroden 13b für MOS-Transistoren gefertigt. Die
Wortleitungen 13a verlaufen quer zu den Isolationsbereichen
4.
Alternativ kann, wie es in Fig. 3 dargestellt ist, eine
Gatepolysiliziumschicht 14, die entweder direkt dotiert ist
oder über Implantation oder POCL-Belegung dotiert wird,
abgeschieden und mit einer weiteren SiO2-Schicht 15 abgedeckt
werden, welche beispielsweise in einem TEOS-Verfahren mit im
wesentlichen konformer Kantenbedeckung abgeschieden wird.
Diese Anordnung kann gemäß Fig. 3 vermittels eines
anisotropen Ätzmittels strukturiert werden.
Daran anschließend werden zur Fertigstellung der
Speichertransistoren T1, T2 und der lateralen MOS-
Transistoren T3 in der Peripherie 6 durch konforme
Abscheidung und anisotrope Ätzung einer SiO2-Schicht an den
senkrechten Flanken der Wortleitungen 13a sowie der
Gateelektroden 13b SiO2-Spacer 16 erzeugt. Durch Implantation
mit zum Beispiel Arsen bei einer Energie von 50 keV mit einer
Dosis von 5 × 1015 cm-3 werden im Speicherzellenfeld 5
Draingebiete 17, 18 und in der Peripherie 6
Source/Draingebiete 19, 20 gebildet. Da die Gebiete 17 bis 20
der MOS-Transistoren im Speicherzellenfeld 5 und in der
Peripherie 6 vom gleichen Leitfähigkeitstyp, beispielsweise
n+-Typ dotiert sind, und im übrigen gleich dotiert sind wie
die Gateelektrode 13b und die Wortleitungen 13a, kann diese
Implantation ohne zusätzliche Maske erfolgen. Ferner können
zur Herstellung der lateralen MOS-Transistoren in dem
Peripheriebereich 6 weitere, aus der MOS-Technik an sich
bekannte Verfahrensschritte wie Einstellung eines LDD-
Profils, Salizide-Technik und ähnliches durchgeführt werden.
Unter Bezugnahme auf die Fig. 5 und 6 wird im folgenden
die Herstellung von lokalen Zwischenverbindungen für den
elektrischen Anschluß der Draingebiete 17, 18 der
Grabentransistoren T1, T2 mit Kontaktlöchern beschrieben,
welche derart angeordnet werden, daß ein Überlapp eines
später gefertigten Kontaktloches zu den Gate- und
Isolationskanten auf Null reduziert und damit die
Packungsdichte der Speicherzellen weiter erhöht werden kann.
Gemäß Fig. 5 wird in einem TEOS-Verfahren zunächst eine
SiO2-Schicht 21 mit im wesentlichen konformer Kantenbedeckung
abgeschieden. Unter Verwendung einer entsprechend
strukturierten Maske werden anschließend die zu
kontaktierenden Draingebiete 17, 18 geöffnet, d. h. an diesen
Stellen wird die SiO2-Schicht 21 entfernt, beispielsweise in
einem zu Silizium selektiven Ätzverfahren mit beispielsweise
CHF3, CF4, Ar, bis die Oberfläche des zweiten dotierten
Gebietes 2 freigelegt ist. Daran anschließend wird
ganzflächig eine elektrisch leitfähige Schicht 22 aufgebracht
und unter Verwendung einer weiteren (nicht näher
dargestellten) Maske derart strukturiert (siehe Fig. 6), daß
eine lokale, d. h. kurzreichweitige Zwischenverbindung 23 an
den Stellen stehen bleibt, wo die später zu fertigenden, in
der Fig. 6 schematisch mit der Bezugsziffer 24 angedeuteten
Kontaktlöcher ausgebildet werden. Das Material der lokalen
Zwischenverbindung 23 umfaßt vorzugsweise Polysilizium,
welches entweder in dotierter Form abgeschieden oder nach der
Abscheidung durch Implantation oder Belegung dotiert wird.
Daneben sind auch andere Materialien wie beispielsweise
Polyzide oder Silizide mit günstigen hochtemperaturstabilen
Eigenschaften verwendbar. Die lokale Zwischenverbindung 23
dient als Verbreiterung der nur eine geringe Anschlußfläche
aufweisenden Drainbereiche 17, 18, so daß zum einen ein
sicherer Anschluß des prozeßbedingt eine gewisse Breite
aufweisenden Kontaktloches 24 an das Draingebiet 17, 18, und
zum anderen eine größere Packungsdichte durch Vermeiden eines
Überlapps des Kontaktloches 24 zu den Gateisolationskanten
ermöglicht wird (siehe auch die schematische Draufsicht gemäß
Fig. 7).
Zur Fertigstellung der Festwert-Speicherzellenanordnung wird
anschließend ganzflächig eine planarisierende
Zwischenoxidschicht zum Beispiel aus Bor-Phosphor-Silikatglas
abgeschieden, in der die Kontaktlöcher 24 geöffnet werden.
Anschließend werden die Kontaktlöcher 24 beispielsweise mit
Wolfram aufgefüllt. Es folgt die Erzeugung einer
Metallisierungsebene zum Beispiel durch Abscheidung und
Strukturierung einer Alumiumschicht. Schließlich wird eine
Passivierungsschicht aufgebracht. Dabei wird auch das
Substrat 1 mit einem Kontakt versehen. Diese Standardschritte
sind nicht im einzelnen dargestellt.
Bei dem erfindungsgemäßen Herstellungsverfahren werden sieben
Masken benötigt, wobei gleichzeitig mit dem Zellenfeld 5
laterale Transistoren in der Peripherie 6 hergestellt werden.
Der Flächenbedarf einer Speicherzelle beträgt in diesem
Ausführungsbeispiel 4F2, wobei F die in der jeweiligen
Lithographie kleinste herstellbare Strukturgröße darstellt.
In den Fig. 8A, 8B und 9A, 9B sind bevorzugte Anordnungen
der Bitleitungen und Wortleitungen über ein gesamtes
Zellenfeld in schematischer Draufsicht dargestellt. Bei den
Fig. 8A und 8B sind die Wortleitungen 25 in diagonaler
Anordnung im Zellenfeld 5 geführt, wobei die Bitleitungen 26,
27 in geradliniger Anordnung geführt sind. Bei dieser
Anordnung der Speicherzellen und der Wort- und Bitleitungen
ist die Packungsdichte der Speicherzellen am größten.
Nachteil bei dieser Anordnung ist jedoch die aufgrund der
diagonalen Führung der Wortleitungen 25 am Randbereich des
Speicherzellenfeldes 5 versetzt angeordnete Plazierung der
Wortleitungstreiber 28, was in einem vergrößertem Platzbedarf
am Peripheriebereich resultiert.
Demgegenüber zeigen die Fig. 9A und 9B eine
Ausführungsform einer Festwert-Speicherzellenanordnung, bei
der die einzelnen Zellen eines Feldes geradlinig ausgerichtet
und die Wortleitungen 29 zickzackförmig geführt sind, so dass
die Wortleitungstreiber 30 am Peripheriebereich des
Zellenfeldes nebeneinander und auf einer Seite des
Peripheriebereiches angeordnet sind. Auf diese Weise ergibt
sich am Peripheriebereich eine gewisse Flächenersparnis,
welche allerdings zu Lasten der Zellenfläche geht, welche bei
dieser Ausführung etwas größer ist als bei der Anordnung
gemäß den Fig. 8A und 8B.
1
Substrat
2
erstes n-dotiertes Gebiet
3
Hauptfläche
4
Isolationsbereiche
5
Speicherzellenfeld
6
Peripheriebereich
7
Gräben
8
n+
-dotierter Bereich
9
Seitenwände
10
Seitenwände
11
Gateoxid
12
Boden
13
leitfähige Schicht
13
a Wortleitungen
13
b Gateelektrode
14
Gatepolysilizium
15
SiO2
-Schicht
16
SiO2
-Spacer
17
Draingebiete
18
Draingebiete
19
Source/Draingebiete
20
Source/Draingebiete
21
SiO2
-Schicht
22
elektrisch leitfähige Schicht
23
kurzreichweitige Zwischenverbindung
24
Kontaktloch
25
Wortleitungen
26
Bitleitungen
27
Bitleitungen
28
Wortleitungstreiber
29
Wortleitungen
30
Wortleitungstreiber
T1 Grabentransistoren
T2 Grabentransistoren
T3 planare Transistoren
T1 Grabentransistoren
T2 Grabentransistoren
T3 planare Transistoren
Claims (19)
1. Festwert-Speicherzellenanordnung mit einem aus Halbleiter
material bestehenden Substrat (1), welches im Bereich einer
Hauptfläche (3) in einem Zellenfeld (5) angeordnete Speicher
zellen aufweist, wobei jede Speicherzelle jeweils wenigstens
einen MOS-Transistor (T1, T2) mit einem Sourcegebiet (8), ei
nem Draingebiet (17, 18), einem Kanalgebiet, einem Gate
dielektrikum (11) und einer Gateelektrode (13; 14) aufweist,
wobei das Draingebiet (17, 18) mit einer Bitleitung (26, 27)
und die Gateelektrode mit einer Wortleitung (25) verbunden
ist, und der MOS-Transistor (T1, T2) durch einen von der
Hauptfläche (3) des Substrates (1) ausgehenden Graben (7),
der bis zu dem Sourcegebiet (8) reicht, ausgebildet ist,
dadurch gekennzeichnet, dass
die Seitenwände (9, 10) des Grabens (7) des MOS-Transistors
(T1, T2) unter einem Winkel von etwa 45° bis etwa 80° gegen
über der Hauptfläche (3) des Substrates (1) angeordnet sind,
und mit einem Dotiermaterial einer vorbestimmten Leitfähig
keit zur Festlegung der Programmierung des MOS-Transistors
dotiert sind, und dem Draingebiet (17, 18) des MOS-Transi
stors (T1, T2) eine lokale Zwischenverbindung (23) zugeordnet
ist, welche das Draingebiet (17, 18) elektrisch verbindet und
zumindest bereichsweise über eine die Gateelektrode (13; 14)
elektrisch isolierende Gateisolationsschicht (15, 16) und ei
ne benachbart zum MOS-Transistor angeordnete Isolations
schicht (21) angeordnet ist.
2. Festwert-Speicherzellenanordnung nach Anspruch 1, dadurch
gekennzeichnet, dass die lokale Zwischenverbindung (23) aus
einem Material hergestellt ist, welches Polysilizium, Polyzid
oder Silizid aufweist.
3. Festwert-Speicherzellenanordnung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, dass die lokale Zwischenverbindung
(23) mit einem Kontaktlochanschluß (24) für die Verbindung
des Draingebietes (17, 18) mit einer Bitleitung angeschlossen
ist.
4. Festwert-Speicherzellenanordnung nach Anspruch 3, dadurch
gekennzeichnet, dass der Kontaktlochanschluß (24) bündig mit
der zu dem MOS-Transistor (T1, T2) benachbart angeordneten
Isolationsschicht (21) angeordnet ist.
5. Festwert-Speicherzellenanordnung nach einem der Ansprüche
1 bis 4, dadurch gekennzeichnet, dass in jedem Graben (7)
zwei oder mehrere MOS-Transistoren (T1, T2) ausgebildet sind.
6. Festwert-Speicherzellenanordnung nach Anspruch 5, dadurch
gekennzeichnet, dass in dem Graben (7) zwei MOS-Transistoren
(T1, T2) ausgebildet sind, die durch unterschiedliche Dotie
rung der beiden Seitenwände (9, 10) des Grabens (7) unter
schiedlich programmiert sind.
7. Festwert-Speicherzellenanordnung nach Anspruch 6, dadurch
gekennzeichnet, dass die in einem Graben (7) ausgebildeten
beiden MOS-Transistoren (T1, T2) jeweils einen gemeinsamen
Sourcebereich (8) und eine gemeinsame Gateelektrode (13; 14)
besitzen.
8. Festwert-Speicherzellenanordnung nach einem der Ansprüche
5 bis 7, dadurch gekennzeichnet, dass jeder MOS-Transistor
(T1, T2) eines Grabens (7) in einem vorbestimmten Logikzu
stand aus einer mehrwertige Logikzustände besitzenden Zu
standslogik, insbesondere einer vierwertigen Zustandslogik
programmiert ist.
9. Festwert-Speicherzellenanordnung nach einem der Ansprüche
1 bis 8, dadurch gekennzeichnet, dass das Gatedielektrikum
(11) ein Gateoxid aufweist und die Festwert-Speicherzellen
anordnung ein maskenprogrammierter Nur-Lesespeicher ist, oder
das Gatedielektrikum ein ONO-Formierungsmaterial aufweist und
die Festwert-Speicherzellenanordnung ein einmal elektrisch
programmierbarer Nur-Lesespeicher ist.
10. Verfahren zur Herstellung einer Festwert-Speicherzellen
anordnung mit einem aus Halbleitermaterial bestehenden Sub
strat (1), welches im Bereich einer Hauptfläche (3) in einem
Zellenfeld (5) angeordnete Speicherzellen aufweist, wobei je
de Speicherzelle jeweils wenigstens einen MOS-Transistor mit
einem Sourcegebiet, einem Draingebiet, einem Kanalgebiet, ei
nem Gatedielektrikum und einer Gateelektrode aufweist, wobei
das Draingebiet mit einer Bitleitung und die Gateelektrode
(13; 14) mit einer Wortleitung verbunden ist, und der MOS-
Transistor durch einen von der Hauptfläche (3) des Substrates
(1) ausgehenden Graben (7), der bis zu dem Sourcegebiet
reicht, ausgebildet ist,
dadurch gekennzeichnet, dass
dem Draingebiet des MOS-Transistors eine lokale Zwischenver
bindung (23) zugeordnet wird, welche das Draingebiet elek
trisch verbindet, und zumindest bereichsweise über eine die
Gateelektrode (13; 14) elektrisch isolierende Gateisolations
schicht und eine benachbart zum MOS-Transistor angeordnete
Isolationsschicht angeordnet wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass
die lokale Zwischenverbindung aus einem Material hergestellt
wird, welches Polysilizium, Polyzid oder Silizid aufweist.
12. Verfahren nach Anspruch 10 oder 11, dadurch gekennzeich
net, dass die lokale Zwischenverbindung mit einem Kontakt
lochanschluß für die Verbindung des Draingebietes mit einer
Bitleitung angeschlossen wird.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass
der Kontaktlochanschluß bündig mit der zu dem MOS-Transistor
benachbart angeordneten Isolationsschicht angeordnet wird.
14. Verfahren nach einem der Ansprüche 10 bis 13,
dadurch gekennzeichnet, dass
die Seitenwände des Grabens (7) des MOS-Transistors unter ei
nem Winkel von etwa 45° bis etwa 80° gegenüber der Hauptfläche
(3) des Substrates (1) angeordnet werden, und mit einem Do
tiermaterial einer vorbestimmten Leitfähigkeit zur Festlegung
der Programmierung des MOS-Transistors dotiert werden.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass
in jedem Graben (7) zwei oder mehrere MOS-Transistoren ausge
bildet werden.
16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeich
net, dass in dem Graben (7) zwei MOS-Transistoren ausgebildet
werden, die durch unterschiedliche Dotierung der beiden Sei
tenwände des Grabens (7) unterschiedlich programmiert werden.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass
die in einem Graben (7) ausgebildeten beiden MOS-Transistoren
jeweils einen gemeinsamen Sourcebereich und eine gemeinsame
Gateelektrode besitzen.
18. Verfahren nach einem der Ansprüche 14 bis 17, dadurch ge
kennzeichnet, dass jeder MOS-Transistor eines Grabens (7) in
einem vorbestimmten Logikzustand aus einer mehrwertige Lo
gikzustände besitzenden Zustandslogik, insbesondere einer
vierwertigen Zustandslogik programmiert wird.
19. Verfahren nach einem der Ansprüche 10 bis 18, dadurch ge
kennzeichnet, dass das Gatedielektrikum ein Gateoxid (11)
aufweist und die Festwert-Speicherzellenanordnung ein masken
programmierter Nur-Lesespeicher ist, oder das Gatedielektri
kum ein ONO-Formierungsmaterial aufweist und die Festwert-
Speicherzellenanordnung ein einmal elektrisch programmierba
rer Nur-Lesespeicher ist.
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