DE19720270C2 - Halbleiter-Speichervorrichtung - Google Patents

Description

Die Erfindung betrifft eine Halbleiter-Speichervorrich­ tung. Insbesondere betrifft die vorliegende Erfindung den Aufbau eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM = dynamic random access memory) bzw. einer Zelle hiervon, welche im wesentlichen aus einem Übertragungstran­ sistor und einem Ladungsspeicherkondensator aufgebaut ist.

Fig. 6 ist ein Schaltkreisdiagramm einer Speicherzelle für eine DRAM-Vorrichtung. Wie in der Zeichnung darge­ stellt, besteht die DRAM-Zelle im wesentlichen aus einem Übertragungstransistor T und einem Ladungsspeicherkondensa­ tor C. Eine Source des Übertragungstransistor T ist mit ei­ ner entsprechenden Bitleitung BL verbunden und ein Drain hiervon ist mit einer Speicherelektrode 6 des Ladungsspei­ cherkondensators C verbunden. Ein Gate des Übertragungs­ transistors T ist mit einer entsprechenden Wortleitung WL verbunden. Eine gegenüberliegende Elektrode oder Gegenelek­ trode 8 des Kondensators C ist mit einer Konstant-Energie­ versorgung verbunden. Zwischen der Speicherelektrode 6 und der Gegenelektrode 8 ist ein dielektrischer Film 7 angeord­ net.

Bei einem DRAM-Herstellungsprozeß wird für ein übliches DRAM hauptsächlich ein zweidimensionaler Kondensator (Planartyp-Kondensator genannt) mit einer Speicherkapazität von unter 1 Mb (Megabit) verwendet. Im Falle eines DRAM mit einer Speicherzelle, die einen Planartyp-Kondensator ver­ wendet, werden elektrische Ladungen auf der Hauptoberfläche eines Halbleitersubstrates gespeichert, so daß die Haupt­ oberfläche einen großen Flächenbereich haben muß. Diese Art von Speicherzelle ist somit nicht für ein DRAM geeignet, das einen hohen Integrationsgrad hat. Für ein höher inte­ griertes DRAM, beispielsweise ein DRAM mit mehr als 4 M Bits Speicherkapazität, wurde daher ein dreidimensionaler Kon­ densator, Stapeltyp oder Grabentyp genannt, eingeführt.

Bei den Kondensatoren des Stapel- oder Grabentyps ist es möglich geworden, in einem gleichen oder ähnlichen Volu­ men höhere Speicherkapazität zu erhalten. Um jedoch eine Halbleitervorrichtung mit einer noch höheren Integrations­ rate zu erzielen, beispielsweise einen VLSI-Schaltkreis (very-large-scale integration) mit einer Kapazität von 64 Megabit, ist ein Kondensator mit einer einfachen dreidimen­ sionalen Struktur, also beispielsweise vom Stapeltyp oder Grabentyp unzureichend.

Eine Lösung zur Verbesserung der Kapazität eines Kon­ densators ist die Verwendung eines sogenannten Stapelkon­ densators des Flossentyps, wie er von Ema et al. in "3-Di­ mensional Stacked Capacitor Cell for 16 M and 64 M DRAMs", International Electron Devices Meeting, Seiten 592 bis 595, Dezember 1988 vorgeschlagen wird. Dieser Stapelkondensator des Flossentyps umfaßt Elektroden und dielektrische Filme, welche sich in einer Flossenform in einer Mehrzahl von übereinandergestapelten Schichten erstrecken. DRAMs mit Stapelkondensatoren des Flossentyps sind auch in den US- PSen 5,071,783; 5,126,810; 5,196,365; und 5,206,787 offen­ bart.

Ein anderer Lösungsansatz zur Verbesserung der Kapazi­ tät eines Kondensators ist die Verwendung eines sogenannten Stapelkondensator des Zylindertyps, wie er von Wakamiya et al. in "Novel Stacked Capacitor Cell for 64-Mb DRAM" 1989 Symposium on VLSI Technology Digest of Technical Papers, Seiten 69 bis 70 vorgeschlagen wurde. Dieser Stapelkonden­ sator des Zylindertyps umfaßt Elektroden und dielektrische Filme, welche sich in zylindrischer Form erstrecken, um die Oberflächenbereiche der Elektroden zu erhöhen. Ein DRAM mit einem Stapelkondensator des Zylindertyps ist in der US-PS 5,077,688 offenbart.

Mit dem Trend in Richtung erhöhter Intergrationsdichte muß die Größe einer DRAM-Zelle in einer Ebene (die Fläche, welche eine Ebene einnimmt) weiter verringert werden. All­ gemein gesagt, eine Verringerung der Größe der Zelle führt zu einer Verringerung in der Ladungsspeicherkapazität (Kapazität). Wenn weiterhin die Kapazität verringert wird, steigt die Wahrscheinlichkeit von Fehlern aufgrund einfal­ lender α-Strahlen an. Von daher besteht nach wie vor eine Notwendigkeit, eine neue Struktur des Speicherkondensators auszulegen, mit welcher gleiche Kapazität, jedoch ein ge­ ringerer Flächenbedarf in einer Ebene möglich ist, sowie ein Bedarf nach einem geeigneten Verfahren zur Herstellung einer derartigen Struktur.

Im übrigen wird auf die JP 5-198 770 A nebst zugehöri­ gem Abstract, die JP 8-181 291 A nebst zugehörigem Ab­ stract, die DE 195 26 232 A1 und die JP 8-046 152 A nebst zugehörigem Abstract hingewiesen, welche herkömmliche Halb­ leiter-Speichervorrichtungen offenbaren.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiter-Speichervorrichtung zu schaffen, die einen Kon­ densator des Baumtyps für die Datenspeicherung beinhaltet, wobei der Kondensator des Baumtyps eine Speicherelektrode mit vergrößertem Oberflächenbereich hat, um eine vergrö­ ßerte Kapazität bereitzustellen, so daß die Datenerhaltung zuverlässiger ist.

Die Lösung dieser Aufgabe erfolt erfindungsgemäß durch die in den unabhängigen Ansprüchen angegebenen Merkmale.

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Weitere Aspekte und Vorteile der vorlie­ genden Erfindung ergeben sich aus der nachfolgenden Be­ schreibung von Ausführungsformen anhand der Zeichnung.

Es zeigt:

Fig. 1A bis 1I Querschnittsdarstellungen zur Erläute­ rung des Aufbaus einer Halbleiter-Speichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2A bis 2E Querschnittsdarstellungen zur Erläute­ rung des Aufbaus einer Halbleiter-Speichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 3 eine Schnittdarstellung einer dritten Ausfüh­ rungsform einer Halbleiter-Speichervorrichtung gemäß der vorliegenden Erfindung;

Fig. 4A bis 4E Querschnittsdarstellungen zur Erläute­ rung des Aufbaus einer Halbleiter-Speichervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung;

Fig. 5A bis 5E Querschnittsdarstellungen zur Erläute­ rung des Aufbaus einer Halbleiter-Speichervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung; und

Fig. 6 schematischen Schaltkreisaufbau einer einzelnen Speicherzelle in einer DRAM-Vorrichtung.

Die Fig. 1A bis 1I zeigen den Aufbau einer ersten Ausführungsform einer Halbleiter-Speichervorrichtung gemäß der vorliegenden Erfindung.

Gemäß Fig. 1A wird eine Oberfläche eines Silizium­ substrates 10 durch ein LOCOS-Verfahren (local oxidation of silicon) thermisch oxidiert und hierdurch wird ein Feldoxi­ dationsfilm 12 mit einer Dicke von beispielsweise ungefähr 300 nm ausgebildet. Nachfolgend wird ein Gateoxidationsfilm 14 mit einer Dicke von beispielsweise ungefähr 15 nm da­ durch ausgebildet, daß das Siliziumsubstrat 10 wieder dem thermischen Oxidationsprozeß unterworfen wird. Nachfolgend wird ein Polysiliziumfilm mit einer Dicke von beispielswei­ se ungefähr 200 nm auf der gesamten Oberfläche des Silizi­ umsubstrates 10 durch chemische Dampfabscheidung (CVD) oder chemische Niederdruck-Dampfabscheidung (LPCVD) abgeschie­ den. Um einen Polysiliziumfilm mit geringem Widerstand zu erhalten, werden geeignete Verunreinigungen, beispielsweise Phosphorionen in den Polysiliziumfilm eindiffundiert. Be­ vorzugt wird weiterhin eine Schicht aus einem hochschmel­ zenden Metall über dem Polysiliziumfilm abgeschieden, wo­ nach ein Temperprozeß durchgeführt wird, um Polycid (engl. polycide) zu bilden, so daß der Filmwiderstand weiter abge­ senkt wird. Das hochschmelzende oder schwerschmelzende Me­ tall kann Wolfram sein und seine Dicke beträgt beispiels­ weise ungefähr 200 nm. Nachfolgend wird das Polycid mittels bekannten Photolitographie- und Ätzvorgängen einem Muster­ erzeugungs- oder Musterungsprozeß unterworfen, um Gateelek­ troden (oder Wortleitungen) WL1 bis WL4 in Form von Polysi­ lizium-Metallisierungsschichten zu bilden, wie in Fig. 1A gezeigt. Nachfolgend werden beispielsweise Arsenionen in das Siliziumsubsrat 10 mit einer Energie von ungefähr 70 KeV eindiffundiert, um eine Verunreinigungskonzentration von ungefähr 1 × 10¹⁵ Atome/cm² zu erhalten. Hierbei werden die Wortleitungen WL1 bis WL4 als Maskenfilme verwendet. Hierdurch werden Drainregionen 16a und 16b und Sourceregio­ nen 18a und 18b in dem Siliziumsubstrat 10 ausgebildet.

Gemäß Fig. 1B wird in einem nachfolgenden Schritt eine isolierende Schicht 20 aus beispielsweise Borphosphorsili­ katglas (BPSG) über dem gesamten Wafer durch CVD (chemische Dampfabscheidung) mit einer Dicke von ungefähr 700 nm abge­ schieden. Danach wird das gleiche CVD-Verfahren verwendet, um eine Ätzschutzschicht 22 aus beispielsweise Siliziumni­ trid über der isolierenden Schicht 20 mit einer Dicke von beispielsweise ungefähr 100 nm abzuscheiden. Gemäß Fig. 1C wird eine dicke Schicht 24 aus isolierendem Material, bei­ spielsweise Siliziumdioxid durch das CVD-Verfahren über der Ätzschutzschicht 22 mit einer Dicke von beispielsweise un­ gefähr 700 nm abgeschieden. Danach werden eine isolierende Schicht und eine Polysilizium-Opferschicht aufeinanderfol­ gend auf der isolierende Schicht 24 abgeschieden. Sodann wird ein herkömmlicher Photolithographie- und Ätzvorgang an dem Wafer durchgeführt, um ausgewählte Teile der isolieren­ den Schicht und der Polysilizium-Opferschicht zu entfernen. Der verbleibende Teil der isolierenden Schicht wird in Fig. 1C durch das Bezugszeichen 26 gekennzeichnet und der ver­ bleibende Teil der Polysilizium-Opferschicht durch das Be­ zugszeichen 28. Die isolierende Schicht 26 kann beispiels­ weise Siliziumnitrid mit einer Dicke von beispielsweise un­ gefähr 100 nm sein und die Polysilizium-Opferschicht 28 wird mit einer Dicke von beispielsweise ungefähr 100 nm ab­ geschieden. Die isolierende Schicht 26 und die Polysili­ zium-Opferschicht 28 bilden in Kombination eine Stapel­ struktur mit einer vertikalen Ausnehmung 30. Die Ausnehmung 30 fluchtet im wesentlichen mit der darunter liegenden Drainregion 16.

Gemäß Fig. 1D werden in einem nachfolgenden Schritt Si­ liziumdioxid-Abstandshalter 32 an den Seitenwänden der Sta­ pelstruktur 26 ausgebildet. Die Siliziumdioxid-Abstandshal­ ter 32 werden zunächst durch Abscheidung einer Schicht Si­ liziumdioxid mit einer Dicke von beispielsweise ungefähr 100 nm und dann durch Zurückätzen dieser Siliziumdioxidschicht gebildet. Eine Schicht 34 aus isolierendem Materi­ al. beispielsweise Siliziumnitrid, wird dann über dem Wafer durch CVD mit einer Dicke von beispielsweise ungefähr 200 nm abgeschieden. Die isolierende Schicht 34 füllt die Aus­ nehmung 30 im wesentlichen aus. Chemisch/mechanisches Po­ lieren (CMP) wird dann an der oberen Oberfläche des Wafers durchgeführt, um einen Teil der isolierenden Schicht wegzu­ polieren, bis zumindest die obere Oberfläche der Stapel­ struktur (26, 28) freiliegt.

Gemäß Fig. 1E werden danach die Stapelstruktur (26, 28) und die isolierende Schicht 34 zusammen als Ätzmaske ver­ wendet, während der Wafer geätzt wird, um die Siliziumdi­ oxid-Abstandshalter 32 zu entfernen. Nachdem diese Ab­ standshalter 32 vollständig entfernt wurden, wird mit dem Ätzvorgang fortgefahren, wobei die Stapelstruktur (26, 28) und die isolierende Schicht 34 nach wie vor als Ätzmaske verwendet werden, um die Abschnitte der isolierenden Schicht 24 wegzuätzen, die direkt unterhalb der Positionen liegen, wo die Siliziumdioxid-Abstandshalter 32 ursprüng­ lich waren. Der Ätzvorgang wird gesteuert, um eine be­ stimmte Tiefe zu erreichen, so daß Ausnehmungen 36 in der isolierenden Schicht 24 gebildet werden. Es sei festzuhal­ ten, daß die Tiefe der Ausnehmungen 36 beliebig einstellbar ist, die Bodenflächen der Ausnehmungen 36 sollten jedoch einen bestimmten Abstand von der oberen Oberfläche der Ätz­ schutzschicht 22 haben. Nachfolgend wird unter Verwendung der Polysilizium-Opferschicht 28 als Ätzmaske der Wafer ge­ ätzt, um die isolierende Schicht 34 zu entfernen.

Gemäß Fig. 1F wird dann eine Polysiliziumschicht 38 über der Stapelstruktur (26, 28) und der isolierenden Schicht 24 mit einer Dicke von beispielsweise ungefähr 100 nm abgeschieden, wobei diese Schicht die Ausnehmungen 36 im wesentlichen ausfüllt. In die Polysiliziumschicht 38 können beispielsweise Arsenionen eindiffundiert werden, um die Leitfähigkeit zu erhöhen. Sodann wird CMP an dem Wafer durchgeführt, bis zumindest die obere Oberfläche der iso­ lierenden Schicht 26 freiliegt. Der verbleibende Teil der Polysiliziumschicht wird in Fig. 1F mit dem Bezugszeichen 38 gekennzeichnet. Das Polieren entfernt auch die Polysili­ zium-Opferschicht 28. Sodann wird unter Verwendung der Po­ lysiliziumschicht 38 und der isolierenden Schicht 24 als Ätzschutzmaske ein Naßätzen an dem Wafer durchgeführt, um die isolierende Schicht 26 zu entfernen. Die gesamte Sta­ pelstruktur wird hierdurch entfernt. Eine isolierende Schicht 40 aus beispielsweise Siliziumdioxid wird dann an dem Wafer mittels CVD mit einer Dicke von beispielsweise ungefähr 200 nm abgeschieden.

Gemäß Fig. 1G wird in einem nachfolgenden Schritt ein herkömmlicher Photolithographie- und Ätzvorgang durchge­ führt, um ein Speicherelektroden-Kontaktloch 42 durch die isolierende Schicht 40, die Polysiliziumschicht 38, die isolierende Schicht 24, die Ätzschutzschicht 22, die iso­ lierende Schicht 20 und die Gateoxidschicht 14 zu der Ober­ fläche der Drainregion 16 zu bilden. Eine Polysilizium­ schicht 44 wird dann durch CVD abgeschieden, um das Spei­ cherelektroden-Kontaktloch 42 aufzufüllen und die obere Oberfläche der isolierenden Schicht 40 abzudecken.

Gemäß Fig. 1A wird dann ein herkömmlicher Photolitho­ graphie- und Ätzvorgang durchgeführt, um die Speicherelek­ trode für den Datenspeicherkondensator der DRAM-Zelle zu definieren, welche herzustellen ist. Sodann wird unter Ver­ wendung der Ätzschutzschicht 22 als Ätzendpunkt Naßätzen an dem Wafer durchgeführt, um sowohl die isolierende Schicht 40 als auch die isolierende Schicht 24 vollständig zu ent­ fernen. Die Herstellung der Speicherelektrode für den Da­ tenspeicherkondensator in der DRAM-Zelle ist hiermit abge­ schlossen. Wie in der Zeichnung dargestellt, umfaßt die Speicherelektrode eine stammartige Polysiliziumschicht 44 mit im wesentlichen T-förmigem Querschnitt, sowie eine zweigartige Polysiliziumschicht 38 mit im wesentlichen L- förmigem Querschnitt. Die stammartige Polysiliziumschicht 44A weist eine Wurzel 44B (Bodenende) auf, die elektrisch mit der Drainregion 16 des Übertragungstransistors in der DRAM-Zelle verbunden ist. Die L-förmigen zweigartigen Poly­ siliziumschichtabschnitte 38 zweigen seitlich von dem auf­ rechten Abschnitt 44A ab (senkrecht zu dem aufrechten Ab­ schnitt 44C der T-förmigen, stammartigen Polysilizium­ schicht 44A) und verlaufen dann nach unten in Richtung des Substrates 10. Aufgrund dieser besonderen Formgebung wird die erfindungsgemäße Speicherelektrode gemäß der ersten Ausführungsform als "Speicherelektrode des Baumtyps" be­ zeichnet und ein hiermit ausgestatteter Datenspeicherkon­ densator als "Kondensator des Baumtyps".

Gemäß Fig. 21 wird in einem nachfolgenden Schritt eine dielektrische Schicht 46 als beispielsweise Siliziumdioxid, Siliziumnitrid, NO (Siliziumnitrid/Siliziumdioxid), ONO (Siliziumdioxid/Siliziumnitrid/Siliziumdioxid) oder der­ gleichen über den freiliegenden Oberflächen sowohl der stammartigen Polysiliziumschicht 44a und den zweigartigen Polysiliziumschichtabschnitten 38 ausgebildet. Um die Her­ stellung des Kondensator des Baumtyps zu beenden, wird eine Schicht 48 aus Polysilizium, die als Gegenelektrode zu der Speicherelektrode (44A, 38) dient, über der dielektrischen Schicht 46 ausgebildet. Die Ausbildung der Gegenelektrode 48 umfaßt einen ersten Schritt der Abscheidung des Polysi­ liziums durch CVD mit einer Dicke von beispielsweise unge­ fähr 100 nm, einen zweiten Schritt des Eindiffundierens von Verunreinigungen des N-Typs in das Polysilizium, um die Leitfähigkeit zu erhöhen und einen abschließenden Schritt des Durchführens herkömmlicher Photolithographie- und Ätz­ vorgänge an dem Polysilizium, um die gewünschte Gegenelek­ trode 48 zu bilden.

Zur endgültigen Herstellung der DRAM-Zelle umfassen die nachfolgenden Schritte noch die Herstellung von Bitleitun­ gen, Kontaktkissen, Zwischenverbindungen, Passivierungen und das Verpacken (Eingießen). Diese Schritte verwenden je­ doch herkömmliche Techniken, welche mit dem Gegenstand der vorliegenden Erfindung nichts unmittelbar zu tun haben, so daß eine ausführliche Beschreibung hiervon entfällt.

In der voranstehenden ersten Ausführungsform umfaßt je­ de Speicherelektrode nur eine L-förmige zweigartige leitfä­ hige Schicht mit zwei Abschnitten. Die Erfindung ist jedoch nicht auf die Anwendung von nur einem Satz von L-förmigen zweigartigen leitfähigen Schichtabschnitten beschränkt. Zwei oder mehr Sätze von L-förmigen zweigartigen leitfähi­ gen Schichtabschnitten können verwendet werden. Die zweite Ausführungsform befaßt sich mit einer Halbleiter-Speicher­ vorrichtung, bei der die hierin enthaltene Speicherelek­ trode zwei L-förmige zweigartige leitfähige Schichten hat.

Die Fig. 2A bis 2E sind Schnittdarstellungen zur Er­ läuterung dieser zweiten Ausführungsform der erfindungsge­ mäßen Halbleiter-Speichervorrichtung, wobei diese Vorrich­ tung eine Kondensator-Speicherelektrode des Baumtyps mit zwei Sätzen von L-förmigen Zweigen beinhaltet. Der Konden­ sator gemäß dieser zweiten Ausführungsform basiert auf der Struktur von Fig. 1F. Elemente in den Fig. 2A bis 2E, die im Aufbau und Zweck identisch zu denjenigen von Fig. 1F sind, sind mit den gleichen Bezugszeichen versehen.

Gemäß Fig. 2A zusammen mit Fig. 1F wird nach Herstel­ lung der Struktur von Fig. 1F eine isolierende Schicht und eine Polysilizium-Opferschicht aufeinanderfolgend über der isolierenden Schicht 40 abgeschieden. Dann wird ein her­ kömmlicher Photolithographie- und Ätzprozeß durchgeführt, um ausgewählte Teile sowohl der isolierenden Schicht als auch der Opferschicht zu entfernen. Der verbleibende Teil der isolierenden Schicht ist mit dem Bezugszeichen 50 ver­ sehen und der verbleibende Teil der Polysilizium-Opfer­ schicht ist mit dem Bezugszeichen 52 gekennzeichnet. Die isolierende Schicht 50 kann beispielsweise aus Siliziumnitrid sein, das mit einer Dicke von beispielsweise ungefähr 100 nm abgeschieden wird und die Polysilizium-Opferschicht 52 wird mit einer Dicke von beispielsweise ungefähr 100 nm abgeschieden. Die isolierende Schicht 50 und die Opfer­ schicht 52 bilden zusammen eine Stapelstruktur (50, 52) mit einer Ausnehmung 54 darin. Die Ausnehmung 54 ist in ihrer Breite größer als die Ausnehmung 30, die in den vorherigen Schritten von Fig. 1C gebildet wurde und fluchtet vertikal im wesentlichen mit der Drainregion 16.

In einem folgenden Schritt werden gemäß Fig. 2B Silizi­ umdioxid-Abstandshalter 56 an den Seitenwänden der Stapel­ struktur (50, 52) ausgebildet. Hierbei werden die Silizi­ umdioxid-Abstandshalter 56 dadurch gebildet, daß zunächst eine Schicht aus Siliziumdioxid mit einer Dicke von bei­ spielsweise ungefähr 100 nm abgeschieden wird, wonach dann diese Schicht zurückgeätzt wird. Eine isolierende Schicht 58 wird dann beispielsweise durch Abscheiden von Silizium­ nitrid an dem Wafer mittels CVD mit einer Dicke von bei­ spielsweise ungefähr 200 nm ausgebildet. Die isolierende Schicht 58 füllt die Ausnehmung 54 im wesentlichen aus. Da­ nach wird die obere Oberfläche des Wafers einem CMP-Verfah­ ren unterworfen, um einen Teil der isolierenden Schicht 58 wegzupolieren, bis zumindest die obere Oberfläche der Sta­ pelstruktur (50, 52) freiliegt.

Unter Verwendung der Stapelstruktur (50, 52) und der isolierenden Schicht 58 als Ätzmaske wird dann gemäß Fig. 2C der Wafer geätzt, um die Siliziumdioxid-Abstandshalter 56 zu entfernen. Nachdem die Siliziumdioxid-Abstandshalter 56 vollständig entfernt wurden, wird mit dem Ätzen fortge­ fahren, wobei weiterhin die Stapelstruktur und die isolie­ rende Schicht zusammen als Ätzmaske verwendet werden, um Teile der isolierenden Schicht 58 wegzuätzen, die direkt unterhalb der Stellen liegen, wo die Siliziumdioxid-Ab­ standshalter 56 ursprünglich waren. Die Ätzung wird auf ei­ ne bestimmte Tiefe gesteuert, um Ausnehmungen 60 in der isolierenden Schicht 58 zu bilden. Es sei festzuhalten, daß die Tiefe der Ausnehmungen 60 beliebig eingestellt werden kann, die Bodenfläche der Ausnehmungen 60 jedoch einen be­ stimmten Abstand zu der oberen Oberfläche der Ätzschutz­ schicht 22 haben sollte. Nachdem die Ausnehmungen 60 voll ausgeformt worden sind, wird der Wafer weiter geätzt, um die isolierende Schicht 58 zu entfernen, wobei die Polysi­ lizium-Opferschicht 52 als Ätzmaske verwendet wird.

Gemäß Fig. 2D wird in einem nachfolgenden Schritt eine Polysilizium-Schicht über sowohl der Stapelstruktur (50, 52) als auch der isolierenden Schicht 40 mit einer Dicke von beispielsweise ungefähr 100 nm abgeschieden, welche die Ausnehmung 60 im wesentlichen füllt. Die Polysilizium­ schicht kann mit Arsenionen oder dergleichen versehen wer­ den, um die Leitfähigkeit zu erhöhen. Danach wird CMP durchgeführt, bis zumindest die obere Oberfläche der iso­ lierenden Schicht 50 freiliegt. Der verbleibende Teil der Polysiliziumschicht ist in Fig. 2D durch das Bezugszeichen 62 gekennzeichnet. Während dieses Vorganges wird auch die Polysilizium-Opferschicht 52 entfernt. Sodann wird unter Verwendung der Polysiliziumschicht 62 und der isolierenden Schicht 40 als Ätzschutzmaske Naßätzen an dem Wafer durch­ geführt, um die isolierende Schicht 50 zu entfernen. Die gesamte Stapelstruktur (50, 52) wird hierdurch entfernt. Sodann wird eine isolierende Schicht 64 aus beispielsweise Siliziumdioxid mittels CVD mit einer Dicke von beispiels­ weise ungefähr 200 nm abgeschieden. Gemäß Fig. 2E wird dann ein herkömmlicher Photolithographie- und Ätzprozeß durchge­ führt, um ein Speicherelektroden-Kontaktloch 66 durch die isolierende Schicht 64, die Polysiliziumschicht 62, die isolierende Schicht 40, die Polysiliziumschicht 38, die isolierende Schicht 24, die Ätzschutzschicht 22, die iso­ lierende Schicht 20 und die Gateoxidschicht 14 auszubilden, welches bis zur oberen Oberfläche der Drainregion 16 reicht. Sodann wird eine Polysiliziumschicht 68 durch CVD über die isolierende Schicht 64 abgeschieden, um das Speicherelektroden-Kontaktloch 66 zu füllen und die obere Ober­ fläche der isolierenden Schicht 64 abzudecken. Nachfolgend wird ein weiterer herkömmlicher Photolithographie- und Ätz­ vorgang an dem Wafer durchgeführt, um den Ort zu definie­ ren, wo die Speicherelektrode für den Datenspeicherkonden­ sator der DRAM-Zelle auszubilden ist. Sodann wird unter Verwendung der Ätzschutzschicht 22 als Ätzendpunkt ein Naßätzvorgang an dem Wafer durchgeführt, um die isolieren­ den Schichten 64, 40 und 24 aus Siliziumdioxid vollständig zu entfernen. Die Herstellung der Speicherelektrode für den Datenspeicherkondensator der DRAM-Zelle ist hierdurch abge­ schlossen.

Gemäß Fig. 2E umfaßt die Speicherelektrode eine stamm­ artige Polysiliziumschicht 68 mit im wesentlichen T-förmi­ gem Querschnitt und zwei zweigartige Polysiliziumschichten 62 und 38, welche jeweils im Querschnitt im wesentlichen L- förmig sind. Die stammartige Polysiliziumschicht 68 weist eine Wurzel 68B (Bodenende) auf, die elektrisch mit der Drainregion 16 des Übertragungstransistors der DRAM-Zelle verbunden ist. Zwei Sätze von L-förmigen zweigartigen Poly­ siliziumschichten 62 und 38 verzweigen jeweils seitlich (horizontal, das heißt parallel zur Substratoberfläche) von dem oberen Abschnitt 68A der T-förmigen stammartigen Poly­ siliziumschicht 68 und sodann nach unten. Die nachfolgenden Schritte sind herkömmliche oder bereits beschriebene Schritte, welche hier nicht nochmals wiederholt werden.

In den voranstehenden ersten und zweiten Ausführungs­ formen weist jeder Kondensator des Baumtyps einen stammar­ tigen Abschnitt auf, der im Querschnitt im wesentlichen T- förmig ist. Die Erfindung ist jedoch nicht auf die Ausge­ staltung des stammartigen Abschnittes mit einer derartigen Querschnittsform beschränkt. Die stammartige leitfähige Schicht kann auch als aufrechtstehende Säule ausgestaltet werden, wie nachfolgend beschrieben wird.

Fig. 3 zeigt den Aufbau einer dritten Ausführungsform der Erfindung mit einem Kondensator des Baumtyps, der eine säulenförmige stammartige leitfähige Schicht hat. Der Kon­ densator des Baumtyps gemäß dieser Ausführungsform basiert auf der Struktur von Fig. 1G. Elemente in Fig. 3, die iden­ tisch in Struktur und Zweck zu denjenigen von Fig. 1G sind, sind mit gleichen Bezugszeichen versehen.

Gemäß Fig. 3 in Zusammenschau mit Fig. 1G wird nach Vervollständigung der Struktur von Fig. 1G ein CMP-Verfah­ ren an dem Wafer durchgeführt, um den horizontalen Ab­ schnitt 44A der Polysiliziumschicht 44 wegzupolieren, bis zumindest die obere Oberfläche der isolierenden Schicht 40 freiliegt, wodurch nur der aufrechtstehende Abschnitt 44C der Polysiliziumschicht 44, der im wesentlichen säulenför­ mig ist, verbleibt. Naßätzen wird dann unter Verwendung der Ätzschutzschicht 22 als Ätzendpunkt durchgeführt, um die Siliziumdioxid-Schichten 40 und 24 vollständig zu entfer­ nen. Dies schließt die Herstellung der Speicherelektrode für den Datenspeicherkondensator gemäß dieser Ausführungs­ form ab. Wie in Fig. 3 gezeigt, umfaßt die Speicherelek­ trode die stammartige Polysiliziumschicht 44C, die im we­ sentlichen säulenförmig ist und eine zweigartige Polysili­ ziumschicht 38 mit zwei im wesentlichen L-förmigen Ab­ schnitten. Die säulenförmige stammartige Polysilizium­ schicht 44C ist mit ihrer Wurzel 44B (Bodenende) elektrisch mit der Drainregion 16 des Übertragungstransistors der DRAM-Zelle verbunden. Die L-förmigen zweigartigen Polysili­ ziumschichten 38 verzweigen seitlich (senkrecht zu der stammartigen Schicht 44C) und parallel zur oberen Oberflä­ che des Substrates 10) von der Polysiliziumschicht 44c und verlaufen dann nach unten auf das Substrat 10 zu. Die nach­ folgenden Schritte zur Vervollständigung der DRAM-Zelle sind bekannt, so daß sie nicht im Detail beschrieben wer­ den.

In dieser dritten Ausführungsform wird die säulenför­ mige stammartige leitfähige Schicht 44C unter Verwendung einer CMP-Technik gebildet. Sie kann jedoch auch durch Zu­ rückätzen zur Entfernung des horizontalen Abschnittes 44a der Polysiliziumschicht 44 von Fig. 1G hergestellt werden, wobei der aufrechte Abschnitt 44C verbleibt. Eine andere Alternative ist, die säulenförmige stammartige leitfähige Schicht 44C dadurch zu bilden, daß epitaxial eine Polysili­ ziumschicht in dem Speicherelektroden-Kontaktloch 42 aufge­ wachsen wird. Die gewachsene epitaxiale Polysiliziumschicht dient dann als säulenförmige stammartige leitfähige Schicht 44C.

In den voranstehenden ersten bis dritten Ausführungs­ formen ist der stammartige Abschnitt einer jeden Speicher­ elektrode ein einstückiges Element und jede zweigartige leitfähige Schicht ist im Querschnitt mit zwei L-förmigen Abschnitten oder Abweigungen von dem obersten Abschnitt der stammartigen leitfähigen Schicht ausgebildet.

Die Erfindung ist nicht auf eine derartige Struktur be­ schränkt. Eine vierte Ausführungsform der vorliegenden Er­ findung befaßt sich mit einer Speicherelektrode mit einer stammartigen leitfähigen Schicht die aus zwei oder mehr stammartigen Segmenten besteht und einer zweigartigen leit­ fähigen Schicht mit zwei Abzweigungen, wobei eine Abzwei­ gung im Querschnitt im wesentlichen L-förmig ist (aus einem horizontalen und einem vertikalen Segment gebildet) und die andere Abzweigung nur aus einem horizontalen Segment be­ steht.

Die Fig. 4A bis 4E sind jeweils Querschnittsdarstel­ lungen, welche den Aufbau dieser vierten Ausführungsform näher erläutern. Der Kondensator des Baumtyps gemäß der vierten Ausführungsform basiert auf der Struktur von Fig. 1B. Elemente in den Fig. 4A bis 4E, welche in Aufbau und Zweck im wesentlichen identisch zu denjenigen von Fig. 1B sind, sind mit gleichen Bezugszeichen versehen.

Gemäß Fig. 4A zusammen mit Fig. 1B wird nach Herstel­ lung der Struktur von Fig. 1B ein herkömmlicher Photolitho­ graphie- und Ätzvorgang durchgeführt, um ein Speicherelek­ troden-Kontaktloch 70 zu bilden, das sich durch die Ätz­ schutzschicht 22, die isolierende Schicht 20 und die Gate­ oxidationsschicht 14 zur oberen Oberfläche der Drainregion 16 erstreckt. Sodann wird eine Polysiliziumschicht 72 durch CVD abgeschieden. Die Polysiliziumschicht 72 kann mit Ar­ senionen oder dergleichen versehen werden, um ihre Leitfä­ higkeit zu erhöhen. Wie in Fig. 4A gezeigt, füllt die Poly­ siliziumschicht 72 das Speicherelektroden-Kontakloch 70 und deckt auch die obere Oberfläche der Ätzschutzschicht 22 ab. Nachfolgend wird eine dicke isolierende Schicht 74 aus bei­ spielsweise Siliziumdioxid über der Polysiliziumschicht 72 mit einer Dicke von beispielsweise ungefähr 700 nm ausge­ bildet. Danach werden eine isolierende Schicht und eine Po­ lysilizium-Opferschicht aufeinanderfolgend auf der isolie­ renden Schicht 74 durch CVD abgeschieden. Herkömmliche Pho­ tolithographie- und Ätzvorgänge werden dann durchgeführt, um ausgewählte Teile der isolierenden Schicht und der Op­ ferschicht zu entfernen. Der verbleibende Teil der isolie­ renden Schicht ist in Fig. 4A mit dem Bezugszeichen 76 ge­ kennzeichnet und der verbleibende Teil der Opferschicht durch das Bezugszeichen 78. Die isolierende Schicht 76 kann durch Abscheiden von beispielsweise Siliziumnitrid mit ei­ ner Dicke von beispielsweise ungefähr 100 nm gebildet wer­ den und die Polysilizium-Opferschicht 78 wird mit einer Dicke von beispielsweise ungefähr 100 nm abgeschieden. Die isolierende Schicht 76 und die Polysilizium-Opferschicht 78 bilden in Kombination eine Stapelstruktur (76, 78) mit ei­ ner Ausnehmung 80 darin. Die Ausnehmung 80 fluchtet im we­ sentlichen vertikal mit einer Seite (linke Seite von Fig. 4A) der Drainregion 16.

Gemäß Fig. 4B werden dann Siliziumdioxid-Abstandshalter 82 an den Seitenwänden der Stapelstruktur (76, 78) gebil­ det. In dieser Ausführungsform werden die Siliziumdioxid- Abstandshalter 82 dadurch gebildet, daß zunächst eine Schicht aus Siliziumdioxid mit einer Dicke von beispiels­ weise 100 nm abgeschieden und dann zurückgeätzt wird. So­ dann wird eine isolierende Schicht 84 aus beispielsweise Siliziumnitrid über dem Wafer durch CVD mit einer Dicke von beispielsweise ungefähr 200 nm abgeschieden. Die isolie­ rende Schicht 84 füllt die Ausnehmung 80 im wesentlichen aus. Sodann wird an der isolierenden Schicht 84 CMP durch­ geführt, bis zumindest die obere Oberfläche der Stapel­ struktur (76, 78) freiliegt.

Gemäß Fig. 4C wird unter Verwendung der Stapelstruktur und der isolierenden Schicht 84 als Ätzmaske der wafer ge­ ätzt, um die Siliziumdioxid-Abstandshalter 82 zu entfernen. Nachdem die Abstandshalter 82 vollständig entfernt wurden, wird mit dem Ätzen fortgefahren, wobei die Stapelstruktur (76, 87) und die isolierende Schicht 84 zusammen nach wie vor als Ätzmaske verwendet werden, um Abschnitte der iso­ lierenden Schicht 74 wegzuätzen, die direkt unterhalb der Positionen liegen, wo die Abstandshalter 82 ursprünglich waren. Das Ätzen wird gesteuert, um Ausnehmungen 86 einer bestimmten Tiefe in der isolierenden Schicht 74 zu erhal­ ten. Es sei festzuhalten, daß die Tiefe der Ausnehmungen 86 beliebig eingestellt werden kann, jedoch die Bodenfläche der Ausnehmungen 86 einen bestimmten Abstand zu der oberen Oberfläche der Polysiliziumschicht 72 haben sollte. Nach­ folgend wird unter Verwendung der Polysilizium-Opferschicht 78 als Ätzmaske ein Ätzvorgang an dem Wafer durchgeführt, um die isolierende Schicht 84 zu entfernen. Nachfolgend wird eine Polysiliziumschicht über sowohl der Stapelstruk­ tur und der isolierenden Schicht 74 mit einer Dicke von beispielsweise ungefähr 100 nm abgeschieden, welche die Ausnehmungen 86 und 80 im wesentlichen füllt. In die Poly­ siliziumschicht können beispielsweise Arsenionen eindiffundiert werden, um die Leitfähigkeit zu erhöhen. Sodann wird CMP durchgeführt, bis zumindest die obere Oberfläche der isolierenden Schicht 76 freiliegt. Der verbleibende Teil der Polysiliziumschicht ist mit dem Bezugszeichen 88 in Fig. 4C gekennzeichnet. Durch diesen Vorgang wird auch die Polysilizium-Opferschicht 78 entfernt.

Gemäß Fig. 4D wird unter Verwendung der Polysilizium­ schicht 88 und der isolierenden Schicht 74 als Ätzschutz­ maske ein Naßätzen durchgeführt, um die isolierende Schicht 76 zu entfernen. Durch diesen Vorgang wird die gesamte Sta­ pelstruktur (76, 78) entfernt. Eine isolierende Schicht 90 aus beispielsweise Siliziumdioxid wird dann durch CVD mit einer Dicke von beispielsweise ungefähr 200 nm abgeschie­ den. Ein herkömmlicher Photolithographie- und Ätzvorgang wird dann an dem Wafer durchgeführt, um aufeinanderfolgend ausgewählte Teile der isolierenden Schicht 90, der Polysi­ liziumschicht 88 und der isolierenden Schicht 74 wegzuät­ zen, bis die obere Oberfläche der Polysiliziumschicht 72 freiliegt, wodurch ein Loch 92 gebildet wird und die Poly­ siliziumschicht 88 in linke und rechte L-förmige Zweige (Abzweigungen) 88A und 88B unterteilt wird. Nachfolgend wird in dem Loch 92 eine feste säulenförmige Polysilizium­ schicht 94 beispielsweise epitaxial oder durch Abscheidung und einen Ätzprozeß ausgebildet.

Gemäß Fig. 4E wird ein weiterer herkömmlicher Photoli­ thographie- und Ätzvorgang danach an dem Wafer durchge­ führt, um selektive Abschnitte der Polysiliziumschichten 88 und 72 zu entfernen, so daß eine Speicherelektrode für den Datenspeicherkondensator der DRAM-Zelle definiert wird. Durch diesen Vorgang wird das vertikale Segment 88B2 des linken L-förmigen Zweiges 88B der Polysiliziumschicht 88 entfernt, so daß nur das horizontale Segment 88B1 als Ab­ zweig verbleibt. Sodann wird unter Verwendung der Ätz­ schutzschicht 22 als Endpunkt der Wafer naßgeätzt, um die Silizoiumdioxid-Isolationsschichten 90 und 74 zu entfernen.

Die Herstellung der Speicherelektrode für den Datenspei­ cherkondensator der DRAM-Zelle ist hiermit abgeschlossen. Wie in der Zeichnung gezeigt, umfaßt die Speicherelektrode eine untere stammartige leitfähige Schicht 72A, eine obere stammartige Polysiliziumschicht 94, die sich von der unte­ ren stammartigen leitfähigen Schicht 72a wegerstreckt und eine zweigartige leitfähige Schicht bestehend aus einem er­ sten Abzweig 88A auf der rechten Seite mit im wesentlichen L-förmigem Querschnitt und einem zweiten Abzweig 88B1 auf der linken Seite, der nur ein horizontales Segment auf­ weist. Die untere stammartige leitfähige Schicht 72A ist im Querschnitt im wesentlichen T-förmig und hat eine Wurzel 72B (Bodenende), die elektrisch mit der Drainregion 16 des Übertragungstransistors der DRAM-Zelle verbunden ist. Die obere stammartige Polysiliziumschicht 94 ist im wesentli­ chen säulenförmig, und erstreckt sich von der oberen Ober­ fläche 72C der unteren stammartigen leitfähigen Schicht 72 aus nach oben. Die zweigartige Polysiliziumschicht (88A, 88B1) verzweigt seitlich von der oberen stammartigen Poly­ siliziumschicht 94, das heißt horizontal und im wesentli­ chen senkrecht zu der Schicht 94.

Im Gegensatz zu den vorangegangenen vier Ausführungs­ beispielen hat die nachfolgende fünfte Ausführungsform ei­ nen Kondensator des Baumtyps mit einer Speicherelektrode mit L-förmigen zweigartigen leitfähigen Schichten zusammen mit horizontal verlängerten zweigartigen leitfähigen Schichten zum Inhalt.

Weiterhin berührt in den voranstehenden vier Ausfüh­ rungsformen der horizontale Abschnitt der unteren stammar­ tigen leitfähigen Schicht 72a die darunter liegende Ätz­ schutzschicht 22. Die Erfindung ist nicht hierauf be­ schränkt. Die Bodenoberfläche des horizontalen Abschnittes der unteren stammartigen leitfähigen Schicht 72A kann von der darunter liegenden Ätzschutzschicht 22 um einen bestimmten Betrag beabstandet sein, um den Oberflächenbereich der Speicherelektrode weiter zu erhöhen.

Die Fig. 5A bis 5E sind Schnittdarstellungen des Aufbaus einer fünften bevorzugten Ausführungsform der Er­ findung, welche zunächst auf dem Kondensator des Baumtyps gemäß der Struktur von Fig. 1B basiert. Elemente in den Fig. 5A bis 5E, welche im wesentlichen identisch zu denje­ nigen von Fig. 1B sind, sind mit dem gleichen Bezugszeichen versehen.

Gemäß Fig. 5A zusammen mit Fig. 1B wird nach Herstel­ lung der Struktur von Fig. 1B eine isolierende Schicht 96 beispielsweise durch Abscheiden von Siliziumdioxid durch CVD über der Ätzschutzschicht 22 mit einer Dicke von bei­ spielsweise ungefähr 100 nm ausgebildet. Ein herkömmlicher Photolithographie- und Ätzvorgang wird dann an dem Wafer durchgeführt, um ein Speicherelektroden-Kontaktloch 98 durch die isolierende Schicht 96, die Ätzschutzschicht 92, die isolierende Schicht 20 und die Gateoxidschicht 14 bis zur Oberseite der Drainregion 16 zu bilden. Sodann wird ei­ ne Polysiliziumschicht 100 mittels CVD über der isolieren­ den Schicht 96 abgeschieden. In die Polysiliziumschicht 100 können beispielsweise Arsenionen eindiffundiert werden, um die Leitfähigkeit zu erhöhen. Die Polysiliziumschicht 100 füllt das Speicherelektroden-Kontaktloch 98 und deckt die obere Oberfläche der isolierenden Schicht 96 ab. Sodann wird eine dicke isolierende Schicht 102 aus beispielsweise Siliziumdioxid über der Polysiliziumschicht 100 mit einer Dicke von beispielsweise 700 nm abgeschieden. Sodann wird eine isolierende Schicht und wird eine Polysilizium-Opfer­ schicht aufeinanderfolgend über der isolierenden Schicht 102 abgeschieden. Sodann werden herkömmliche Photolithogra­ phie- und Ätzvorgänge durchgeführt, um ausgewählte Teile der isolierenden Schicht und der Opferschicht zu entfernen. Der verbleibende Teil der isolierenden Schicht ist in Fig. 5A mit dem Bezugszeichen 104 gekennzeichnet und der verbleibende Teil der Polysilizium-Opferschicht ist mit dem Bezugszeichen 106 gekennzeichnet. Die isolierende Schicht 104 kann eine Schicht aus Siliziumnitrid mit einer Dicke von beispielsweise ungefähr 100 nm sein und die Opfer­ schicht 106 wird mit einer Dicke von beispielsweise unge­ fähr 100 nm abgeschieden. Die isolierende Schicht 104 und die Polysilizium-Opferschicht 106 bilden in Kombination ei­ ne Stapelstruktur (104, 106) mit einer Ausnehmung 108 darin. Die Ausnehmung 108 fluchtet im wesenlichen vertikal mit der Drainregion 16.

Gemäß Fig. 5B werden Siliziumdioxid-Abstandshalter 110 dann an den Seitenwänden der Stapelstruktur (104, 106) aus­ gebildet. In dieser Ausführungsform werden die Siliziumdi­ oxid-Abstandshalter 110 dadurch gebildet, daß zunächst eine Schicht aus Siliziumdioxid mit einer Dicke von beispiels­ weise ungefähr 100 nm abgeschieden wird, wonach dann diese Schicht zurückgeätzt wird. Eine isolierende Schicht 112 aus beispielsweise Siliziumnitrid wird dann durch CVD mit einer Dicke von beispielsweise ungefähr 200 nm abgeschieden. Diese isolierende Schicht 102 füllt die Ausnehmung 108 im wesentlichen aus. Sodann wird CMP an der Oberfläche des Wa­ fers durchgeführt, um Teile der isolierenden Schicht 112 wegzupolieren, bis zumindest die obere Oberfläche der Sta­ pelstruktur (104, 106) freiliegt.

Gemäß Fig. 5C wird unter Verwendung der Stapelstruktur und der isolierenden Schicht 112 als Ätzmaske Ätzen durch­ geführt, die Siliziumdioxid-Abstandshalter 110 zu entfer­ nen. Nachdem die Siliziumdioxid-Abstandshalter 110 voll­ ständig entfernt wurden, wird mit dem Ätzprozeß fortgefah­ ren, wobei die Stapelstruktur (104, 106) und die isolie­ rende Schicht 112 nach wie vor zusammen als Ätzmaske ver­ wendet werden, um die Teile der isolierenden Schicht 102 wegzuätzen, die direkt unterhalb der Positionen liegen, wo die Siliziumdioxid-Abstandshalter 110 ursprünglich waren. Das Ätzen wird auf eine bestimmte Tiefe gesteuert, um Ausnehmungen 114 in der isolierenden Schicht 102 zu bilden. Es sei festzuhalten, daß die Tiefe der Ausnehmungen 114 belie­ big eingestellt werden kann, die Bodenfläche der Ausnehmun­ gen 114 jedoch von der oberen Oberfläche der Polysilizium­ schicht 100 einen bestimmten Abstand haben sollte. Sodann wird unter Verwendung der Polysilizium-Opferschicht 106 als Ätzmaske Ätzen durchgeführt, um die isolierende Schicht 112 zu entfernen. Nachfolgend wird eine Polysiliziumschicht über der Stapelstruktur (104, 106) und der isolierenden Schicht 102 mit einer Dicke von beispielsweise ungefähr 100 nm abgeschieden, welche die Ausnehmungen 114 und 108 im wesentlichen füllt. In die Polysiliziumschicht können bei­ spielsweise Arsenionen eindiffundiert werden, um die Leit­ fähigkeit zu erhöhen. Sodann wird an der Polysilizium­ schicht CMP durchgeführt, bis zumindest die obere Oberflä­ che der isolierenden Schicht 104 freiliegt. Der verblei­ bende Teil der Polysiliziumschicht ist mit dem Bezugszei­ chen 116 in Fig. 5C gekennzeichnet. Durch diesen Vorgang wurde auch die Polysilizium-Opferschicht 106 vollständig entfernt.

Gemäß Fig. 5D wird unter Verwendung der Polysilizium­ schicht 116 und der isolierenden Schicht 102 als Ätzschutz­ maske der wafer nun naßgeätzt, um die isolierende Schicht 104 zu entfernen. Die gesamte Stapelstruktur (104, 106) wird durch diesen Vorgang entfernt. Sodann wird CVD verwen­ det, um aufeinanderfolgend eine isolierende Schicht 118, eine Polysiliziumschicht 120 und eine isolierende Schicht 122 abzuscheiden. Die isolierende Schicht 118 kann bei­ spielsweise aus Siliziumdioxid mit einer Dicke von bei­ spielsweise ungefähr 200 nm sein und ähnlich kann die iso­ lierende Schicht 122 aus beispielsweise Siliziumdioxid mit einer Dicke von beispielsweise nur 100 nm sein. In die Po­ lysiliziumschicht 120 können Arsenionen eindiffundiert wer­ den, um die Leitfähigkeit zu erhöhen. Sodann wird ein her­ kömmlicher Photolithographie- und Ätzprozeß durchgeführt, wodurch ein Loch 124 an einer ausgewählten Position des Wafers ausgebildet wird, die im wesentlichen mit der Drainre­ gion 16 fluchtet, in dem aufeinanderfolgend durch die iso­ lierende Schicht 122, die Polysiliziumschicht 120, die iso­ lierende Schicht 118, die Polysiliziumschicht 116 und die isolierende Schicht 102 geätzt wird, bis die obere Oberflä­ che der Polysiliziumschicht 100 freiliegt.

Gemäß Fig. 5E wird dann eine massive säulenförmige Po­ lysiliziumschicht 126 in dem Loch 124 beispielsweise epita­ xial oder durch Abscheiden und Zurückätzen ausgebildet. Nachfolgend wird ein weiterer konventioneller Photolitho­ graphie- und Ätzprozeß an den Polysiliziumschichten 120 und 100 durchgeführt, um ihre horizontalen Abmessungen zu ver­ ringern und hierdurch eine Speicherelektrode für den Daten­ speicherkondensator der DRAM-Zelle zu definieren, wobei dieser Kondensator zweigartige Polysiliziumschichten 120a und 116 und eine untere stammartige Polysiliziumschicht 100a hat. Unter Verwendung der Ätzschutzschicht 22 als Ät­ zendpunkt wird Naßätzen durchgeführt, um die freiliegenden Siliziumdioxid-Isolationsschichten 122, 118, 102 und 96 vollständig zu entfernen. Die Herstellung der Speicherelek­ trode für den Datenspeicherkondensator der DRAM-Zelle ist hiermit abgeschlossen.

Gemäß Fig. 5E weist diese Speicherelektrode die untere stammartige Polysiliziumschicht 100A mit im wesentlichen T- förmigen Querschnitt, eine obere stammartige Polysilizium­ schicht 126, die sich von der unteren stammartigen Polysi­ liziumschicht 100A aus erstreckt und zwei zweigartige Poly­ siliziumschichten 120A und 116, wobei die zweigartige Poly­ siliziumschicht 116 zwei Abzweige 116A und 116B an jeder Seite hat, die im Querschnitt im wesentlichen L-förmig sind, wobei die zweigartige Polysiliziumschicht 120A eben­ falls zwei Abzweige 120A1 und 120A2 aufweist, die an jeder Seite vorhanden sind, und im wesentlichen rechteckförmig sind. Die untere stammartige Polysiliziumschicht 100A weist eine Wurzel 100B (Bodenende) auf, die elektrisch mit der Drainregion 16 des Übertragungstransistors der DRAM-Zelle verbunden ist, und die obere stammartige Polysilizium­ schicht 126 erstreckt sich von der Oberseite der unteren stammartigen Polysiliziumschicht 100A nach oben. Die zwei zweigartigen Polysiliziumschichten 116A und 116B bzw. 120 verzweigen jeweils seitlich, das heißt horizontal und im wesentlichen senkrecht zu der oberen stammartigen Polysili­ ziumschicht 126. Die zweigartige Polysiliziumschicht 120A hat zwei horizontale flache Segmente 120A1 und 120A2, die sich horizontal zu beiden Seiten erstrecken und die zweig­ artige Polysiliziumschicht 116 weist zwei L-förmige Ab­ schnitte 116A, 116B auf, von denen jeder ein erstes Segment 116A1 und 116B1 mit horizontalem Verlauf von jeder Seite und ein zweites Segment 116A2 und 116B2 aufweist, das sich hiervon nach unten erstreckt.

Dem Durchschnittsfachmann auf diesem Gebiet erschließt sich aus den oben erwähnten bevorzugten Ausführungsformen, daß diese auch in beliebiger Kombination miteinander ange­ wendet werden können, um Speicherelektroden und Speicher­ kondensatoren unterschiedlicher Strukturen auf einem DRAM- Chip zu bilden. Es versteht sich, daß die Strukturen dieser aus Kombinationen gebildeten Speicherelektroden und Spei­ cherkondensatoren im Rahmen der vorliegenden Erfindung lie­ gen.

Obgleich in der beigefügten Zeichnung die Ausführungs­ formen der Drains in den Übertragungstransistoren als Dif­ fusionsbereiche in einem Siliziumsubstrat dargestellt wur­ den, sind auch andere Ausgestaltungen hiervon möglich, bei­ spielsweise Drainregionen des Grabenbereiches oder derglei­ chen.

Weiterhin versteht sich, daß die in der beigefügten Zeichnung dargestellten Elemente rein illustrativ und dar­ stellend sind und nicht im tatsächlichen Maßstab gezeichnet sind. Die Abmessungen der einzelnen Elemente sind somit als nicht einschränkend zu verstehen.

Claims (14)

1. Halbleiter-Speichervorrichung mit:

• a) einem Substrat (10) mit einer oberen Oberfläche;
• b) einem Übertragungstransistor auf dem Substrat, wo­ bei der Übertragungstransistor eine Drainregion (16) hat; und
• c) einem Kondensator des Baumtyps, der elektrisch mit der Drainregion verbunden ist, wobei der Kondensator des Baumtyps aufweist:
  • a) eine stammartige leitfähige Schicht (44) mit einem Bodenende, das elektrisch mit einer oberen Oberfläche der Drainregion verbunden ist, wobei die stammartige leitfähige Schicht einen ersten Abschnitt, der sich von dem Bodenende im wesentlichen aufrecht nach oben in einer Richtung weg von der oberen Oberfläche der Drainregion erstreckt, und einen zweiten Abschnitt, der auf dem ersten Abschnitt ange­ ordnet ist und sich senkrecht zu dem ersten Abschnitt er­ streckt;
  • b) wenigstens eine erste zweigartige leitfähige Schicht (38) mit einem ersten Segment und einem zweiten Segment, wobei das erste Segment ein erstes Ende und ein zweites Ende hat, wobei das erste Ende des ersten Segmentes mit einer äußeren Oberfläche des ersten Abschnitts der stammartigen leitfähigen Schicht verbunden ist und sich im wesentlichen senkrecht zu der stammartigen leitfähigen Schicht erstreckt und wobei das zweite Segment ein Ende hat, das mit dem zweiten Ende des ersten Segmentes verbun­ den ist und sich in Richtung der oberen Oberfläche der Drainregion erstreckt, wobei die stammartige leitfähige Schicht und die wenigstens erste zweigartige leitfähige Schicht in Kombination eine Speicherelektrode für den Kon­ densator des Baumtyps bilden;
  • c) eine dielektrische Schicht (46), die über frei­ liegenden Oberflächen der stammartigen leitfähigen Schicht und der wenigstens einen zweigartigen leitfähigen Schicht ausgebildet ist; und
  • d) ein abdeckende leitfähige Schicht (48), welche die dielektrische Schicht abdeckt, wobei die abdeckende leitfähige Schicht als Gegenelektrode für den Kondensator des Baumtyps dient.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, da­ durch gekennzeichnet, daß die stammartige leitfähige Schicht im senkrecht zu der oberen Oberfläche des Substrats (10) verlaufenden Querschnitt im wesentlichen T-förmig ist.

3. Halbleiter-Speichervorrichung mit:

• a) einem Substrat(10) mit einer oberen Oberfläche;
• b) einem Übertragungstransistor auf dem Substrat, wo­ bei der Übertragungstransistor eine Drainregion (16) hat; und
• c) einem Kondensator des Baumtyps, der elektrisch mit der Drainregion verbunden ist, wobei der Kondensator des Baumtyps aufweist:
  • a) eine stammartige leitfähige Schicht (72, 94) mit einem Bodenende, das elektrisch mit einer oberen Oberfläche der Drainregion verbunden ist, wobei die stammartige leit­ fähige Schicht einen unteren stammartigen Abschnitt (72) mit einem oberen Ende und einem unteren Ende, welches das Bodenende der stammartigen leitfähigen Schicht ist und elektrisch mit der Drainregion verbunden ist, und einen oberen stammartigen Abschnitt (94) aufweist, der sich in einer Richtung im wesentlichen senkrecht zu der oberen Oberfläche der Drainregion von dem oberen Ende des unteren stammartigen Abschnittes aus erstreckt, wobei der untere stammartige Abschnitt im senkrecht zu der oberen Oberfläche des Substrats verlaufenden Querschnitt im wesentlichen T- förmig ist;
  • b) wenigstens eine erste zweigartige leitfähige Schicht (88) mit einem ersten Segment und einem zweiten Segment, wobei das erste Segment ein erstes Ende und ein zweites Ende hat, wobei das erste Ende des ersten Segmentes mit einer äußeren Oberfläche der stammartigen leitfähigen Schicht verbunden ist und sich im wesentlichen senkrecht zu der stammartigen leitfähigen Schicht erstreckt und wobei das zweite Segment ein Ende hat, das mit dem zweiten Ende des ersten Segmentes verbunden ist und sich in Richtung der oberen Oberfläche der Drainregion erstreckt, wobei die stammartige leitfähige Schicht und die wenigstens erste zweigartige leitfähige Schicht in Kombination eine Spei­ cherelektrode für den Kondensator des Baumtyps bilden;
  • c) eine dielektrische Schicht (46), die über frei­ liegenden Oberflächen der stammartigen leitfähigen Schicht und der wenigstens einen zweigartigen leitfähigen Schicht ausgebildet ist; und
  • d) ein abdeckende leitfähige Schicht (48), welche die dielektrische Schicht abdeckt, wobei die abdeckende leitfähige Schicht als Gegenelektrode für den Kondensator des Baumtyps dient.

4. Halbleiter-Speichervorrichtung nach Anspruch 3, da­ durch gekennzeichnet, daß der obere stammartige Abschnitt (94) im senkrecht zu der oberen Oberfläche des Substrats (10) verlaufenden Querschnitt im wesentlichen T-förmig ist.

5. Halbleiter-Speichervorrichtung nach Anspruch 3, da­ durch gekennzeichnet, daß der obere stammartige Abschnitt (94) im wesentlichen säulenförmig ist.

6. Halbleiter-Speichervorrichtung nach Anspruch 1 oder 3, dadurch gekennzeichnet, daß wenigstens die erste zweig­ artige leitfähige Schicht (88) zwei gegenüberliegend ange­ ordnete erste zweigartige leitfähige Schichten aufweist.

7. Halbleiter-Speichervorrichtung nach Anspruch 1 oder 3, dadurch gekennzeichnet, daß die wenigstens erste zweig­ artige leitfähige Schicht (88) zwei übereinander angeord­ nete zweigartige leitfähige Schichten aufweist.

8. Halbleiter-Speichervorrichung mit:

• a) einem Substrat (10) mit einer oberen Oberfläche;
• b) einem Übertragungstransistor auf dem Substrat, wo­ bei der Übertragungstransistor eine Drainregion (16) hat; und
• c) einem Kondensator des Baumtyps, der elektrisch mit der Drainregion verbunden ist, wobei der Kondensator des Baumtyps aufweist:
  • a) eine stammartige leitfähige Schicht (100, 126) mit einem Bodenende, das elektrisch mit einer oberen Oberfläche der Drainregion verbunden ist, wobei die stammartige leit­ fähige Schicht einen Abschnitt hat, der sich von dem Boden­ ende im wesentlichen aufrecht nach oben in einer Richtung weg von der oberen Oberfläche der Drainregion erstreckt;
  • b) wenigstens eine erste zweigartige leitfähige Schicht (116) mit einem ersten Segment und einem zweiten Segment, wobei das erste Segment ein erstes Ende und ein zweites Ende hat, wobei das erste Ende des ersten Segmentes mit einer äußeren Oberfläche der stammartigen leitfähigen Schicht verbunden ist und sich im wesentlichen senkrecht zu der stammartigen leitfähigen Schicht erstreckt und wobei das zweite Segment ein Ende hat, das mit dem zweiten Ende des ersten Segmentes verbunden ist und sich in Richtung der oberen Oberfläche der Drainregion erstreckt, wobei die stammartige leitfähige Schicht und die wenigstens erste zweigartige leitfähige Schicht in Kombination eine Spei­ cherelektrode für den Kondensator des Baumtyps bilden; und
    eine zweite zweigartige leitfähige Schicht (120) mit einem flachem Segment, das von einer äußeren Oberfläche der stammartigen leitfähigen Schicht in einer Richtung senk­ recht zur stammartigen leitfähigen Schicht nach außen ab­ zweigt;
  • c) eine dielektrische Schicht (46), die über frei­ liegenden Oberflächen der stammartigen leitfähigen Schicht, der wenigstens einen zweigartigen leitfähigen Schicht und der zweiten zweigartigen leitfähigen Schicht ausgebildet ist; und
  • d) eine abdeckende leitfähige Schicht (48), welche die dielektrische Schicht abdeckt, wobei die abdeckende leitfähige Schicht als Gegenelektrode für den Kondensator des Baumtyps dient.

9. Halbleiter-Speichervorrichtung nach Anspruch 8, da­ durch gekennzeichnet, daß die stammartige leitfähige Schicht (100, 126) aufweist:
einen unteren stammartigen Abschnitt (100) mit einem oberen Ende und einem unteren Ende, wobei das untere Ende des unteren stammartigen Abschnittes das Bodenende der stammartigen leitfähigen Schicht ist, welches elektrisch mit der Drainregion verbunden ist; und
einen oberen stammartigen Abschnitt (126), der sich von dem oberen Ende des unteren stammartigen Abschittes im wesentlichen aufrecht nach oben erstreckt.

10. Halbleiter-Speichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der untere stammartige Ab­ schnitt (100) im senkrecht zu der oberen Oberfläche des Substrats (10) verlaufenden Querschnitt im wesentlichen T- förmig ist.

11. Halbleiter-Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der obere stammartige Abschnitt (126) im senkrecht zu der oberen Oberfläche des Substrats (10) verlaufenden Querschnitt im wesentlichen T-förmig ist.

12. Halbleiter-Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der obere stammartige Abschnitt (126) im wesentlichen säulenförmig ist.

13. Halbleiter-Speichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die zweite zweigartige leitfä­ hige Schicht (120) mit einem Ende mit einer äußeren Ober­ fläche des oberen stammartigen Abschnittes (126) verbunden ist.

14. Halbleiter-Speichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die wenigstens erste zweigar­ tige leitfähige Schicht (116) zwei übereinander angeordnete zweigartige leitfähige Schichten aufweist.