JPH08181291A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH08181291A JPH08181291A JP6324811A JP32481194A JPH08181291A JP H08181291 A JPH08181291 A JP H08181291A JP 6324811 A JP6324811 A JP 6324811A JP 32481194 A JP32481194 A JP 32481194A JP H08181291 A JPH08181291 A JP H08181291A
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Abstract
(57)【要約】
【目的】 本発明は、より微少な領域で十分なキャパシ
タ容量を得ることができるように改良された半導体記憶
装置を提供することを最も主要な特徴とする。 【構成】 半導体基板１の上にストレージノード１０が
設けられている。ストレージノード１０は、半導体基板
１の表面から上方向に延びる垂直部２０と、半導体基板
１に対して実質的に平行に延びる上面２１ａと下面２１
ｂを有する水平部２１と、垂直部２０の上端から延び、
水平部２１の上面２１ａに接続されるように折曲げら
れ、垂直部２０と水平部２１とを接続する接続部２２と
を含む。ストレージノード１０の水平部２１の上面２１
ａと下面２１ｂ、および接続部２２の外表面を被覆する
ように、半導体基板１の上に、キャパシタ絶縁膜１１が
設けられている。キャパシタ絶縁膜１１を介在させて、
ストレージノード１０に対向するようにセルプレート電
極１２が設けられている。
タ容量を得ることができるように改良された半導体記憶
装置を提供することを最も主要な特徴とする。 【構成】 半導体基板１の上にストレージノード１０が
設けられている。ストレージノード１０は、半導体基板
１の表面から上方向に延びる垂直部２０と、半導体基板
１に対して実質的に平行に延びる上面２１ａと下面２１
ｂを有する水平部２１と、垂直部２０の上端から延び、
水平部２１の上面２１ａに接続されるように折曲げら
れ、垂直部２０と水平部２１とを接続する接続部２２と
を含む。ストレージノード１０の水平部２１の上面２１
ａと下面２１ｂ、および接続部２２の外表面を被覆する
ように、半導体基板１の上に、キャパシタ絶縁膜１１が
設けられている。キャパシタ絶縁膜１１を介在させて、
ストレージノード１０に対向するようにセルプレート電
極１２が設けられている。
Description
【０００１】
【産業上の利用分野】この発明は、一般に半導体記憶装
置に関するものであり、より特定的には、微少な領域で
十分なキャパシタ容量を得ることができるように改良さ
れた半導体記憶装置に関する。この発明は、さらに、そ
のような半導体記憶装置の製造方法に関する。
置に関するものであり、より特定的には、微少な領域で
十分なキャパシタ容量を得ることができるように改良さ
れた半導体記憶装置に関する。この発明は、さらに、そ
のような半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）は、１個のトランジスタと１個のキャパシ
タ・セルからなるメモリセルを集積した構造を有してい
る。最近のＤＲＡＭの高集積化の要求に伴って、より小
さなサイズのキャパシタセルが必要とされている。この
ため、より小さなスペースでキャパシタの容量を大きく
するための手段として、キャパシタセルの表面積を広げ
る方法が種々考えられている。
（ＤＲＡＭ）は、１個のトランジスタと１個のキャパシ
タ・セルからなるメモリセルを集積した構造を有してい
る。最近のＤＲＡＭの高集積化の要求に伴って、より小
さなサイズのキャパシタセルが必要とされている。この
ため、より小さなスペースでキャパシタの容量を大きく
するための手段として、キャパシタセルの表面積を広げ
る方法が種々考えられている。
【０００３】図１７は、特開平６−５３４１２号公報に
開示されているスタックトキャパシタ型ＤＲＡＭの断面
図である。
開示されているスタックトキャパシタ型ＤＲＡＭの断面
図である。
【０００４】図１７を参照して、シリコン基板３１の上
に、フィールド酸化膜３２が設けられている。素子形成
領域にゲート絶縁膜３３、ゲート電極４１、ソース・ド
レイン領域５１，５２が設けられている。ゲート電極４
１を覆うように、シリコン基板３１の上に、層間絶縁膜
３６が設けられている。第１の層間絶縁膜３７の上に第
２の層間絶縁膜３９が設けられ、さらに、第２の酸化膜
３８の上に第３の層間絶縁膜３１０が設けられている。
第３の層間絶縁膜３１０、第２の層間絶縁膜３９、第１
の層間絶縁膜３７を貫通する、ソース・ドレイン領域５
１の表面を露出させるためのコンタクト孔３２１が設け
られている。コンタクト孔３２１の側面に、絶縁性スペ
ーサ１９が形成され、ひいては、コンタクト孔３２１ａ
が設けられている。コンタクト孔３２１ａを通って、ソ
ース・ドレイン領域５１に蓄積電極３１６が接続されて
いる。蓄積電極３１６の表面を被覆するように、キャパ
シタ絶縁膜３１７がシリコン基板３１の上に設けられて
いる。キャパシタ絶縁膜３１７を介在させて、蓄積電極
３１６を被覆するように、セルプレート電極３１８が設
けられている。
に、フィールド酸化膜３２が設けられている。素子形成
領域にゲート絶縁膜３３、ゲート電極４１、ソース・ド
レイン領域５１，５２が設けられている。ゲート電極４
１を覆うように、シリコン基板３１の上に、層間絶縁膜
３６が設けられている。第１の層間絶縁膜３７の上に第
２の層間絶縁膜３９が設けられ、さらに、第２の酸化膜
３８の上に第３の層間絶縁膜３１０が設けられている。
第３の層間絶縁膜３１０、第２の層間絶縁膜３９、第１
の層間絶縁膜３７を貫通する、ソース・ドレイン領域５
１の表面を露出させるためのコンタクト孔３２１が設け
られている。コンタクト孔３２１の側面に、絶縁性スペ
ーサ１９が形成され、ひいては、コンタクト孔３２１ａ
が設けられている。コンタクト孔３２１ａを通って、ソ
ース・ドレイン領域５１に蓄積電極３１６が接続されて
いる。蓄積電極３１６の表面を被覆するように、キャパ
シタ絶縁膜３１７がシリコン基板３１の上に設けられて
いる。キャパシタ絶縁膜３１７を介在させて、蓄積電極
３１６を被覆するように、セルプレート電極３１８が設
けられている。
【０００５】
【発明が解決しようとする課題】従来のスタックトキャ
パシタ型ＤＲＡＭは以上のように構成されている。しか
しながら、今後、より高度な微細化に対処するために
は、より微少な領域で十分なキャパシタ容量を得る工夫
が必要とされている。
パシタ型ＤＲＡＭは以上のように構成されている。しか
しながら、今後、より高度な微細化に対処するために
は、より微少な領域で十分なキャパシタ容量を得る工夫
が必要とされている。
【０００６】それゆえに、この発明の目的は、より微少
な領域で十分なキャパシタ容量が得られるように改良さ
れた半導体記憶装置を提供することを目的とする。
な領域で十分なキャパシタ容量が得られるように改良さ
れた半導体記憶装置を提供することを目的とする。
【０００７】この発明のさらに他の目的は、そのような
半導体記憶装置を製造する方法を提供することを目的と
する。
半導体記憶装置を製造する方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】この発明の第１の局面に
従う半導体記憶装置は、半導体基板と、上記半導体基板
の上に設けられたストレージノードと、を備える。上記
ストレージノードは、上記半導体基板の表面から上方向
に延びる垂直部と、上記半導体基板に対して実質的に平
行に延び、上面と下面を有する水平部と、上記垂直部の
上端から延び、上記水平部の上記上面に接続されるよう
に折曲げられ、上記垂直部と上記水平部とを接続する接
続部とを含む。当該装置は、さらに、上記水平部の上面
と下面、上記接続部の外表面を被覆するように上記半導
体基板の上に設けられたキャパシタ絶縁膜を備える。上
記キャパシタ絶縁膜を介在させて、上記ストレージノー
ドに対向するように、セルプレート電極が設けられてい
る。
従う半導体記憶装置は、半導体基板と、上記半導体基板
の上に設けられたストレージノードと、を備える。上記
ストレージノードは、上記半導体基板の表面から上方向
に延びる垂直部と、上記半導体基板に対して実質的に平
行に延び、上面と下面を有する水平部と、上記垂直部の
上端から延び、上記水平部の上記上面に接続されるよう
に折曲げられ、上記垂直部と上記水平部とを接続する接
続部とを含む。当該装置は、さらに、上記水平部の上面
と下面、上記接続部の外表面を被覆するように上記半導
体基板の上に設けられたキャパシタ絶縁膜を備える。上
記キャパシタ絶縁膜を介在させて、上記ストレージノー
ドに対向するように、セルプレート電極が設けられてい
る。
【０００９】この発明の好ましい実施態様によれば、上
記ストレージノードの上記垂直部には、該垂直部の上端
から上記半導体基板の表面近くまで掘り下げられた凹部
が形成されており、上記キャパシタ絶縁膜は上記凹部の
表面をも被覆している。
記ストレージノードの上記垂直部には、該垂直部の上端
から上記半導体基板の表面近くまで掘り下げられた凹部
が形成されており、上記キャパシタ絶縁膜は上記凹部の
表面をも被覆している。
【００１０】この発明のさらに好ましい実施態様によれ
ば、上記ストレージノードは、上記水平部と上記半導体
基板との間に位置し、上記垂直部の側壁から水平方向に
延びる第２の水平部を含み、上記キャパシタ絶縁膜は、
上記第２の水平部の外表面をも被覆している。
ば、上記ストレージノードは、上記水平部と上記半導体
基板との間に位置し、上記垂直部の側壁から水平方向に
延びる第２の水平部を含み、上記キャパシタ絶縁膜は、
上記第２の水平部の外表面をも被覆している。
【００１１】この発明の第２の局面に従う半導体記憶装
置の製造方法によれば、まず、半導体基板の上に、第１
の酸化膜、窒化膜、および第２の酸化膜を順次形成す
る。上記第２の酸化膜中に、上記窒化膜の表面を露出さ
せるための、所定の径を有する開口部を形成する。上記
開口部の側壁面を被覆するスペーサを形成する。上記ス
ペーサをマスクにして、異方性酸化膜エッチングを全面
に行ない、それによって、上記第２の酸化膜の膜厚を減
少させ、かつ上記スペーサで取囲まれた領域内にある上
記窒化膜の部分、および上記第１の酸化膜の部分をエッ
チング除去し、上記半導体基板の表面を露出させるスト
レージノードコンタクトホールを形成する。上記ストレ
ージノードコンタクトホール内を埋込むように、上記半
導体基板の上に第１の導電体膜を形成する。上記第１の
導電体膜の上であり、かつ上記開口部の上に、該開口部
を中心にして、上記開口部が占める領域よりも広い領域
を覆うレジストを形成する。上記レジストをマスクにし
て、上記第１の導電体膜をパターニングし、その後、ウ
ェットエッチングにより上記第１の酸化膜をすべて除去
する。パターニングされた上記第１の導電体膜の外表面
を被覆するキャパシタ絶縁膜を形成する。上記キャパシ
タ絶縁膜を介在させて、上記第１の導電体膜に対向する
第２の導電体膜を上記半導体基板の上に形成する。
置の製造方法によれば、まず、半導体基板の上に、第１
の酸化膜、窒化膜、および第２の酸化膜を順次形成す
る。上記第２の酸化膜中に、上記窒化膜の表面を露出さ
せるための、所定の径を有する開口部を形成する。上記
開口部の側壁面を被覆するスペーサを形成する。上記ス
ペーサをマスクにして、異方性酸化膜エッチングを全面
に行ない、それによって、上記第２の酸化膜の膜厚を減
少させ、かつ上記スペーサで取囲まれた領域内にある上
記窒化膜の部分、および上記第１の酸化膜の部分をエッ
チング除去し、上記半導体基板の表面を露出させるスト
レージノードコンタクトホールを形成する。上記ストレ
ージノードコンタクトホール内を埋込むように、上記半
導体基板の上に第１の導電体膜を形成する。上記第１の
導電体膜の上であり、かつ上記開口部の上に、該開口部
を中心にして、上記開口部が占める領域よりも広い領域
を覆うレジストを形成する。上記レジストをマスクにし
て、上記第１の導電体膜をパターニングし、その後、ウ
ェットエッチングにより上記第１の酸化膜をすべて除去
する。パターニングされた上記第１の導電体膜の外表面
を被覆するキャパシタ絶縁膜を形成する。上記キャパシ
タ絶縁膜を介在させて、上記第１の導電体膜に対向する
第２の導電体膜を上記半導体基板の上に形成する。
【００１２】この発明の第３の局面に従う半導体記憶装
置の製造方法においては、まず、半導体基板の上に、第
１の酸化膜、ポリシリコン膜、および第２の酸化膜を順
次形成する。上記第２の酸化膜中に、上記ポリシリコン
膜の表面を露出させるための、所定の径を有する開口部
を形成する。上記開口部の側壁面を被覆するスペーサを
形成する。上記スペーサで取囲まれた領域内にある上記
ポリシリコン膜の部分をエッチング除去する。上記スペ
ーサをマスクにして、異方性酸化膜エッチングを全面に
行ない、それによって、上記第２の酸化膜の膜厚を減少
させ、かつ上記スペーサで取囲まれた領域内にある上記
第１の酸化膜の部分をエッチング除去し、上記半導体基
板の表面を露出させるストレージノードコンタクトホー
ルを形成する。上記ストレージノードコンタクトホール
内を埋込むように、上記半導体基板の上に第１の導電体
膜を形成する。上記第１の導電体膜の上であり、かつ上
記開口部の上に、該開口部を中心にして、該開口部が占
める領域よりも広い領域を覆うレジストを形成する。上
記レジストをマスクにして、上記第１の導電体膜をパタ
ーニングし、その後ウェットエッチングにより上記第２
のシリコン酸化膜をすべて除去する。上記レジストをマ
スクにして、上記ポリシリコン膜を異方性エッチングす
る。パターニングされた上記第１の導電体膜および上記
ポリシリコン膜の外表面を被覆するキャパシタ絶縁膜を
形成する。上記キャパシタ絶縁膜を介在させて、上記第
１の導電体膜および上記ポリシリコン膜に対向する第２
の導電体膜を上記半導体基板の上に形成する。
置の製造方法においては、まず、半導体基板の上に、第
１の酸化膜、ポリシリコン膜、および第２の酸化膜を順
次形成する。上記第２の酸化膜中に、上記ポリシリコン
膜の表面を露出させるための、所定の径を有する開口部
を形成する。上記開口部の側壁面を被覆するスペーサを
形成する。上記スペーサで取囲まれた領域内にある上記
ポリシリコン膜の部分をエッチング除去する。上記スペ
ーサをマスクにして、異方性酸化膜エッチングを全面に
行ない、それによって、上記第２の酸化膜の膜厚を減少
させ、かつ上記スペーサで取囲まれた領域内にある上記
第１の酸化膜の部分をエッチング除去し、上記半導体基
板の表面を露出させるストレージノードコンタクトホー
ルを形成する。上記ストレージノードコンタクトホール
内を埋込むように、上記半導体基板の上に第１の導電体
膜を形成する。上記第１の導電体膜の上であり、かつ上
記開口部の上に、該開口部を中心にして、該開口部が占
める領域よりも広い領域を覆うレジストを形成する。上
記レジストをマスクにして、上記第１の導電体膜をパタ
ーニングし、その後ウェットエッチングにより上記第２
のシリコン酸化膜をすべて除去する。上記レジストをマ
スクにして、上記ポリシリコン膜を異方性エッチングす
る。パターニングされた上記第１の導電体膜および上記
ポリシリコン膜の外表面を被覆するキャパシタ絶縁膜を
形成する。上記キャパシタ絶縁膜を介在させて、上記第
１の導電体膜および上記ポリシリコン膜に対向する第２
の導電体膜を上記半導体基板の上に形成する。
【００１３】
【作用】この発明の第１の局面に従う半導体記憶装置に
よれば、ストレージノードが、半導体基板の表面から上
方向に延びる垂直部と、上記半導体基板に対して実質的
に平行に延び、上面と下面を有する水平部と、上記垂直
部の上端から延び、上記水平部の上記上面に接続される
ように折曲げられ、上記垂直部と上記水平部とを接続す
る接続部とを含むので、ストレージノードの表面積が増
大する。
よれば、ストレージノードが、半導体基板の表面から上
方向に延びる垂直部と、上記半導体基板に対して実質的
に平行に延び、上面と下面を有する水平部と、上記垂直
部の上端から延び、上記水平部の上記上面に接続される
ように折曲げられ、上記垂直部と上記水平部とを接続す
る接続部とを含むので、ストレージノードの表面積が増
大する。
【００１４】この発明の第２の局面に従う半導体記憶装
置の製造方法によれば、半導体基板の表面から上方向に
延びる垂直部と、上記半導体基板に対して実質的に平行
に延び、上面と下面を有する水平部と、上記垂直部の上
端から延び上記水平部の上記上面に接続されるように折
曲げられ、上記垂直部と上記水平部とを接続する接続部
とを含むストレージノードが得られるので、ストレージ
ノードの表面積の大きい半導体記憶装置が得られる。
置の製造方法によれば、半導体基板の表面から上方向に
延びる垂直部と、上記半導体基板に対して実質的に平行
に延び、上面と下面を有する水平部と、上記垂直部の上
端から延び上記水平部の上記上面に接続されるように折
曲げられ、上記垂直部と上記水平部とを接続する接続部
とを含むストレージノードが得られるので、ストレージ
ノードの表面積の大きい半導体記憶装置が得られる。
【００１５】この発明の第３の局面に従う半導体記憶装
置の製造方法によれば、半導体基板の表面から上方向に
延びる垂直部と、上記半導体基板に対して実質的に平行
に延び、上面と下面を有する水平部と、上記垂直部の上
端から延び、上記水平部の上記上面に接続されるように
折曲げられた、上記垂直部と上記水平部とを接続する接
続部と、上記水平部と上記半導体基板との間に位置し、
上記垂直部の側壁から水平方向に延びる第２の水平部
と、を含むストレージノードが得られるので、ストレー
ジノードの表面積の大きい半導体記憶装置が得られる。
置の製造方法によれば、半導体基板の表面から上方向に
延びる垂直部と、上記半導体基板に対して実質的に平行
に延び、上面と下面を有する水平部と、上記垂直部の上
端から延び、上記水平部の上記上面に接続されるように
折曲げられた、上記垂直部と上記水平部とを接続する接
続部と、上記水平部と上記半導体基板との間に位置し、
上記垂直部の側壁から水平方向に延びる第２の水平部
と、を含むストレージノードが得られるので、ストレー
ジノードの表面積の大きい半導体記憶装置が得られる。
【００１６】
【実施例】以下、この発明の実施例を図について説明す
る。
る。
【００１７】実施例１ 図１は、実施例１に係る半導体記憶装置の断面図であ
る。
る。
【００１８】実施例１に係るＤＲＡＭは、半導体基板１
を備える。半導体基板１の上にシリコン酸化膜２とシリ
コン窒化膜３が設けられている。当該ＤＲＡＭは、シリ
コン基板１の上に設けられたストレージノード１０を備
える。ストレージノード１０は、シリコン基板１の表面
から上方向に延びる垂直部２０と、シリコン基板１に対
して実質的に平行に延び、上面２１ａと下面２１ｂを有
する水平部２１と、垂直部２０の上端から延び、水平部
２１の上面２１ａに接続されるように折曲げられ、垂直
部２０と水平部２１とを接続する接続部２２を含む。水
平部２１の上面２１ａと下面２１ｂ、接続部２２の外表
面を、キャパシタ絶縁膜１１が被覆している。キャパシ
タ絶縁膜１１を介在させて、ストレージノード１０に対
向するようにセルプレート電極１２が設けられている。
ストレージノード１０は、後述するように、スペーサ７
の段差を利用して形成される。ストレージノード１０が
スペーサ７の段差を利用して形成され、かつ水平部２１
の裏面２１ｂまでもキャパシタとして利用しているの
で、ストレージノード１０の表面積が増大し、ひいて
は、キャパシタ容量の大きい半導体記憶装置が得られ
る。
を備える。半導体基板１の上にシリコン酸化膜２とシリ
コン窒化膜３が設けられている。当該ＤＲＡＭは、シリ
コン基板１の上に設けられたストレージノード１０を備
える。ストレージノード１０は、シリコン基板１の表面
から上方向に延びる垂直部２０と、シリコン基板１に対
して実質的に平行に延び、上面２１ａと下面２１ｂを有
する水平部２１と、垂直部２０の上端から延び、水平部
２１の上面２１ａに接続されるように折曲げられ、垂直
部２０と水平部２１とを接続する接続部２２を含む。水
平部２１の上面２１ａと下面２１ｂ、接続部２２の外表
面を、キャパシタ絶縁膜１１が被覆している。キャパシ
タ絶縁膜１１を介在させて、ストレージノード１０に対
向するようにセルプレート電極１２が設けられている。
ストレージノード１０は、後述するように、スペーサ７
の段差を利用して形成される。ストレージノード１０が
スペーサ７の段差を利用して形成され、かつ水平部２１
の裏面２１ｂまでもキャパシタとして利用しているの
で、ストレージノード１０の表面積が増大し、ひいて
は、キャパシタ容量の大きい半導体記憶装置が得られ
る。
【００１９】次に、上述の半導体記憶装置の製造方法に
ついて説明する。図２を参照して、シリコン基板１の上
に、第１のシリコン酸化膜２、シリコン窒化膜３、およ
び第２のシリコン酸化膜４を、ＣＶＤ法等により形成す
る。その後、フォトレジスト５を塗布する。フォトレジ
スト５中に、後に形成すべきストレージノードコンタク
トホールを形成するための開口部５ａができるように、
フォトレジスト５をパターニングする。
ついて説明する。図２を参照して、シリコン基板１の上
に、第１のシリコン酸化膜２、シリコン窒化膜３、およ
び第２のシリコン酸化膜４を、ＣＶＤ法等により形成す
る。その後、フォトレジスト５を塗布する。フォトレジ
スト５中に、後に形成すべきストレージノードコンタク
トホールを形成するための開口部５ａができるように、
フォトレジスト５をパターニングする。
【００２０】図２と図３を参照して、フォトレジスト５
をマスクにして、第２のシリコン酸化膜４をエッチング
し、第２のシリコン酸化膜４中に開口部４ａを形成す
る。その後、フォトレジスト５を除去した後、全面にリ
ン等を含むポリシリコン膜６を、ＣＶＤ等により形成す
る。
をマスクにして、第２のシリコン酸化膜４をエッチング
し、第２のシリコン酸化膜４中に開口部４ａを形成す
る。その後、フォトレジスト５を除去した後、全面にリ
ン等を含むポリシリコン膜６を、ＣＶＤ等により形成す
る。
【００２１】図３と図４を参照して、ポリシリコン膜６
を異方性エッチングし、第２のシリコン酸化膜４の開口
部４ａの側壁に、ポリシリコンスペーサ７を形成する。
を異方性エッチングし、第２のシリコン酸化膜４の開口
部４ａの側壁に、ポリシリコンスペーサ７を形成する。
【００２２】図４と図５を参照して、ポリシリコンスペ
ーサ７をマスクにして、異方性酸化膜エッチングを全面
に行ない、それによって、第２のシリコン酸化膜４の膜
厚を減少させ、かつポリシリコンスペーサ７で囲まれた
領域内にある、窒化膜３の部分および第１の酸化膜２の
部分をエッチング除去し、シリコン基板１の表面を露出
させるストレージノードコンタクトホール８を形成す
る。この方法によると、ストレージノードコンタクトホ
ール８の径は、フォトレジスト５の開口部５ａより小さ
くなり、ひいては高集積化を図ることができる。
ーサ７をマスクにして、異方性酸化膜エッチングを全面
に行ない、それによって、第２のシリコン酸化膜４の膜
厚を減少させ、かつポリシリコンスペーサ７で囲まれた
領域内にある、窒化膜３の部分および第１の酸化膜２の
部分をエッチング除去し、シリコン基板１の表面を露出
させるストレージノードコンタクトホール８を形成す
る。この方法によると、ストレージノードコンタクトホ
ール８の径は、フォトレジスト５の開口部５ａより小さ
くなり、ひいては高集積化を図ることができる。
【００２３】図５と図６を参照して、ストレージノード
コンタクトホール８内を埋込むように、シリコン基板１
の上に、リン等を含むポリシリコン膜９を、ＣＶＤ法等
で形成する。その後、ポリシリコン膜９の上であり、か
つ開口部４ａの上に、開口部４ａを中心にして、開口部
４ａが占める領域よりも広い領域を覆うフォトレジスト
１０１を形成する。
コンタクトホール８内を埋込むように、シリコン基板１
の上に、リン等を含むポリシリコン膜９を、ＣＶＤ法等
で形成する。その後、ポリシリコン膜９の上であり、か
つ開口部４ａの上に、開口部４ａを中心にして、開口部
４ａが占める領域よりも広い領域を覆うフォトレジスト
１０１を形成する。
【００２４】図６と図７を参照して、フォトレジスト１
０１をマスクにして、ポリシリコン膜９をエッチングし
た後、フッ酸処理により、第２のシリコン酸化膜４をす
べて除去し、シリコン窒化膜３の表面を露出させる。
０１をマスクにして、ポリシリコン膜９をエッチングし
た後、フッ酸処理により、第２のシリコン酸化膜４をす
べて除去し、シリコン窒化膜３の表面を露出させる。
【００２５】図７と図８を参照して、パターニングされ
たポリシリコン膜９の外表面を被覆するキャパシタ誘電
体膜１１を形成し、リン等を含むポリシリコン１２を堆
積し、キャパシタ１３を形成する。
たポリシリコン膜９の外表面を被覆するキャパシタ誘電
体膜１１を形成し、リン等を含むポリシリコン１２を堆
積し、キャパシタ１３を形成する。
【００２６】この方法によりストレージノードの構造を
フィン型円筒形状にすることができ、キャパシタセルの
表面積を広げることができ、ひいては微少な領域で十分
なキャパシタ容量を有する、半導体記憶装置を製造する
ことができる。
フィン型円筒形状にすることができ、キャパシタセルの
表面積を広げることができ、ひいては微少な領域で十分
なキャパシタ容量を有する、半導体記憶装置を製造する
ことができる。
【００２７】実施例２ 図１５は、実施例２に係る半導体記憶装置の断面図であ
る。実施例２に係る半導体装置の構造を、その製造方法
を説明しつつ、説明する。
る。実施例２に係る半導体装置の構造を、その製造方法
を説明しつつ、説明する。
【００２８】図９を参照して、シリコン基板１の上に、
第１のシリコン酸化膜２、リン等を含むポリシリコン膜
１４、および第２のシリコン酸化膜４を順次形成する。
ストレージノードコンタクトホールを形成すべき領域の
上に開口部５ａを有するフォトレジスト５を形成する。
第１のシリコン酸化膜２、リン等を含むポリシリコン膜
１４、および第２のシリコン酸化膜４を順次形成する。
ストレージノードコンタクトホールを形成すべき領域の
上に開口部５ａを有するフォトレジスト５を形成する。
【００２９】図９と図１０を参照して、フォトレジスト
５をマスクにして、第２のシリコン酸化膜４をエッチン
グし、その後フォトレジスト５を除去する。次に、全面
にリン等を含むポリシリコン膜６を、ＣＶＤ法等により
形成する。
５をマスクにして、第２のシリコン酸化膜４をエッチン
グし、その後フォトレジスト５を除去する。次に、全面
にリン等を含むポリシリコン膜６を、ＣＶＤ法等により
形成する。
【００３０】図１０と図１１を参照して、ポリシリコン
膜６を異方性エッチングし、開口部４ａの側壁に、ポリ
シリコンスペーサ７を形成する。その後、ポリシリコン
スペーサ７で取囲まれた領域内にあるポリシリコン膜１
４の部分をエッチング除去する。ポリシリコンスペーサ
７をマスクにして、異方性酸化膜エッチングを全面に行
ない、それによって、第２の酸化膜４の膜厚を減少さ
せ、かつポリシリコンスペーサ７で取囲まれた領域内に
ある第１の酸化膜２の部分をエッチング除去し、シリコ
ン基板１の表面を露出させるストレージノードコンタク
トホール８を形成する。ストレージノードコンタクトホ
ール８を埋込むように、シリコン基板１の上に、リン等
を含むポリシリコン膜９を、全面にＣＶＤ等で形成す
る。ポリシリコン膜９の上であり、かつ開口部４ａの上
に、開口部４ａを中心にして、開口部４ａが占める領域
より広い領域を覆うレジスト１０１を形成する。
膜６を異方性エッチングし、開口部４ａの側壁に、ポリ
シリコンスペーサ７を形成する。その後、ポリシリコン
スペーサ７で取囲まれた領域内にあるポリシリコン膜１
４の部分をエッチング除去する。ポリシリコンスペーサ
７をマスクにして、異方性酸化膜エッチングを全面に行
ない、それによって、第２の酸化膜４の膜厚を減少さ
せ、かつポリシリコンスペーサ７で取囲まれた領域内に
ある第１の酸化膜２の部分をエッチング除去し、シリコ
ン基板１の表面を露出させるストレージノードコンタク
トホール８を形成する。ストレージノードコンタクトホ
ール８を埋込むように、シリコン基板１の上に、リン等
を含むポリシリコン膜９を、全面にＣＶＤ等で形成す
る。ポリシリコン膜９の上であり、かつ開口部４ａの上
に、開口部４ａを中心にして、開口部４ａが占める領域
より広い領域を覆うレジスト１０１を形成する。
【００３１】図１３と図１４を参照して、フォトレジス
ト１０１をマスクにして、ポリシリコン膜９を異方性エ
ッチングし、その後、フッ酸処理により、第２のシリコ
ン酸化膜４のすべてを除去し、次にフォトレジスト１０
１をマスクにして、ポリシリコン膜１４を異方性エッチ
ングする。その後、レジスト１０１を除去する。
ト１０１をマスクにして、ポリシリコン膜９を異方性エ
ッチングし、その後、フッ酸処理により、第２のシリコ
ン酸化膜４のすべてを除去し、次にフォトレジスト１０
１をマスクにして、ポリシリコン膜１４を異方性エッチ
ングする。その後、レジスト１０１を除去する。
【００３２】図１５を参照して、ポリシリコン膜９の外
表面およびポリシリコン膜１４の外表面を被覆するよう
に、キャパシタ絶縁膜１１をシリコン基板１の上に形成
する。キャパシタ絶縁膜１１を介在させて、ポリシリコ
ン膜９およびポリシリコン膜１４に対向するように、セ
ルプレート電極１２を形成する。
表面およびポリシリコン膜１４の外表面を被覆するよう
に、キャパシタ絶縁膜１１をシリコン基板１の上に形成
する。キャパシタ絶縁膜１１を介在させて、ポリシリコ
ン膜９およびポリシリコン膜１４に対向するように、セ
ルプレート電極１２を形成する。
【００３３】本実施例によると、ポリシリコン膜１４の
外表面も、ストレージノードとして作用するので、実施
例１のキャパシタ以上に、キャパシタセルの表面積を広
げることができ、ひいては、キャパシタ容量をさらに大
きくすることができる。
外表面も、ストレージノードとして作用するので、実施
例１のキャパシタ以上に、キャパシタセルの表面積を広
げることができ、ひいては、キャパシタ容量をさらに大
きくすることができる。
【００３４】実施例３ 図１６は、実施例３に係る半導体記憶装置の断面図であ
る。
る。
【００３５】本実施例によると図１６を参照して、スト
レージノードの垂直部２２は、垂直部２０の上端からシ
リコン基板１の表面近くまで掘り下げられた凹部２３が
形成されている。キャパシタ絶縁膜１１は、凹部２３の
表面をも被覆している。セルプレート電極１２は、凹部
２３に埋め込まれるように形成されている。本実施例に
よると、実施例１に比べて、凹部２３の外表面も、容量
として寄与させることができるので、実施例１に比べて
より大きいキャパシタ容量を得ることができる。ひいて
は、高集積化を図ることができる。
レージノードの垂直部２２は、垂直部２０の上端からシ
リコン基板１の表面近くまで掘り下げられた凹部２３が
形成されている。キャパシタ絶縁膜１１は、凹部２３の
表面をも被覆している。セルプレート電極１２は、凹部
２３に埋め込まれるように形成されている。本実施例に
よると、実施例１に比べて、凹部２３の外表面も、容量
として寄与させることができるので、実施例１に比べて
より大きいキャパシタ容量を得ることができる。ひいて
は、高集積化を図ることができる。
【００３６】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体記憶装置によれば、ストレージノード
が、半導体基板の表面から上方向に延びる垂直部と、上
記半導体基板に対して実質的に平行に延び、上面と下面
を有する水平部と、上記垂直部の上端から延び、上記水
平部の上記上面に接続されるように折曲げられ、上記垂
直部と上記水平部とを接続する接続部とを含むので、ス
トレージノードの表面積が増大する。ひいては、より微
少な領域で十分なキャパシタ容量が得られる。
局面に従う半導体記憶装置によれば、ストレージノード
が、半導体基板の表面から上方向に延びる垂直部と、上
記半導体基板に対して実質的に平行に延び、上面と下面
を有する水平部と、上記垂直部の上端から延び、上記水
平部の上記上面に接続されるように折曲げられ、上記垂
直部と上記水平部とを接続する接続部とを含むので、ス
トレージノードの表面積が増大する。ひいては、より微
少な領域で十分なキャパシタ容量が得られる。
【００３７】この発明の第２の局面に従う半導体記憶装
置の製造方法によれば、半導体基板の表面から上方向に
延びる垂直部と、上記半導体基板に対して実質的に平行
に延び、上面と下面を有する水平部と、上記垂直部の上
端から延び上記水平部の上記上面に接続されるように折
曲げられ、上記垂直部と上記水平部とを接続する接続部
とを含むストレージノードが得られるので、ストレージ
ノードの表面積の大きい半導体記憶装置が得られる。ひ
いては、より微少な領域で、十分なキャパシタ容量を有
する半導体記憶装置が得られる。
置の製造方法によれば、半導体基板の表面から上方向に
延びる垂直部と、上記半導体基板に対して実質的に平行
に延び、上面と下面を有する水平部と、上記垂直部の上
端から延び上記水平部の上記上面に接続されるように折
曲げられ、上記垂直部と上記水平部とを接続する接続部
とを含むストレージノードが得られるので、ストレージ
ノードの表面積の大きい半導体記憶装置が得られる。ひ
いては、より微少な領域で、十分なキャパシタ容量を有
する半導体記憶装置が得られる。
【００３８】この発明の第３の局面に従う半導体記憶装
置の製造方法によれば、半導体基板の表面から上方向に
延びる垂直部と、上記半導体基板に対して実質的に平行
に延び上面と下面を有する水平部と、上記垂直部の上端
から延び、上記水平部の上記上面に接続されるように折
曲げられた、上記垂直部と上記水平部とを接続する接続
部と、上記水平部と上記半導体基板との間に位置し、上
記垂直部の側壁から水平方向に延びる第２の水平部と、
を含むストレージノードが得られるので、ストレージノ
ードの表面積の大きい半導体記憶装置が得られる。ひい
ては、より微少な領域で十分なキャパシタ容量を有する
半導体記憶装置が得られるという効果を奏する。
置の製造方法によれば、半導体基板の表面から上方向に
延びる垂直部と、上記半導体基板に対して実質的に平行
に延び上面と下面を有する水平部と、上記垂直部の上端
から延び、上記水平部の上記上面に接続されるように折
曲げられた、上記垂直部と上記水平部とを接続する接続
部と、上記水平部と上記半導体基板との間に位置し、上
記垂直部の側壁から水平方向に延びる第２の水平部と、
を含むストレージノードが得られるので、ストレージノ
ードの表面積の大きい半導体記憶装置が得られる。ひい
ては、より微少な領域で十分なキャパシタ容量を有する
半導体記憶装置が得られるという効果を奏する。
【図１】 実施例１に係る半導体記憶装置の断面図であ
る。
る。
【図２】 実施例１に係る半導体記憶装置の製造方法の
順序の第１の工程における半導体記憶装置の断面図であ
る。
順序の第１の工程における半導体記憶装置の断面図であ
る。
【図３】 実施例１に係る半導体記憶装置の製造方法の
順序の第２の工程における半導体記憶装置の断面図であ
る。
順序の第２の工程における半導体記憶装置の断面図であ
る。
【図４】 実施例１に係る半導体記憶装置の製造方法の
順序の第３の工程における半導体記憶装置の断面図であ
る。
順序の第３の工程における半導体記憶装置の断面図であ
る。
【図５】 実施例１に係る半導体記憶装置の製造方法の
順序の第４の工程における半導体記憶装置の断面図であ
る。
順序の第４の工程における半導体記憶装置の断面図であ
る。
【図６】 実施例１に係る半導体記憶装置の製造方法の
順序の第５の工程における半導体記憶装置の断面図であ
る。
順序の第５の工程における半導体記憶装置の断面図であ
る。
【図７】 実施例１に係る半導体記憶装置の製造方法の
順序の第６の工程における半導体記憶装置の断面図であ
る。
順序の第６の工程における半導体記憶装置の断面図であ
る。
【図８】 実施例１に係る半導体記憶装置の製造方法の
順序の第７の工程における半導体記憶装置の断面図であ
る。
順序の第７の工程における半導体記憶装置の断面図であ
る。
【図９】 実施例２に係る半導体記憶装置の製造方法の
順序の第１の工程における半導体記憶装置の断面図であ
る。
順序の第１の工程における半導体記憶装置の断面図であ
る。
【図１０】 実施例２に係る半導体記憶装置の製造方法
の順序の第２の工程における半導体記憶装置の断面図で
ある。
の順序の第２の工程における半導体記憶装置の断面図で
ある。
【図１１】 実施例２に係る半導体記憶装置の製造方法
の順序の第３の工程における半導体記憶装置の断面図で
ある。
の順序の第３の工程における半導体記憶装置の断面図で
ある。
【図１２】 実施例２に係る半導体記憶装置の製造方法
の順序の第４の工程における半導体記憶装置の断面図で
ある。
の順序の第４の工程における半導体記憶装置の断面図で
ある。
【図１３】 実施例２に係る半導体記憶装置の製造方法
の順序の第５の工程における半導体記憶装置の断面図で
ある。
の順序の第５の工程における半導体記憶装置の断面図で
ある。
【図１４】 実施例２に係る半導体記憶装置の製造方法
の順序の第６の工程における半導体記憶装置の断面図で
ある。
の順序の第６の工程における半導体記憶装置の断面図で
ある。
【図１５】 実施例２に係る半導体記憶装置の製造方法
の順序の第７の工程における半導体記憶装置の断面図で
ある。
の順序の第７の工程における半導体記憶装置の断面図で
ある。
【図１６】 実施例３に係る半導体記憶装置の断面図で
ある。
ある。
【図１７】 従来のスタックトタイプキャパシタセルを
有する半導体記憶装置の断面図である。
有する半導体記憶装置の断面図である。
１ 半導体基板、１１ キャパシタ絶縁膜、１２ セル
プレート電極、２０垂直部、２１ 水平部、２２ 接続
部、２１ａ 上面、２１ｂ 下面。
プレート電極、２０垂直部、２１ 水平部、２２ 接続
部、２１ａ 上面、２１ｂ 下面。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (5)
- 【請求項１】 半導体基板と、 前記半導体基板の上に設けられたストレージノードと、
を備え、 前記ストレージノードは、前記半導体基板の表面から上
方向に延びる垂直部と、前記半導体基板に対して実質的
に平行に延び、上面と下面を有する水平部と、前記垂直
部の上端から延び、前記水平部の前記上面に接続される
ように折曲げられ、前記垂直部と前記水平部とを接続す
る接続部とを含み、 当該装置は、さらに、前記水平部の上面と下面、前記接
続部の外表面を被覆するように前記半導体基板の上に設
けられたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介在させて、前記ストレージノ
ードに対向するように設けられたセルプレート電極と、
を備えた半導体記憶装置。 - 【請求項２】 前記ストレージノードは、前記水平部と
前記半導体基板との間に位置し、前記垂直部の側壁から
水平方向に延びる第２の水平部を含み、 前記キャパシタ絶縁膜は、前記第２の水平部の外表面を
も被覆している、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記ストレージノードの前記垂直部に
は、該垂直部の上端から前記半導体基板の表面近くまで
掘り下げられた凹部が形成されており、 前記キャパシタ絶縁膜は前記凹部の表面をも被覆してい
る、請求項１に記載の半導体記憶装置。 - 【請求項４】 半導体基板の上に第１の酸化膜、窒化
膜、および第２の酸化膜を順次形成する工程と、 前記第２の酸化膜中に、前記窒化膜の表面を露出させる
ための、所定の径を有する開口部を形成する工程と、 前記開口部の側壁面を被覆するスペーサを形成する工程
と、 前記スペーサをマスクにして、異方性酸化膜エッチング
を全面に行ない、それによって、前記第２の酸化膜の膜
厚を減少させ、かつ前記スペーサで取囲まれた領域内に
ある前記窒化膜の部分、および前記第１の酸化膜の部分
をエッチング除去し、前記半導体基板の表面を露出させ
るストレージノードコンタクトホールを形成する工程
と、 前記ストレージノードコンタクトホール内を埋込むよう
に、前記半導体基板の上に第１の導電体膜を形成する工
程と、 前記第１の導電体膜の上であり、かつ前記開口部の上
に、該開口部を中心にして、前記開口部が占める領域よ
りも広い領域を覆うレジストを形成する工程と、 前記レジストをマスクにして、前記第１の導電体膜をパ
ターニングし、その後、ウェットエッチングにより前記
第１の酸化膜をすべて除去する工程と、 パターニングされた前記第１の導電体膜の外表面を被覆
するキャパシタ絶縁膜を形成する工程と、 前記キャパシタ絶縁膜を介在させて、前記第１の導電体
膜に対向する第２の導電体膜を前記半導体基板の上に形
成する工程と、を備えた半導体記憶装置の製造方法。 - 【請求項５】 半導体基板の上に、第１の酸化膜、ポリ
シリコン膜、および第２の酸化膜を順次形成する工程
と、 前記第２の酸化膜中に、前記ポリシリコン膜の表面を露
出させるための、所定の径を有する開口部を形成する工
程と、 前記開口部の側壁面を被覆するスペーサを形成する工程
と、 前記スペーサで取囲まれた領域内にある前記ポリシリコ
ン膜の部分をエッチング除去する工程と、 前記スペーサをマスクにして、異方性酸化膜エッチング
を全面に行ない、それによって、前記第２の酸化膜の膜
厚を減少させ、かつ前記スペーサで取囲まれた領域内に
ある前記第１の酸化膜の部分をエッチング除去し、前記
半導体基板の表面を露出させるストレージノードコンタ
クトホールを形成する工程と、 前記ストレージノードコンタクトホール内を埋込むよう
に、前記半導体基板の上に第１の導電体膜を形成する工
程と、 前記第１の導電体膜の上であり、かつ前記開口部の上
に、該開口部を中心にして、前記開口部が占める領域よ
りも広い領域を覆うレジストを形成する工程と、 前記レジストをマスクにして、前記第１の導電体膜をパ
ターニングし、その後ウェットエッチングにより前記第
２のシリコン酸化膜をすべて除去する工程と、 前記レジストをマスクにして、前記ポリシリコン膜を異
方性エッチングする工程と、 パターニングされた前記第１の導電体膜および前記ポリ
シリコン膜の外表面を被覆するキャパシタ絶縁膜を形成
する工程と、 前記キャパシタ絶縁膜を介在させて、前記第１の導電体
膜および前記ポリシリコン膜に対向する第２の導電体膜
を前記半導体基板の上に形成する工程と、を備えた、半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6324811A JPH08181291A (ja) | 1994-12-27 | 1994-12-27 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6324811A JPH08181291A (ja) | 1994-12-27 | 1994-12-27 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181291A true JPH08181291A (ja) | 1996-07-12 |
Family
ID=18169946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6324811A Withdrawn JPH08181291A (ja) | 1994-12-27 | 1994-12-27 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181291A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752493A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs ayant un condensateur du type en arbre |
| DE19942680A1 (de) * | 1999-09-07 | 2001-04-05 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit mindestens einem Kondensator und Verfahren zu deren Herstellung |
-
1994
- 1994-12-27 JP JP6324811A patent/JPH08181291A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752493A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Dispositif de memoire a semiconducteurs ayant un condensateur du type en arbre |
| DE19720270C2 (de) * | 1996-08-16 | 2001-10-18 | United Microelectronics Corp | Halbleiter-Speichervorrichtung |
| DE19942680A1 (de) * | 1999-09-07 | 2001-04-05 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit mindestens einem Kondensator und Verfahren zu deren Herstellung |
| US6548350B2 (en) | 1999-09-07 | 2003-04-15 | Infineon Technologies Ag | Method of fabricating an integrated circuit configuration with at least one capacitor |
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