JP3227919B2 - スタック型ｄｒａｍおよびその製造方法 - Google Patents
スタック型ｄｒａｍおよびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、スタック型ＤＲＡＭお
よびその製造方法に係り、さらに詳しくは、６４Ｍｂの
ＤＲＡＭとしても有効に採用することができる高集積化
されたスタック型ＤＲＡＭを容易に製造することができ
るスタック型ＤＲＡＭの構造および製造方法に関する。
よびその製造方法に係り、さらに詳しくは、６４Ｍｂの
ＤＲＡＭとしても有効に採用することができる高集積化
されたスタック型ＤＲＡＭを容易に製造することができ
るスタック型ＤＲＡＭの構造および製造方法に関する。
【０００２】
【従来の技術】スタック型ＤＲＡＭにおいて、６４Ｍｂ
のＤＲＡＭを実現するためには、必要となる蓄積容量を
確保するために、記憶ノードに対して特別な加工、たと
えばクラウン加工、ＨＳＧ加工（表面に半球状のシリコ
ン粒を堆積して表面積を上げる）、フィン加工などの特
殊な加工が必要であった。また、コンタクトホールの開
口技術には、メモリセルサイズを縮小化できる微小コン
タクトを形成するための有力な手段がなかった。
のＤＲＡＭを実現するためには、必要となる蓄積容量を
確保するために、記憶ノードに対して特別な加工、たと
えばクラウン加工、ＨＳＧ加工（表面に半球状のシリコ
ン粒を堆積して表面積を上げる）、フィン加工などの特
殊な加工が必要であった。また、コンタクトホールの開
口技術には、メモリセルサイズを縮小化できる微小コン
タクトを形成するための有力な手段がなかった。
【０００３】
【発明が解決しようとする課題】特に、拡散層取り出し
電極となる二層目ポリシリコンからの記憶ノードの取り
出しには、比較的深いコンタクトホールを形成する必要
があり、セルフアラインコンタクトを形成するために
は、ビット線となる三層目ポリシリコンとの層間耐圧の
確保が困難などの問題点を有していた。
電極となる二層目ポリシリコンからの記憶ノードの取り
出しには、比較的深いコンタクトホールを形成する必要
があり、セルフアラインコンタクトを形成するために
は、ビット線となる三層目ポリシリコンとの層間耐圧の
確保が困難などの問題点を有していた。
【０００４】また、通常のアラインコンタクトでは、パ
ッドとなる二層目ポリシリコンを十分に広く形成してお
く必要があり、メモリセルサイズの縮小化を妨げる要因
となっていた。本発明は、このような実状に鑑みてなさ
れ、記憶ノードの形成のために特殊なプロセスを必要と
することなく、メモリセルの縮小が可能であり、しかも
記憶容量の向上を図ることができるスタック型ＤＲＡＭ
用メモリセルおよびその製造方法を提供することを目的
とする。
ッドとなる二層目ポリシリコンを十分に広く形成してお
く必要があり、メモリセルサイズの縮小化を妨げる要因
となっていた。本発明は、このような実状に鑑みてなさ
れ、記憶ノードの形成のために特殊なプロセスを必要と
することなく、メモリセルの縮小が可能であり、しかも
記憶容量の向上を図ることができるスタック型ＤＲＡＭ
用メモリセルおよびその製造方法を提供することを目的
とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るスタック型ＤＲＡＭでは、記憶ノード
が、台形状であり、記憶ノードの略中央部に形成された
コンタクトホールを通じて、記憶ノードと駆動トランジ
スタのソース・ドレイン領域とが接続してあり、このコ
ンタクトホールの少なくとも上部が、底部側で先細のテ
ーパ形状を有し、このコンタクトホールの内周に、記憶
キャパシタを構成するためのキャパシタ用絶縁膜および
プレート電極層が入り込んでいる。
に、本発明に係るスタック型ＤＲＡＭでは、記憶ノード
が、台形状であり、記憶ノードの略中央部に形成された
コンタクトホールを通じて、記憶ノードと駆動トランジ
スタのソース・ドレイン領域とが接続してあり、このコ
ンタクトホールの少なくとも上部が、底部側で先細のテ
ーパ形状を有し、このコンタクトホールの内周に、記憶
キャパシタを構成するためのキャパシタ用絶縁膜および
プレート電極層が入り込んでいる。
【０００６】上記記憶ノードは、台形状の第１記憶ノー
ド形成層と、この第１記憶ノードの表面に形成された第
２記憶ノード形成層とから成り、第２記憶ノード形成層
が、上記コンタクトホールに入り込み、上記ソース・ド
レイン領域と記憶ノードとのコンタクトを行っているこ
とが好ましい。
ド形成層と、この第１記憶ノードの表面に形成された第
２記憶ノード形成層とから成り、第２記憶ノード形成層
が、上記コンタクトホールに入り込み、上記ソース・ド
レイン領域と記憶ノードとのコンタクトを行っているこ
とが好ましい。
【０００７】本発明に係るスタック型ＤＲＡＭの製造方
法は、各メモリセル毎に駆動トランジスタを形成する工
程と、この駆動トランジスタの上部に、層間絶縁層を介
して、第１記憶ノード形成層を形成する工程と、この第
１記憶ノード形成層に、駆動トランジスタの一方のソー
ス・ドレイン領域と接続するパターンで、異方性エッチ
ングを行い、底部側の径がホトリソグラフィの解像限界
以下であるテーパ状の上部コンタクトホールを形成する
工程と、この上部コンタクトホールの底部径に相当する
パターンで、層間絶縁層に下部コンタクトホールを形成
する工程と、上記上部コンタクトホールおよび下部コン
タクトホールで構成される記憶ノードコンタクトホール
に、第２記憶ノード形成層を、当該コンタクトホールを
完全に埋め込まない膜厚で埋め込み、上記ソース・ドレ
イン領域とのコンタクトを行う工程と、上記第２記憶ノ
ード形成層の上から第１記憶ノード形成層をパターン加
工し、各メモリセル毎に、台形状の第１記憶ノード層を
得る工程と、記憶ノードコンタクトホールに入り込んだ
第２記憶ノード形成層の表面に、キャパシタ用絶縁膜を
形成する工程と、このキャパシタ用絶縁膜の上にプレー
ト電極層を形成する工程とを有する。
法は、各メモリセル毎に駆動トランジスタを形成する工
程と、この駆動トランジスタの上部に、層間絶縁層を介
して、第１記憶ノード形成層を形成する工程と、この第
１記憶ノード形成層に、駆動トランジスタの一方のソー
ス・ドレイン領域と接続するパターンで、異方性エッチ
ングを行い、底部側の径がホトリソグラフィの解像限界
以下であるテーパ状の上部コンタクトホールを形成する
工程と、この上部コンタクトホールの底部径に相当する
パターンで、層間絶縁層に下部コンタクトホールを形成
する工程と、上記上部コンタクトホールおよび下部コン
タクトホールで構成される記憶ノードコンタクトホール
に、第２記憶ノード形成層を、当該コンタクトホールを
完全に埋め込まない膜厚で埋め込み、上記ソース・ドレ
イン領域とのコンタクトを行う工程と、上記第２記憶ノ
ード形成層の上から第１記憶ノード形成層をパターン加
工し、各メモリセル毎に、台形状の第１記憶ノード層を
得る工程と、記憶ノードコンタクトホールに入り込んだ
第２記憶ノード形成層の表面に、キャパシタ用絶縁膜を
形成する工程と、このキャパシタ用絶縁膜の上にプレー
ト電極層を形成する工程とを有する。
【０００８】上記テーパ状の上部コンタクトホールを得
るために行うエッチングが、下地となる層間絶縁層に対
して高選択比のＨＢｒガスを用いた異方性ＲＩＥであ
り、オーバエッチング量が、第１記憶ノード形成層の膜
厚に対して５０％以下であることが好ましい。
るために行うエッチングが、下地となる層間絶縁層に対
して高選択比のＨＢｒガスを用いた異方性ＲＩＥであ
り、オーバエッチング量が、第１記憶ノード形成層の膜
厚に対して５０％以下であることが好ましい。
【０００９】
【作用】本発明では、記憶ノードの形成のために特別な
製造プロセスを用いることなく、テーパ状の上部コンタ
クトホールを形成することができ、そのコンタクトホー
ルの底部が、ホトリソグラフィの解像限界以下の径に成
ることから、微小コンタクトを実現することができる。
そのため、その微小コンタクトで接続される導電層の微
細化が可能になり、メモリセルサイズを縮小することが
できる。しかも、微小コンタクトの径のバラツキは、レ
ジスト膜によるコンタクトホールのパターニングと、テ
ーパ状コンタクトホールが形成される層の膜厚と、ＲＩ
Ｅの条件とによってのみ決定され、プロセス的に非常に
安定である。
製造プロセスを用いることなく、テーパ状の上部コンタ
クトホールを形成することができ、そのコンタクトホー
ルの底部が、ホトリソグラフィの解像限界以下の径に成
ることから、微小コンタクトを実現することができる。
そのため、その微小コンタクトで接続される導電層の微
細化が可能になり、メモリセルサイズを縮小することが
できる。しかも、微小コンタクトの径のバラツキは、レ
ジスト膜によるコンタクトホールのパターニングと、テ
ーパ状コンタクトホールが形成される層の膜厚と、ＲＩ
Ｅの条件とによってのみ決定され、プロセス的に非常に
安定である。
【００１０】さらに、工程的には、従来技術に比較し、
エッチング工程が追加されるのみであるため、製造工程
および製造コストの増大を最小限にすることができる。
さらにまた、記憶ノードのコンタクト形成のために用い
たテーパ状のコンタクトホールの内周壁を、そのまま記
憶容量の確保のために用いることができ、記憶容量の増
大に寄与する。
エッチング工程が追加されるのみであるため、製造工程
および製造コストの増大を最小限にすることができる。
さらにまた、記憶ノードのコンタクト形成のために用い
たテーパ状のコンタクトホールの内周壁を、そのまま記
憶容量の確保のために用いることができ、記憶容量の増
大に寄与する。
【００１１】
【実施例】以下、本発明に係るスタック型ＤＲＡＭおよ
びその製造方法について、図面に示す実施例に基づき、
詳細に説明する。図１（Ａ），（Ｂ）は本発明の一実施
例に係るスタック型ＤＲＡＭの要部断面図、図２は図１
に示す記憶ノードの要部斜視図、図３〜７の（Ａ），
（Ｂ）は図１に示すスタック型ＤＲＡＭを形成するため
の製造過程を示す要部断面図である。
びその製造方法について、図面に示す実施例に基づき、
詳細に説明する。図１（Ａ），（Ｂ）は本発明の一実施
例に係るスタック型ＤＲＡＭの要部断面図、図２は図１
に示す記憶ノードの要部斜視図、図３〜７の（Ａ），
（Ｂ）は図１に示すスタック型ＤＲＡＭを形成するため
の製造過程を示す要部断面図である。
【００１２】図１に示す本発明の一実施例に係るスタッ
ク型ＤＲＡＭは、いわゆるシールドビットライン構造の
スタック型ＤＲＡＭであり、記憶ノードがビット線の上
に配置される。このシールドビットライン構造は、６４
ＭｂのＤＲＡＭにおいて主流になると考えられている。
ク型ＤＲＡＭは、いわゆるシールドビットライン構造の
スタック型ＤＲＡＭであり、記憶ノードがビット線の上
に配置される。このシールドビットライン構造は、６４
ＭｂのＤＲＡＭにおいて主流になると考えられている。
【００１３】図１に示すように、本実施例のＤＲＡＭ
は、半導体基板２を有し、この半導体基板２の表面に素
子分離領域（ＬＯＣＯＳ）４が、各素子領域を分離する
パターンで形成してある。ＬＯＣＯＳ４で囲まれた半導
体基板２の表面には、図示省略してあるゲート絶縁層を
介してゲート電極６が、メモリセルの駆動用トランジス
タを構成するパターンで形成してある。このゲート電極
６が、メモリセルにアクセスするためのワード線とな
る。
は、半導体基板２を有し、この半導体基板２の表面に素
子分離領域（ＬＯＣＯＳ）４が、各素子領域を分離する
パターンで形成してある。ＬＯＣＯＳ４で囲まれた半導
体基板２の表面には、図示省略してあるゲート絶縁層を
介してゲート電極６が、メモリセルの駆動用トランジス
タを構成するパターンで形成してある。このゲート電極
６が、メモリセルにアクセスするためのワード線とな
る。
【００１４】ゲート電極６の両側に位置する半導体基板
２の表面には、ソース・ドレイン領域７，９が形成して
ある。ソース・ドレイン領域領域７，９は、イオン注入
法により、ゲート電極６に対してセルフアラインで形成
することができる。このソース・ドレイン領域７，９
は、ＬＤＤ構造であることが好ましい。
２の表面には、ソース・ドレイン領域７，９が形成して
ある。ソース・ドレイン領域領域７，９は、イオン注入
法により、ゲート電極６に対してセルフアラインで形成
することができる。このソース・ドレイン領域７，９
は、ＬＤＤ構造であることが好ましい。
【００１５】ゲート電極６およびその側部に形成される
ソース・ドレイン領域７，９が、各メモリセル毎の駆動
トランジスタを構成する。一方のソース・ドレイン領域
７は、後述するビット線１６に接続され、他方のソース
・ドレイン領域９が、後述する記憶ノードに接続され
る。
ソース・ドレイン領域７，９が、各メモリセル毎の駆動
トランジスタを構成する。一方のソース・ドレイン領域
７は、後述するビット線１６に接続され、他方のソース
・ドレイン領域９が、後述する記憶ノードに接続され
る。
【００１６】ワード線となるゲート電極６が形成された
半導体基板２の表面には、第１層間絶縁層８が形成して
ある。第１層間絶縁層８には、各ソース・ドレイン領域
に対して、コンタクトホールが形成してある。このコン
タクトホールに埋め込まれたソース・ドレイン領域７，
９に接続するように、取り出し用パッド層１０，１２が
第１層間絶縁層８の上に形成してある。
半導体基板２の表面には、第１層間絶縁層８が形成して
ある。第１層間絶縁層８には、各ソース・ドレイン領域
に対して、コンタクトホールが形成してある。このコン
タクトホールに埋め込まれたソース・ドレイン領域７，
９に接続するように、取り出し用パッド層１０，１２が
第１層間絶縁層８の上に形成してある。
【００１７】取り出し用パッド層１０，１２の上には、
第２層間絶縁層１４および第３層間絶縁層１８が積層し
てある。図１（Ｂ）に示すように、第２層間絶縁層１４
と第３層間絶縁層１８との間には、ビット線１６が、ワ
ード線となるゲート電極６に略直交し、且つ記憶ノード
とのコンタクトホール２６，２７を避けるパターンで、
形成してある。
第２層間絶縁層１４および第３層間絶縁層１８が積層し
てある。図１（Ｂ）に示すように、第２層間絶縁層１４
と第３層間絶縁層１８との間には、ビット線１６が、ワ
ード線となるゲート電極６に略直交し、且つ記憶ノード
とのコンタクトホール２６，２７を避けるパターンで、
形成してある。
【００１８】このビット線１６は、図示省略してある
が、メモリセル駆動トランジスタの一方のソース・ドレ
イン領域７に接続している取り出し用パッド１０に対し
て接続する。ビット線１６を取り出し用パッド１０に対
して接続するために、第２層間絶縁層１４の内部には、
図示省略してあるが、ビット線１６とパッド１０とを接
続するための中間導電層が形成してある。
が、メモリセル駆動トランジスタの一方のソース・ドレ
イン領域７に接続している取り出し用パッド１０に対し
て接続する。ビット線１６を取り出し用パッド１０に対
して接続するために、第２層間絶縁層１４の内部には、
図示省略してあるが、ビット線１６とパッド１０とを接
続するための中間導電層が形成してある。
【００１９】第３層間絶縁層１８の上部には、各メモリ
セル毎に、第１記憶ノード形成層２０が積層してある。
各メモリセル毎の第１記憶ノード形成層２０は、図２に
示すように、テーパ状側壁２９を持つ台形状を有してお
り、その中央部に、底部側で先細テーパ状の上部コンタ
クトホール２６が形成してある。
セル毎に、第１記憶ノード形成層２０が積層してある。
各メモリセル毎の第１記憶ノード形成層２０は、図２に
示すように、テーパ状側壁２９を持つ台形状を有してお
り、その中央部に、底部側で先細テーパ状の上部コンタ
クトホール２６が形成してある。
【００２０】図１に示すように、上部コンタクトホール
２６の下部には、下部コンタクトホール２７が形成して
ある。これらコンタクトホール２６，２７が、記憶ノー
ドコンタクトールを構成する。このコンタコトホールに
埋め込まれる第２記憶ノード形成層２８が、メモリセル
の駆動トランジスタの他方のソース・ドレイン領域９に
接続する取り出し用パッド１２に対して接続している。
２６の下部には、下部コンタクトホール２７が形成して
ある。これらコンタクトホール２６，２７が、記憶ノー
ドコンタクトールを構成する。このコンタコトホールに
埋め込まれる第２記憶ノード形成層２８が、メモリセル
の駆動トランジスタの他方のソース・ドレイン領域９に
接続する取り出し用パッド１２に対して接続している。
【００２１】本実施例では、第１記憶ノード形成層２０
および第２記憶ノード形成層２８が、ポリシリコン層な
どの導電層で構成してあり、これらが記憶キャパシタの
記憶ノードに相当する。第２記憶ノード形成層２８は、
台形状の第１記憶ノードに形成されたコンタクトホール
２６の内周面および上面を覆うように形成してある。第
２記憶ノード形成層２８の表面および第１記憶ノード形
成層２０の外側面２９には、キャパシタ用絶縁膜３０が
形成してある。
および第２記憶ノード形成層２８が、ポリシリコン層な
どの導電層で構成してあり、これらが記憶キャパシタの
記憶ノードに相当する。第２記憶ノード形成層２８は、
台形状の第１記憶ノードに形成されたコンタクトホール
２６の内周面および上面を覆うように形成してある。第
２記憶ノード形成層２８の表面および第１記憶ノード形
成層２０の外側面２９には、キャパシタ用絶縁膜３０が
形成してある。
【００２２】キャパシタ用絶縁膜３０の表面には、プレ
ート電極層３２が積層してある。第１記憶ノード形成層
２０および第２記憶ノード形成層２８で構成される記憶
ノードと、キャパシタ用絶縁膜３０と、プレート電極層
３２とで、各メモリセル毎の記憶キャパシタが構成され
る。プレート電極層３２の表面には、第４層間絶縁層３
４が積層してある。この第４層間絶縁層３４の上には、
ワード線（ゲート電極６）のシャントとなる金属電極層
３６が所定のパターンで形成してある。
ート電極層３２が積層してある。第１記憶ノード形成層
２０および第２記憶ノード形成層２８で構成される記憶
ノードと、キャパシタ用絶縁膜３０と、プレート電極層
３２とで、各メモリセル毎の記憶キャパシタが構成され
る。プレート電極層３２の表面には、第４層間絶縁層３
４が積層してある。この第４層間絶縁層３４の上には、
ワード線（ゲート電極６）のシャントとなる金属電極層
３６が所定のパターンで形成してある。
【００２３】次に、図１に示すスタック型ＤＲＡＭを製
造するための具体的製造プロセスについて説明する。図
３に示すように、本実施例では、まず半導体基板２の表
面に、ＬＯＣＯＳ４を素子分離パターンで形成する。Ｌ
ＯＣＯＳ４は、窒化シリコン膜を用いた選択酸化法によ
り所定パターンで形成される。次に、ＬＯＣＯＳ４で囲
まれる半導体基板２の表面にゲート絶縁層を形成した
後、ゲート電極６（ワード線）となるポリシリコン層を
半導体基板２の表面にＣＶＤ法で堆積し、エッチングに
よりパターン加工する。なお、ゲート絶縁層は、たとえ
ば熱酸化法により形成され、ゲート電極６は、ポリシリ
コン層以外に、ポリサイド層などで構成することも可能
である。
造するための具体的製造プロセスについて説明する。図
３に示すように、本実施例では、まず半導体基板２の表
面に、ＬＯＣＯＳ４を素子分離パターンで形成する。Ｌ
ＯＣＯＳ４は、窒化シリコン膜を用いた選択酸化法によ
り所定パターンで形成される。次に、ＬＯＣＯＳ４で囲
まれる半導体基板２の表面にゲート絶縁層を形成した
後、ゲート電極６（ワード線）となるポリシリコン層を
半導体基板２の表面にＣＶＤ法で堆積し、エッチングに
よりパターン加工する。なお、ゲート絶縁層は、たとえ
ば熱酸化法により形成され、ゲート電極６は、ポリシリ
コン層以外に、ポリサイド層などで構成することも可能
である。
【００２４】次に、ゲート電極６に対してセルフアライ
ンでイオン注入を行い、ソース・ドレイン領域７，９を
形成する。イオン注入に際して用いる不純物としては、
リンまたは砒素を例示することができる。リンまたは砒
素を用いることにより、メモリセルの駆動トランジスタ
をＮ型にすることができる。ゲート電極６の側部には、
サイドウォールを形成し、ソース・ドレイン領域７，９
をＬＤＤ構造にすることが好ましい。サイドウォール
は、たとえばＡＰ−ＣＶＤ（常圧ＣＶＤ）法による酸化
シリコン膜、あるいはＴＥＯＳ（Ｓｉ（ＯＣ
2 Ｈ5 ）4 ）−ＣＶＤ法による酸化シリコン膜などで構
成される。
ンでイオン注入を行い、ソース・ドレイン領域７，９を
形成する。イオン注入に際して用いる不純物としては、
リンまたは砒素を例示することができる。リンまたは砒
素を用いることにより、メモリセルの駆動トランジスタ
をＮ型にすることができる。ゲート電極６の側部には、
サイドウォールを形成し、ソース・ドレイン領域７，９
をＬＤＤ構造にすることが好ましい。サイドウォール
は、たとえばＡＰ−ＣＶＤ（常圧ＣＶＤ）法による酸化
シリコン膜、あるいはＴＥＯＳ（Ｓｉ（ＯＣ
2 Ｈ5 ）4 ）−ＣＶＤ法による酸化シリコン膜などで構
成される。
【００２５】次に、ゲート電極６の上から第１層間絶縁
層８を堆積させる。第１層間絶縁層８は、たとえばＡＰ
−ＣＶＤ法による酸化シリコン層あるいはＰＳＧ（リン
ドープガラス）層で構成され、その膜厚は、ゲート電極
６と取り出し用パッド１０，１２との耐圧を確保するた
めに、２００ｎｍ程度である。
層８を堆積させる。第１層間絶縁層８は、たとえばＡＰ
−ＣＶＤ法による酸化シリコン層あるいはＰＳＧ（リン
ドープガラス）層で構成され、その膜厚は、ゲート電極
６と取り出し用パッド１０，１２との耐圧を確保するた
めに、２００ｎｍ程度である。
【００２６】次に、ソース・ドレイン領域７，９の取り
出し用パッド１０，１２との接続を図るためのコンタク
トホールを、第１層間絶縁層８に開口する。このコンタ
クトホールの形成は、セルフアラインコンタクト形成技
術、あるいは、いわゆるＳＮＯＣコンタクト形成技術な
どを用いて行われる。ＤＲＡＭ用メモリセルサイズの縮
小化の観点からは、レジストパターニングの解像限界以
下の微小コンタクトホールであることが望ましい。
出し用パッド１０，１２との接続を図るためのコンタク
トホールを、第１層間絶縁層８に開口する。このコンタ
クトホールの形成は、セルフアラインコンタクト形成技
術、あるいは、いわゆるＳＮＯＣコンタクト形成技術な
どを用いて行われる。ＤＲＡＭ用メモリセルサイズの縮
小化の観点からは、レジストパターニングの解像限界以
下の微小コンタクトホールであることが望ましい。
【００２７】その後、コンタクトホールを埋め込むよう
に、取り出し用パッド形成のためのポリシリコン層をＣ
ＶＤ法で堆積させ、そのポリシリコン層にリンなどの不
純物をドーピングし、その後パターン加工して、所定パ
ターンのパッド１０，１２を得る。
に、取り出し用パッド形成のためのポリシリコン層をＣ
ＶＤ法で堆積させ、そのポリシリコン層にリンなどの不
純物をドーピングし、その後パターン加工して、所定パ
ターンのパッド１０，１２を得る。
【００２８】次に、パッド１０，１２の上に第２層間絶
縁層１４を堆積させ、その表面を平坦化する。後で形成
する記憶ノード取り出し用のコンタクトホール形成のた
めにも、第２層間絶縁層１４の平坦化は重要である。こ
の第２層間絶縁層１４の表面の平坦化を図るために、第
２層間絶縁層１４は、ＡＰ−ＣＶＤ法で堆積される酸化
シリコン層、Ｏ3 −ＴＥＯＳ−ＣＶＤ法で堆積されるＢ
ＰＳＧ（ボロンおよびリンドープガラス）層、Ｏ3 −Ｔ
ＥＯＳ−ＣＶＤ法で堆積されるＮＳＧ（窒素ドープガラ
ス）層などで構成され、リフロー技術あるいはエッチバ
ック技術により平坦化される。
縁層１４を堆積させ、その表面を平坦化する。後で形成
する記憶ノード取り出し用のコンタクトホール形成のた
めにも、第２層間絶縁層１４の平坦化は重要である。こ
の第２層間絶縁層１４の表面の平坦化を図るために、第
２層間絶縁層１４は、ＡＰ−ＣＶＤ法で堆積される酸化
シリコン層、Ｏ3 −ＴＥＯＳ−ＣＶＤ法で堆積されるＢ
ＰＳＧ（ボロンおよびリンドープガラス）層、Ｏ3 −Ｔ
ＥＯＳ−ＣＶＤ法で堆積されるＮＳＧ（窒素ドープガラ
ス）層などで構成され、リフロー技術あるいはエッチバ
ック技術により平坦化される。
【００２９】その後、第２層間絶縁層１４に対して、図
示しないビット線のコンタクトホールを形成し、ビット
線１６となるポリシリコン層をＣＶＤ法で堆積し、パタ
ーン加工する。このビット線１６は、低抵抗化の観点か
らは、ポリサイド構造にすることが好ましい。
示しないビット線のコンタクトホールを形成し、ビット
線１６となるポリシリコン層をＣＶＤ法で堆積し、パタ
ーン加工する。このビット線１６は、低抵抗化の観点か
らは、ポリサイド構造にすることが好ましい。
【００３０】次に、ビット線１６の上に第３層間絶縁層
１８を堆積する。第３層間絶縁層１８は、ビット線１６
と、第３層間絶縁層１８の上に積層される第１記憶ノー
ド形成層２０との耐圧の観点から、少なくとも２００ｎ
ｍ程度の膜厚を有する。第３層間絶縁層１８は、たとえ
ばＡＰ−ＣＶＤ法による酸化シリコン層、ＰＳＧ層ある
いはＴＥＯＳ−ＣＶＤ法による酸化シリコン層で構成さ
れる。
１８を堆積する。第３層間絶縁層１８は、ビット線１６
と、第３層間絶縁層１８の上に積層される第１記憶ノー
ド形成層２０との耐圧の観点から、少なくとも２００ｎ
ｍ程度の膜厚を有する。第３層間絶縁層１８は、たとえ
ばＡＰ−ＣＶＤ法による酸化シリコン層、ＰＳＧ層ある
いはＴＥＯＳ−ＣＶＤ法による酸化シリコン層で構成さ
れる。
【００３１】以上の第３層間絶縁層１８を形成するまで
の工程は、６４ＭｂのＤＲＡＭの標準プロセスである。
本実施例では、次に、図４に示すように、第３層間絶縁
層１８の表面に第１記憶ノード形成層２０を堆積する。
この第１記憶ノード形成層２０は、ＣＶＤ法によるポリ
シリコン層で構成される。この時、従来技術と異なり、
記憶ノードのためのコンタクトホールは形成されていな
い。第１記憶ノード形成層２０は、６４ＭｂのＤＲＡＭ
に必要な蓄積容量（Ｃｓ＝３０〜４０ｆＦ）を得るため
に、７００〜８００ｎｍ程度に厚く形成する。
の工程は、６４ＭｂのＤＲＡＭの標準プロセスである。
本実施例では、次に、図４に示すように、第３層間絶縁
層１８の表面に第１記憶ノード形成層２０を堆積する。
この第１記憶ノード形成層２０は、ＣＶＤ法によるポリ
シリコン層で構成される。この時、従来技術と異なり、
記憶ノードのためのコンタクトホールは形成されていな
い。第１記憶ノード形成層２０は、６４ＭｂのＤＲＡＭ
に必要な蓄積容量（Ｃｓ＝３０〜４０ｆＦ）を得るため
に、７００〜８００ｎｍ程度に厚く形成する。
【００３２】この第１記憶ノード形成層２０の表面に、
レジスト膜２２を成膜し、レジスト膜２２に、コンタク
トホールを形成すべきパターンで開口部２４を形成す
る。開口部２４の径は、６４ＭｂのＤＲＡＭに用いられ
るホトリソグラフィ技術の解像限界である０．４〜０．
５μｍとする。
レジスト膜２２を成膜し、レジスト膜２２に、コンタク
トホールを形成すべきパターンで開口部２４を形成す
る。開口部２４の径は、６４ＭｂのＤＲＡＭに用いられ
るホトリソグラフィ技術の解像限界である０．４〜０．
５μｍとする。
【００３３】次に、開口部２４が形成してあるレジスト
膜２２の上から、ＲＩＥなどのエッチングを行い、図５
に示すように、上部コンタクトホール２６を形成する。
このエッチングに際し、第３層間絶縁層１８がエッチン
グストッパとなる。エッチングの条件は、ＨＢｒガスを
用い、酸化シリコンに対する選択比が高い（〜１００）
異方性ＲＩＥであることが好ましい。このエッチング条
件では、第３層間絶縁層１８を構成する酸化シリコン層
に対する選択比が高いので、エッチングストッパとなる
第３層間絶縁層１８はほとんどエッチングされず、過剰
なオーバエッチングは必要ない。
膜２２の上から、ＲＩＥなどのエッチングを行い、図５
に示すように、上部コンタクトホール２６を形成する。
このエッチングに際し、第３層間絶縁層１８がエッチン
グストッパとなる。エッチングの条件は、ＨＢｒガスを
用い、酸化シリコンに対する選択比が高い（〜１００）
異方性ＲＩＥであることが好ましい。このエッチング条
件では、第３層間絶縁層１８を構成する酸化シリコン層
に対する選択比が高いので、エッチングストッパとなる
第３層間絶縁層１８はほとんどエッチングされず、過剰
なオーバエッチングは必要ない。
【００３４】具体的には、ポリシリコン層で構成される
第１記憶ノード形成層２０の膜厚に対して、５０％程度
あるいはそれ以下のオーバエッチで十分である。また、
このＲＩＥは異方性であるので、図５に示すように、コ
ンタクトホール２６の内壁は、テーパ形状となる。ポリ
シリコンから成る第１記憶ノード形成層２０の膜厚が、
８００ｎｍ、５０％のオーバエッチ、レジスト膜２２の
開口部の径が０．４〜０．５μｍの条件では、コンタク
トホール２６の底部の径は、上部径（０．４〜０．５μ
ｍ）より片側で０．１５μｍ小さい０．１〜０．２μｍ
にすることができる。このコンタクトホール２６の底部
の径は、ホトリソグラフィの解像限界よりも小さい径と
なる。
第１記憶ノード形成層２０の膜厚に対して、５０％程度
あるいはそれ以下のオーバエッチで十分である。また、
このＲＩＥは異方性であるので、図５に示すように、コ
ンタクトホール２６の内壁は、テーパ形状となる。ポリ
シリコンから成る第１記憶ノード形成層２０の膜厚が、
８００ｎｍ、５０％のオーバエッチ、レジスト膜２２の
開口部の径が０．４〜０．５μｍの条件では、コンタク
トホール２６の底部の径は、上部径（０．４〜０．５μ
ｍ）より片側で０．１５μｍ小さい０．１〜０．２μｍ
にすることができる。このコンタクトホール２６の底部
の径は、ホトリソグラフィの解像限界よりも小さい径と
なる。
【００３５】このコンタクトホール２６の底部の径は、
ＲＩＥのオーバエッチ量、およびガス条件などを調整す
ることにより、再現性よく望みの直径に形成することが
できる。このコンタクトホール２６の底部の径のバラツ
キは、レジスト膜２２によるコンタクトホールのパター
ニングと、第１記憶ノード形成層２０の膜厚と、ＲＩＥ
の条件とによってのみ決定され、プロセス的に非常に安
定である。
ＲＩＥのオーバエッチ量、およびガス条件などを調整す
ることにより、再現性よく望みの直径に形成することが
できる。このコンタクトホール２６の底部の径のバラツ
キは、レジスト膜２２によるコンタクトホールのパター
ニングと、第１記憶ノード形成層２０の膜厚と、ＲＩＥ
の条件とによってのみ決定され、プロセス的に非常に安
定である。
【００３６】図５に示す工程後、レジスト膜２２を残し
たままで、酸化シリコンで構成される第３，第２層間絶
縁層１８，１４のエッチングを行う。このエッチング
は、ポリシリコンで構成される第１記憶ノード形成層２
０に対して高選択比の異方性ＲＩＥである。このような
ＲＩＥによって、上部コンタクトホール２６の底部に形
成された０．１〜０．２μｍの底部孔径が、そのまま転
写され、第３，第２層間絶縁層１８，１４に、図６に示
すように、０．１〜０．２μｍの内径の下部コンタクト
ホール２７が、上部コンタクトホール２６に連続して形
成される。下部コンタクトホール２７の底部は、取り出
し用パッド１２の表面を露出させる。
たままで、酸化シリコンで構成される第３，第２層間絶
縁層１８，１４のエッチングを行う。このエッチング
は、ポリシリコンで構成される第１記憶ノード形成層２
０に対して高選択比の異方性ＲＩＥである。このような
ＲＩＥによって、上部コンタクトホール２６の底部に形
成された０．１〜０．２μｍの底部孔径が、そのまま転
写され、第３，第２層間絶縁層１８，１４に、図６に示
すように、０．１〜０．２μｍの内径の下部コンタクト
ホール２７が、上部コンタクトホール２６に連続して形
成される。下部コンタクトホール２７の底部は、取り出
し用パッド１２の表面を露出させる。
【００３７】下部コンタクトホール２７の内径は、テー
パ状の上部コンタクトホール２６の底部小径部分の内径
とほぼ同様の径であり、レジスト膜２２の解像限界以下
の微小コンタクトである。したがって、この微小コンタ
クトホール２６によりコンタクトされるパッド層１２の
線幅の縮小が可能になり、ひいてはメモリセルの縮小化
が可能になる。
パ状の上部コンタクトホール２６の底部小径部分の内径
とほぼ同様の径であり、レジスト膜２２の解像限界以下
の微小コンタクトである。したがって、この微小コンタ
クトホール２６によりコンタクトされるパッド層１２の
線幅の縮小が可能になり、ひいてはメモリセルの縮小化
が可能になる。
【００３８】なお、第３，第２層間絶縁層１８，１４の
エッチングによる下部コンタクトホール２７の形成は、
レジスト膜２２を除去した後、ポリシリコン層で構成さ
れる第１記憶ノード形成層をマスクとして行ってもよ
い。この場合のエッチングも、ポリシリコンに対して高
選択比の異方性ＲＩＥであることが条件となる。
エッチングによる下部コンタクトホール２７の形成は、
レジスト膜２２を除去した後、ポリシリコン層で構成さ
れる第１記憶ノード形成層をマスクとして行ってもよ
い。この場合のエッチングも、ポリシリコンに対して高
選択比の異方性ＲＩＥであることが条件となる。
【００３９】次に、図５に示すレジスト膜２２を剥離
し、下部コンタクトホール２７の底部に露出する取り出
し用パッド１２（ポリシリコン）の表面と、第１記憶ノ
ード形成層２０（ポリシリコン）との双方にコンタクト
がとれるように、これらの表面を、希フッ酸でライトエ
ッチする。その後、第２記憶ノード形成層２８となるポ
リシリコン層を堆積する。このポリシリコン層の膜厚
は、下部コンタクトホール２７を全て埋め込まない程度
に薄く形成する必要があり、たとえば５０〜１００ｎｍ
程度で十分である。
し、下部コンタクトホール２７の底部に露出する取り出
し用パッド１２（ポリシリコン）の表面と、第１記憶ノ
ード形成層２０（ポリシリコン）との双方にコンタクト
がとれるように、これらの表面を、希フッ酸でライトエ
ッチする。その後、第２記憶ノード形成層２８となるポ
リシリコン層を堆積する。このポリシリコン層の膜厚
は、下部コンタクトホール２７を全て埋め込まない程度
に薄く形成する必要があり、たとえば５０〜１００ｎｍ
程度で十分である。
【００４０】このポリシリコン層の堆積により、記憶ノ
ードとなる第１記憶ノード形成層２０および第２記憶ノ
ード形成層２８と、駆動トランジスタの一方のソース・
ドレイン領域９とを、パッド１２を通じて接続する。そ
の後の工程は、通常のＤＲＡＭの製造プロセスと同様で
ある。
ードとなる第１記憶ノード形成層２０および第２記憶ノ
ード形成層２８と、駆動トランジスタの一方のソース・
ドレイン領域９とを、パッド１２を通じて接続する。そ
の後の工程は、通常のＤＲＡＭの製造プロセスと同様で
ある。
【００４１】すなわち、第１記憶ノード形成層２０およ
び第２記憶ノード形成層２８に対して不純物のドーピン
グを行う。次に、図６に示すように、第１記憶ノード形
成層２０および第２記憶ノード形成層２８を同時にエッ
チング加工し、メモリセル毎に、テーパ状側壁２９を有
する台形状の記憶ノードを形成する。このエッチング加
工条件は、レジスト膜の加工パターンが相違するのみ
で、前記上部コンタクトホール２６のエッチング加工条
件と同一でよい。その結果、記憶ノードの側壁２９も、
テーパ形状となり、記憶ノード間の間隔は、レジスト膜
のホトリソグラフィ解像限界以下となる。この点でも高
集積化に寄与する。
び第２記憶ノード形成層２８に対して不純物のドーピン
グを行う。次に、図６に示すように、第１記憶ノード形
成層２０および第２記憶ノード形成層２８を同時にエッ
チング加工し、メモリセル毎に、テーパ状側壁２９を有
する台形状の記憶ノードを形成する。このエッチング加
工条件は、レジスト膜の加工パターンが相違するのみ
で、前記上部コンタクトホール２６のエッチング加工条
件と同一でよい。その結果、記憶ノードの側壁２９も、
テーパ形状となり、記憶ノード間の間隔は、レジスト膜
のホトリソグラフィ解像限界以下となる。この点でも高
集積化に寄与する。
【００４２】その後、図７に示すように、第２記憶ノー
ド形成層２８および第１記憶ノード形成層２０で構成さ
れる記憶ノードの表面に、キャパシタ用絶縁膜３０を成
膜する。キャパシタ用絶縁膜３０は、たとえばＯＮＯ膜
（窒化シリコン膜を酸化シリコン膜で挟み込んだ積層
膜）で構成される。その後、このキャパシタ用絶縁膜３
０の表面に、プレート電極層３２を堆積する。プレート
電極層３２は、たとえばポリシリコン層で構成される。
ド形成層２８および第１記憶ノード形成層２０で構成さ
れる記憶ノードの表面に、キャパシタ用絶縁膜３０を成
膜する。キャパシタ用絶縁膜３０は、たとえばＯＮＯ膜
（窒化シリコン膜を酸化シリコン膜で挟み込んだ積層
膜）で構成される。その後、このキャパシタ用絶縁膜３
０の表面に、プレート電極層３２を堆積する。プレート
電極層３２は、たとえばポリシリコン層で構成される。
【００４３】第１，第２記憶ノード形成層２０，２８で
構成される記憶ノードと、キャパシタ用絶縁膜３０と、
プレート電極層３２とで、各メモリセル毎の記憶キャパ
シタが構成される。記憶キャパシタの記憶容量を稼ぐた
めには、記憶ノードの表面積が大きいほど好ましい。本
実施例では、上部コンタクトホール２６のテーパ状内周
壁もキャパシタの表面積として利用できるので、記憶容
量の増大に寄与する。
構成される記憶ノードと、キャパシタ用絶縁膜３０と、
プレート電極層３２とで、各メモリセル毎の記憶キャパ
シタが構成される。記憶キャパシタの記憶容量を稼ぐた
めには、記憶ノードの表面積が大きいほど好ましい。本
実施例では、上部コンタクトホール２６のテーパ状内周
壁もキャパシタの表面積として利用できるので、記憶容
量の増大に寄与する。
【００４４】次に、図１に示すように、プレート電極層
３２の上部に第４層間絶縁層３４を堆積し、その表面を
平坦化し、プレート電極層３２以下の段差形状を緩和す
る。この第４層間絶縁層３４は、ＡＰ−ＣＶＤ法で堆積
される酸化シリコン層、Ｏ3−ＴＥＯＳ−ＣＶＤ法で堆
積されるＢＰＳＧ層、ＮＳＧ層などで構成され、リフロ
ー技術あるいはエッチバック技術により平坦化される。
３２の上部に第４層間絶縁層３４を堆積し、その表面を
平坦化し、プレート電極層３２以下の段差形状を緩和す
る。この第４層間絶縁層３４は、ＡＰ−ＣＶＤ法で堆積
される酸化シリコン層、Ｏ3−ＴＥＯＳ−ＣＶＤ法で堆
積されるＢＰＳＧ層、ＮＳＧ層などで構成され、リフロ
ー技術あるいはエッチバック技術により平坦化される。
【００４５】その後、第４層間絶縁層３４の上からコン
タクトホールを形成し、たとえばワード線（ゲート電極
６）のシャントとなる金属電極層３６を所定のパターン
で形成する。金属電極層３６のためのコンタクトホール
は、アスペクト比が大きくなることから、コンタクトの
取り出しには、ブラケットタングステンなどによるコン
タクトホールの埋め込みを行うことが好ましい。
タクトホールを形成し、たとえばワード線（ゲート電極
６）のシャントとなる金属電極層３６を所定のパターン
で形成する。金属電極層３６のためのコンタクトホール
は、アスペクト比が大きくなることから、コンタクトの
取り出しには、ブラケットタングステンなどによるコン
タクトホールの埋め込みを行うことが好ましい。
【００４６】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、第１記憶ノード形成層２０は、
必ずしも導電層で構成することなく、第３層間絶縁層１
８に対してエッチング時の選択比がとれる層間絶縁層で
構成することもできる。その場合には、第２記憶ノード
形成層２８のみで記憶ノードが構成される。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、第１記憶ノード形成層２０は、
必ずしも導電層で構成することなく、第３層間絶縁層１
８に対してエッチング時の選択比がとれる層間絶縁層で
構成することもできる。その場合には、第２記憶ノード
形成層２８のみで記憶ノードが構成される。
【００４７】
【発明の効果】以上説明してきたように、本発明によれ
ば、記憶ノードの形成のために特別な製造プロセスを用
いることなく、ホトリソグラフィの解像限界以下の微小
コンタクトを実現することができる。そのため、その微
小コンタクトで接続される導電層の微細化が可能にな
り、メモリセルサイズを縮小することができる。しか
も、微小コンタクトの径のバラツキは、レジスト膜によ
るコンタクトホールのパターニングと、テーパ状コンタ
クトホールが形成される層の膜厚と、ＲＩＥの条件とに
よってのみ決定され、プロセス的に非常に安定である。
ば、記憶ノードの形成のために特別な製造プロセスを用
いることなく、ホトリソグラフィの解像限界以下の微小
コンタクトを実現することができる。そのため、その微
小コンタクトで接続される導電層の微細化が可能にな
り、メモリセルサイズを縮小することができる。しか
も、微小コンタクトの径のバラツキは、レジスト膜によ
るコンタクトホールのパターニングと、テーパ状コンタ
クトホールが形成される層の膜厚と、ＲＩＥの条件とに
よってのみ決定され、プロセス的に非常に安定である。
【００４８】さらに、工程的には、従来技術に比較し、
エッチング工程が追加されるのみであるため、製造工程
および製造コストの増大を最小限にすることができる。
さらにまた、記憶ノードのコンタクト形成のために用い
たテーパ状のコンタクトホールの内周壁を、そのまま記
憶容量の確保のために用いることができ、記憶容量の増
大に寄与する。
エッチング工程が追加されるのみであるため、製造工程
および製造コストの増大を最小限にすることができる。
さらにまた、記憶ノードのコンタクト形成のために用い
たテーパ状のコンタクトホールの内周壁を、そのまま記
憶容量の確保のために用いることができ、記憶容量の増
大に寄与する。
【図１】図１（Ａ）は本発明の一実施例に係るスタック
型ＤＲＡＭの要部断面図、同図（Ｂ）は同図（Ａ）に示
すＢ−Ｂ線に沿う要部断面図である。
型ＤＲＡＭの要部断面図、同図（Ｂ）は同図（Ａ）に示
すＢ−Ｂ線に沿う要部断面図である。
【図２】図２は図１に示す記憶ノードの要部斜視図であ
る。
る。
【図３】図３（Ａ）は図１（Ａ）に示すスタック型ＤＲ
ＡＭを製造する過程の要部断面図、同図（Ｂ）は同図
（Ａ）に示すＢ−Ｂ線に沿う要部断面図である。
ＡＭを製造する過程の要部断面図、同図（Ｂ）は同図
（Ａ）に示すＢ−Ｂ線に沿う要部断面図である。
【図４】図４（Ａ）は図３（Ａ）に示す製造過程の次の
過程の要部断面図、同図（Ｂ）は同図（Ａ）に示すＢ−
Ｂ線に沿う要部断面図である。
過程の要部断面図、同図（Ｂ）は同図（Ａ）に示すＢ−
Ｂ線に沿う要部断面図である。
【図５】図５（Ａ）は図４（Ａ）に示す製造過程の次の
過程の要部断面図、同図（Ｂ）は同図（Ａ）に示すＢ−
Ｂ線に沿う要部断面図である。
過程の要部断面図、同図（Ｂ）は同図（Ａ）に示すＢ−
Ｂ線に沿う要部断面図である。
【図６】図６（Ａ）は図５（Ａ）に示す製造過程の次の
過程の要部断面図、同図（Ｂ）は同図（Ａ）に示すＢ−
Ｂ線に沿う要部断面図である。
過程の要部断面図、同図（Ｂ）は同図（Ａ）に示すＢ−
Ｂ線に沿う要部断面図である。
【図７】図７（Ａ）は図６（Ａ）に示す製造過程の次の
過程の要部断面図、同図（Ｂ）は同図（Ａ）に示すＢ−
Ｂ線に沿う要部断面図である。
過程の要部断面図、同図（Ｂ）は同図（Ａ）に示すＢ−
Ｂ線に沿う要部断面図である。
２… 半導体基板 ４… ＬＯＣＯＳ ６… ゲート電極（ワード線） ７，９… ソース・ドレイン領域 ８… 第１層間絶縁層 １０，１２… 取り出し用パッド １４… 第２層間絶縁層 １６… ビット線 １８… 第３層間絶縁層 ２０… 第１記憶ノード形成層 ２６… 上部コンタクトホール ２７… 下部コンタクトホール ２８… 第２記憶ノード形成層 ３０… キャパシタ用絶縁膜 ３２… プレート電極層 ３４… 第４層間絶縁膜 ３６… 金属配線層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−130556（ＪＰ，Ａ) 特開 平１−290255（ＪＰ，Ａ) 特開 平２−146765（ＪＰ，Ａ) 特開 平５−75060（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/28 H01L 21/8242
Claims (3)
- 【請求項１】各メモリセル毎に設けられた駆動トランジ
スタと記憶キャパシタとを有し、 各記憶キャパシタが、駆動トランジスタの上部に層間絶縁層を介して形成され
た第１記憶ノードと、 第１記憶ノードの略中央部に形成された上部コンタクト
ホールと、 層間絶縁層に上部コンタクトホールと接続するように形
成された下部コンタクトホールと、 上部コンタクトホールと下部コンタクトホールとで構成
される記憶ノードコンタクトホールの内壁と、第１記憶
ノードの表面に形成された第２記憶ノードであって、駆
動トランジスタのソース・ドレイン領域の一方に接続す
る第２記憶ノードと、 第２記憶ノードの表面に形成され、一部が記憶ノードコ
ンタクトホール内に入り込んでいるキャパシタ用絶縁膜
と、 キャパシタ用絶縁膜の表面に形成され、一部が記憶ノー
ドコンタクトホール内に入り込んでいる プレート電極層
とで構成されるスタック型ＤＲＡＭであって、第１記憶
ノードは端面がテーパ状に加工され、断面が台形状であ
り、 上部コンタクトホールは 底部側で先細のテーパ形状を有
し、上部側の径がホトリソグラフィの解像限界以上であ
り、底部側の径がホトリソグラフィの解像限界以下であ
り、 下部コンタクトホールの径は上部コンタクトホールの底
部側の径と略同一である スタック型ＤＲＡＭ。 - 【請求項２】各メモリセル毎に駆動トランジスタを形成
する工程と、 この駆動トランジスタの上部に、層間絶縁層を介して、
第１記憶ノード形成層を形成する工程と、第１記憶ノード形成層上に、ホトリソグラフィの解像限
界を超えないレジストパターンを形成する工程と、 この第１記憶ノード形成層に、駆動トランジスタのソー
ス・ドレイン領域の一方と接続するパターンで、上記レ
ジストパターンをマスクとする異方性エッチングを行
い、底部側の径がホトリソグラフィの解像限界以下であ
るテーパ状の上部コンタクトホールを形成する工程と、 この上部コンタクトホールの底部径に相当するパターン
で、層間絶縁層に下部コンタクトホールを形成する工程
と、 上記上部コンタクトホールおよび下部コンタクトホール
で構成される記憶ノードコンタクトホールに、第２記憶
ノード形成層を、当該コンタクトホールを完全に埋め込
まない膜厚で埋め込み、上記ソース・ドレイン領域との
コンタクトを行う工程と、 上記第２記憶ノード形成層の上から第１記憶ノード形成
層をパターン加工し、各メモリセル毎に、断面が底部側
で広くなった台形状の第１記憶ノード層を得る工程と、 記憶ノードコンタクトホールに入り込んだ第２記憶ノー
ド形成層の表面に、キャパシタ用絶縁膜を形成する工程
と、 このキャパシタ用絶縁膜の上にプレート電極層を形成す
る工程とを有するスタック型ＤＲＡＭの製造方法。 - 【請求項３】上記テーパ状の上部コンタクトホールを得
るために行うエッチングが、下地となる層間絶縁層に対
して高選択比のＨＢｒガスを用いた異方性ＲＩＥであ
り、オーバエッチング量が、第１記憶ノード形成層の膜
厚に対して５０％以下である請求項２に記載のスタック
型ＤＲＡＭの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19050993A JP3227919B2 (ja) | 1993-07-30 | 1993-07-30 | スタック型ｄｒａｍおよびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19050993A JP3227919B2 (ja) | 1993-07-30 | 1993-07-30 | スタック型ｄｒａｍおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745718A JPH0745718A (ja) | 1995-02-14 |
| JP3227919B2 true JP3227919B2 (ja) | 2001-11-12 |
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ID=16259279
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|---|---|---|---|
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|---|---|---|---|---|
| JP2900881B2 (ja) * | 1996-05-30 | 1999-06-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5879985A (en) * | 1997-03-26 | 1999-03-09 | International Business Machines Corporation | Crown capacitor using a tapered etch of a damascene lower electrode |
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1993
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