JP2900881B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に上層配線層を下層配線層に接続するため
のコンタクト孔の形成方法に関する。
法に関し、特に上層配線層を下層配線層に接続するため
のコンタクト孔の形成方法に関する。
【０００２】
【従来の技術】半導体基板に設けられた個々の半導体素
子の微細化およびこれら半導体素子の集積してなる半導
体基板に設けられた半導体装置の高密度化は、依然とし
て精力的に進められている。これら微細化および高密度
化はリソグラフィ技術により規定される最小加工寸法
（＝Ｆ）の進化に大きく依存しているものの、この進化
のみに依存したのでは満足のいく微細化，高密度化は達
成できない。例えば、半導体基板の表面もしくは表面上
に形成された下層配線層のみに着目するならば、これら
下層配線層の最小線幅並びに最小間隔をＦにすることは
容易である。また、下層配線層と半導体基板を覆う絶縁
膜上に形成された上層配線層との接続に供する絶縁膜に
設けられたコンタクト孔のみに着目するならば、これら
開口径をＦにすることも容易である。さらに、上層配線
層のみに着目するならば、これら上層配線層の最小線幅
並びに最小間隔をＦにすることも上記同様に容易であ
る。しかしながら、このような下層配線層，コンタクト
孔および上層配線層を組合わせて実用に耐えうる半導体
装置を形成することは容易ではない。何故容易でないの
かは、リソグラフィ工程に関わる理由による。半導体素
子が集積させてなる半導体装置は、複数回のリソグラフ
ィ工程等を駆使して形成される。このとき、それぞれの
リソグラフィ工程の間にはフォト・マスクの目合わせ余
裕（アライメント・マージン）が必要になる。このた
め、少なくともコンタクト孔が達する下層配線層の部分
での線幅はアライメント・マージンを配慮した分だけ広
げておくことが要求され、下層配線層の配線ピッチを２
Ｆより大きく設定することが必要になる。
子の微細化およびこれら半導体素子の集積してなる半導
体基板に設けられた半導体装置の高密度化は、依然とし
て精力的に進められている。これら微細化および高密度
化はリソグラフィ技術により規定される最小加工寸法
（＝Ｆ）の進化に大きく依存しているものの、この進化
のみに依存したのでは満足のいく微細化，高密度化は達
成できない。例えば、半導体基板の表面もしくは表面上
に形成された下層配線層のみに着目するならば、これら
下層配線層の最小線幅並びに最小間隔をＦにすることは
容易である。また、下層配線層と半導体基板を覆う絶縁
膜上に形成された上層配線層との接続に供する絶縁膜に
設けられたコンタクト孔のみに着目するならば、これら
開口径をＦにすることも容易である。さらに、上層配線
層のみに着目するならば、これら上層配線層の最小線幅
並びに最小間隔をＦにすることも上記同様に容易であ
る。しかしながら、このような下層配線層，コンタクト
孔および上層配線層を組合わせて実用に耐えうる半導体
装置を形成することは容易ではない。何故容易でないの
かは、リソグラフィ工程に関わる理由による。半導体素
子が集積させてなる半導体装置は、複数回のリソグラフ
ィ工程等を駆使して形成される。このとき、それぞれの
リソグラフィ工程の間にはフォト・マスクの目合わせ余
裕（アライメント・マージン）が必要になる。このた
め、少なくともコンタクト孔が達する下層配線層の部分
での線幅はアライメント・マージンを配慮した分だけ広
げておくことが要求され、下層配線層の配線ピッチを２
Ｆより大きく設定することが必要になる。
【０００３】近年、各種のセルフ・アライン・コンタク
ト孔の採用により、少なくともコンタクト孔が達する下
層配線層の部分での線幅をＦにすることは可能になって
いる。例えば、米国特許第５３１８９２５号明細書に
は、ＤＲＡＭのノード・コンタクト孔へのセルフ・アラ
イン・コンタクト孔の採用が開示されている。ノード・
コンタクト孔の開口径とＤＲＡＭのメモリ・セルを構成
するトランジスタのソース・ドレイン拡散層の幅とを等
しくしている。上記特許明細書によると、コンタクト孔
の側面には絶縁膜スペーサが形成されており、その結
果、コンタクト孔（ノード・コンタクト孔）下端の実効
的な開口径はコンタクト孔上端の開口径に比べて狭くす
ることが可能になる。そのため、コンタクト孔の開口径
と下層配線層（ＤＲＡＭのメモリ・セルを構成するトラ
ンジスタのソース・ドレイン拡散層）の線幅とを等しく
しても、支障をきたさないことになる。
ト孔の採用により、少なくともコンタクト孔が達する下
層配線層の部分での線幅をＦにすることは可能になって
いる。例えば、米国特許第５３１８９２５号明細書に
は、ＤＲＡＭのノード・コンタクト孔へのセルフ・アラ
イン・コンタクト孔の採用が開示されている。ノード・
コンタクト孔の開口径とＤＲＡＭのメモリ・セルを構成
するトランジスタのソース・ドレイン拡散層の幅とを等
しくしている。上記特許明細書によると、コンタクト孔
の側面には絶縁膜スペーサが形成されており、その結
果、コンタクト孔（ノード・コンタクト孔）下端の実効
的な開口径はコンタクト孔上端の開口径に比べて狭くす
ることが可能になる。そのため、コンタクト孔の開口径
と下層配線層（ＤＲＡＭのメモリ・セルを構成するトラ
ンジスタのソース・ドレイン拡散層）の線幅とを等しく
しても、支障をきたさないことになる。
【０００４】半導体装置の製造工程の断面模式図である
図３３を参照すると、上記米国特許第５３１８９２５号
明細書に記載された半導体装置の製造方法は、次のよう
になっている。
図３３を参照すると、上記米国特許第５３１８９２５号
明細書に記載された半導体装置の製造方法は、次のよう
になっている。
【０００５】まず、Ｐ型シリコン基板２０１の表面の素
子分離領域にフィールド酸化膜２０２が形成され、素子
分離領域にゲート酸化膜が形成される。ゲート電極を兼
たワード線が形成された後、素子形成領域にはゲート電
極に自己整合的にＮ+ 型ソース・ドレイン拡散層２０８
が形成される。これらのＮ+ 型ソース・ドレイン拡散層
２０８は所定の線幅を有している。上面が平坦化された
（第１の）層間絶縁膜２１２が形成され、この層間絶縁
膜２１２の表面上に導電体膜パターン２６１が形成され
る。リソグラフィ工程のアライメントずれにより、これ
ら導電体膜パターン２６１のそれぞれの一部が、層間絶
縁膜２１２を介して、それぞれのＮ+ 型ソース・ドレイ
ン拡散層２０８にオーバー・ラップしている。層間絶縁
膜２１２を覆う（第２の）層間絶縁膜２３２が形成され
た後、この層間絶縁膜２３２の表面上には上記所定の線
幅と同じ値の開口径を有した（第１の）フォト・レジス
ト膜パターン２７５が形成される。フォト・レジスト膜
パターン２７５をマスクにした第１の異方性ドライ・エ
ッチングにより、層間絶縁膜２３２がこれの底面近傍ま
で選択的にエッチングされ、この層間絶縁膜２３２には
開口部２８３が形成される。これらの開口部２８３は
（アライメントずれにより）導電体膜パターン２６１の
一部に懸かっている〔図３３（ａ）〕。
子分離領域にフィールド酸化膜２０２が形成され、素子
分離領域にゲート酸化膜が形成される。ゲート電極を兼
たワード線が形成された後、素子形成領域にはゲート電
極に自己整合的にＮ+ 型ソース・ドレイン拡散層２０８
が形成される。これらのＮ+ 型ソース・ドレイン拡散層
２０８は所定の線幅を有している。上面が平坦化された
（第１の）層間絶縁膜２１２が形成され、この層間絶縁
膜２１２の表面上に導電体膜パターン２６１が形成され
る。リソグラフィ工程のアライメントずれにより、これ
ら導電体膜パターン２６１のそれぞれの一部が、層間絶
縁膜２１２を介して、それぞれのＮ+ 型ソース・ドレイ
ン拡散層２０８にオーバー・ラップしている。層間絶縁
膜２１２を覆う（第２の）層間絶縁膜２３２が形成され
た後、この層間絶縁膜２３２の表面上には上記所定の線
幅と同じ値の開口径を有した（第１の）フォト・レジス
ト膜パターン２７５が形成される。フォト・レジスト膜
パターン２７５をマスクにした第１の異方性ドライ・エ
ッチングにより、層間絶縁膜２３２がこれの底面近傍ま
で選択的にエッチングされ、この層間絶縁膜２３２には
開口部２８３が形成される。これらの開口部２８３は
（アライメントずれにより）導電体膜パターン２６１の
一部に懸かっている〔図３３（ａ）〕。
【０００６】さらにフォト・レジスト膜パターン２７５
をマスクにした第２の異方性ドライ・エッチングによ
り、導電体膜パターン２６１が選択的にエッチングさ
れ、ビット線２２４が残置形成される。さらにまたフォ
ト・レジスト膜パターン２７５をマスクにした第３の異
方性ドライ・エッチングにより、層間絶縁膜２３２，２
１２が選択的にエッチングされ、Ｎ+ 型ソース・ドレイ
ン拡散層２０８に達するノード・コンタクト孔２３８が
形成される。続いて、全面に所定膜厚の絶縁膜２５５が
形成される〔図３３（ｂ）〕。
をマスクにした第２の異方性ドライ・エッチングによ
り、導電体膜パターン２６１が選択的にエッチングさ
れ、ビット線２２４が残置形成される。さらにまたフォ
ト・レジスト膜パターン２７５をマスクにした第３の異
方性ドライ・エッチングにより、層間絶縁膜２３２，２
１２が選択的にエッチングされ、Ｎ+ 型ソース・ドレイ
ン拡散層２０８に達するノード・コンタクト孔２３８が
形成される。続いて、全面に所定膜厚の絶縁膜２５５が
形成される〔図３３（ｂ）〕。
【０００７】次に、上記絶縁膜２５５がエッチ・バック
され、ノード・コンタクト孔２３８の側面を覆う絶縁膜
スペーサ２３９が残置形成される。これらの絶縁膜スペ
ーサ２３９は上面と定義できる面を有していない。ノー
ド・コンタクト孔２３８の上端近傍を除いた部分では絶
縁膜スペーサ２３９の側面は概ねＰ型シリコン基板２０
１の表面に垂直な平面をなし、ノード・コンタクト孔２
３８の上端近傍の部分での絶縁膜スペーサ２３９の側面
は垂直形状の側面からから曲面を画いてノード・コンタ
クト孔２３８上端に達している。上記所定膜厚をアライ
メント・マージンより大きな値に設定するならば、絶縁
膜スペーサ２３９を具備した実効的なノード・コンタク
ト孔の下端はＮ+ 型ソース・ドレイン拡散層２０８から
食み出さないことになる。全面に導電体膜２６４が形成
された後、導電体膜２６４の表面上には上記所定の線幅
より広い幅を有した（第２の）フォト・レジスト膜パタ
ーン２７６が形成される〔図３３（ｃ）〕。
され、ノード・コンタクト孔２３８の側面を覆う絶縁膜
スペーサ２３９が残置形成される。これらの絶縁膜スペ
ーサ２３９は上面と定義できる面を有していない。ノー
ド・コンタクト孔２３８の上端近傍を除いた部分では絶
縁膜スペーサ２３９の側面は概ねＰ型シリコン基板２０
１の表面に垂直な平面をなし、ノード・コンタクト孔２
３８の上端近傍の部分での絶縁膜スペーサ２３９の側面
は垂直形状の側面からから曲面を画いてノード・コンタ
クト孔２３８上端に達している。上記所定膜厚をアライ
メント・マージンより大きな値に設定するならば、絶縁
膜スペーサ２３９を具備した実効的なノード・コンタク
ト孔の下端はＮ+ 型ソース・ドレイン拡散層２０８から
食み出さないことになる。全面に導電体膜２６４が形成
された後、導電体膜２６４の表面上には上記所定の線幅
より広い幅を有した（第２の）フォト・レジスト膜パタ
ーン２７６が形成される〔図３３（ｃ）〕。
【０００８】フォト・レジスト膜パターン２７６をマス
クにした第４の異方性ドライ・エッチングにより導電体
膜２６４がパターニングされ、ストレージ・ノード電極
２４４が形成される〔図３３（ｄ）〕。
クにした第４の異方性ドライ・エッチングにより導電体
膜２６４がパターニングされ、ストレージ・ノード電極
２４４が形成される〔図３３（ｄ）〕。
【０００９】
【発明が解決しようとする課題】上記米国特許第５３１
８９２５号明細書に記載された半導体装置の製造方法を
応用するならば、（下層配線層である）Ｎ+ 型ソース・
ドレイン拡散層の線幅（但し、ワード線に平行な方向で
の線幅であり、ビット線に平行な方向でのＮ+ 型ソース
・ドレイン拡散層の線幅（＝ワード線の間隔）ではな
い）をＦにすることは容易である。（なお、上記米国特
許第５３１８９２５号明細書に記載されたセルフ・アラ
イン・コンタクト孔により、ワード線の間隔をＦに近ず
けることは不可能である。このノード・コンタクト孔が
隣接するワード線の部分はチャネル領域部分（ゲート電
極として直接に機能する部分）であるため、ノード・コ
ンタクト孔を形成する際にワード線の線幅（ゲート長）
を狭めるエッチングは行なえない。）しかしながら、側
面に絶縁膜スペーサを形成したセルフ・アライン・コン
タクト孔の採用のみでは、下層配線層の配線ピッチ（Ｄ
ＲＡＭにおいては少なくともワード線の配線ピッチ）を
２Ｆに近ずけるのは容易ではない。上記米国特許第５３
１８９２５号明細書に記載されたセルフ・アライン・コ
ンタクト孔を例にして、以下にこの理由を説明する。な
おここでは、ビット線，ストレージ・ノード電極をそれ
ぞれ中間配線層，上層配線層であるものと見なして論ず
る。
８９２５号明細書に記載された半導体装置の製造方法を
応用するならば、（下層配線層である）Ｎ+ 型ソース・
ドレイン拡散層の線幅（但し、ワード線に平行な方向で
の線幅であり、ビット線に平行な方向でのＮ+ 型ソース
・ドレイン拡散層の線幅（＝ワード線の間隔）ではな
い）をＦにすることは容易である。（なお、上記米国特
許第５３１８９２５号明細書に記載されたセルフ・アラ
イン・コンタクト孔により、ワード線の間隔をＦに近ず
けることは不可能である。このノード・コンタクト孔が
隣接するワード線の部分はチャネル領域部分（ゲート電
極として直接に機能する部分）であるため、ノード・コ
ンタクト孔を形成する際にワード線の線幅（ゲート長）
を狭めるエッチングは行なえない。）しかしながら、側
面に絶縁膜スペーサを形成したセルフ・アライン・コン
タクト孔の採用のみでは、下層配線層の配線ピッチ（Ｄ
ＲＡＭにおいては少なくともワード線の配線ピッチ）を
２Ｆに近ずけるのは容易ではない。上記米国特許第５３
１８９２５号明細書に記載されたセルフ・アライン・コ
ンタクト孔を例にして、以下にこの理由を説明する。な
おここでは、ビット線，ストレージ・ノード電極をそれ
ぞれ中間配線層，上層配線層であるものと見なして論ず
る。
【００１０】まず、半導体装置の製造工程の断面模式図
である図３４を参照して、上層配線層を構成する導電体
膜の膜厚が厚い場合の問題点を説明する。
である図３４を参照して、上層配線層を構成する導電体
膜の膜厚が厚い場合の問題点を説明する。
【００１１】Ｐ型シリコン基板２０１の表面にフィール
ド酸化膜２０２，Ｎ+ 型ソース・ドレイン拡散層２０８
ａが形成される。これらのＮ+ 型ソース・ドレイン拡散
層２０８ａの線幅はＦである。上面が平坦化された（第
１の）層間絶縁膜２１２が形成され、この層間絶縁膜２
１２の表面上に導電体膜パターン（図示せず）が形成さ
れる。層間絶縁膜２１２を覆う（第２の）層間絶縁膜２
３２ａが形成される。この層間絶縁膜２３２ａの上面は
平坦化されている。この層間絶縁膜２３２ａの表面上に
は開口径がＦからなる第１のフォト・レジスト膜パター
ン（図示せず）が形成される。第１のフォト・レジスト
膜パターンをマスクにした第１の異方性ドライ・エッチ
ングにより、層間絶縁膜２３２ａがこれの底面近傍まで
選択的にエッチングされてこの層間絶縁膜２３２ａには
開口部が形成される。
ド酸化膜２０２，Ｎ+ 型ソース・ドレイン拡散層２０８
ａが形成される。これらのＮ+ 型ソース・ドレイン拡散
層２０８ａの線幅はＦである。上面が平坦化された（第
１の）層間絶縁膜２１２が形成され、この層間絶縁膜２
１２の表面上に導電体膜パターン（図示せず）が形成さ
れる。層間絶縁膜２１２を覆う（第２の）層間絶縁膜２
３２ａが形成される。この層間絶縁膜２３２ａの上面は
平坦化されている。この層間絶縁膜２３２ａの表面上に
は開口径がＦからなる第１のフォト・レジスト膜パター
ン（図示せず）が形成される。第１のフォト・レジスト
膜パターンをマスクにした第１の異方性ドライ・エッチ
ングにより、層間絶縁膜２３２ａがこれの底面近傍まで
選択的にエッチングされてこの層間絶縁膜２３２ａには
開口部が形成される。
【００１２】さらに第１のフォト・レジスト膜をマスク
にした第２の異方性ドライ・エッチングにより、上記導
電体膜パターンが選択的にエッチングされ、中間配線層
２２４ａが残置形成される。さらにまた第１のフォト・
レジスト膜パターンをマスクにした第３の異方性ドライ
・エッチングにより、層間絶縁膜２３２ａ，２１２が選
択的にエッチングされ、Ｎ+ 型ソース・ドレイン拡散層
２０８ａに達するコンタクト孔２３８ａが形成される。
続いて、全面に所定膜厚の絶縁膜が形成され、この絶縁
膜がエッチ・バックされ、コンタクト孔２３８ａの側面
を覆う絶縁膜スペーサ２３９ａが残置形成される。これ
らの絶縁膜スペーサ２３９ａの形状は図３３に図示した
絶縁膜スペーサ２３９の形状と概ね同じである。上記所
定膜厚をアライメント・マージンより大きな値に設定す
るならば、絶縁膜スペーサ２３９ａを具備した実効的な
コンタクト孔の下端はＮ+ 型ソース・ドレイン拡散層２
０８ａから食み出さないことになる。全面に膜厚の厚い
導電体膜２６４ａａが形成された後、導電体膜２６４ａ
ａの表面上には幅がＦのフォト・レジスト膜パターン２
７６ａａが形成される〔図３４（ａ）〕。
にした第２の異方性ドライ・エッチングにより、上記導
電体膜パターンが選択的にエッチングされ、中間配線層
２２４ａが残置形成される。さらにまた第１のフォト・
レジスト膜パターンをマスクにした第３の異方性ドライ
・エッチングにより、層間絶縁膜２３２ａ，２１２が選
択的にエッチングされ、Ｎ+ 型ソース・ドレイン拡散層
２０８ａに達するコンタクト孔２３８ａが形成される。
続いて、全面に所定膜厚の絶縁膜が形成され、この絶縁
膜がエッチ・バックされ、コンタクト孔２３８ａの側面
を覆う絶縁膜スペーサ２３９ａが残置形成される。これ
らの絶縁膜スペーサ２３９ａの形状は図３３に図示した
絶縁膜スペーサ２３９の形状と概ね同じである。上記所
定膜厚をアライメント・マージンより大きな値に設定す
るならば、絶縁膜スペーサ２３９ａを具備した実効的な
コンタクト孔の下端はＮ+ 型ソース・ドレイン拡散層２
０８ａから食み出さないことになる。全面に膜厚の厚い
導電体膜２６４ａａが形成された後、導電体膜２６４ａ
ａの表面上には幅がＦのフォト・レジスト膜パターン２
７６ａａが形成される〔図３４（ａ）〕。
【００１３】フォト・レジスト膜パターン２７６ａａを
マスクにした第４の異方性ドライ・エッチングにより導
電体膜２６４ａａがパターニングされ、線幅Ｆを有した
上層配線層２４４ａａが形成される〔図３４（ｂ）〕。
マスクにした第４の異方性ドライ・エッチングにより導
電体膜２６４ａａがパターニングされ、線幅Ｆを有した
上層配線層２４４ａａが形成される〔図３４（ｂ）〕。
【００１４】ここで、フォト・レジスト膜パターン２７
６ａａを（導電体膜２６４ａａを介して）コンタクト孔
２３８ａの直上に自己整合的に形成するのは容易ではな
い。それ故、フォト・レジスト膜パターン２７６ａａの
側面の一部が絶縁膜スペーサ２３９ａに位置することに
なる。その結果、（上層配線層２４４ａａが絶縁膜スペ
ーサ２３９ａに直接に接する部分において）上層配線層
２４４ａａの形状不良が発生し、機械的強度や耐湿性等
の品質信頼性上の問題が生じやすくなる。
６ａａを（導電体膜２６４ａａを介して）コンタクト孔
２３８ａの直上に自己整合的に形成するのは容易ではな
い。それ故、フォト・レジスト膜パターン２７６ａａの
側面の一部が絶縁膜スペーサ２３９ａに位置することに
なる。その結果、（上層配線層２４４ａａが絶縁膜スペ
ーサ２３９ａに直接に接する部分において）上層配線層
２４４ａａの形状不良が発生し、機械的強度や耐湿性等
の品質信頼性上の問題が生じやすくなる。
【００１５】次に、半導体装置の製造工程の断面模式図
である図３５を参照して、上層配線層を構成する導電体
膜の膜厚が薄い場合の問題点を説明する。
である図３５を参照して、上層配線層を構成する導電体
膜の膜厚が薄い場合の問題点を説明する。
【００１６】図３４に示した半導体装置の形成と同様の
方法により、コンタクト孔２３８ａの形成，さらには絶
縁膜スペーサ２３９ａの形成までが行なわれる。次に、
全面に膜厚の薄い導電体膜２６４ａｂが形成される。続
いて、導電体膜２６４ａの表面上には（それのパターン
幅がＦになることを目的として）フォト・レジスト膜パ
ターン２７６ａｂが形成される〔図３５（ａ）〕。
方法により、コンタクト孔２３８ａの形成，さらには絶
縁膜スペーサ２３９ａの形成までが行なわれる。次に、
全面に膜厚の薄い導電体膜２６４ａｂが形成される。続
いて、導電体膜２６４ａの表面上には（それのパターン
幅がＦになることを目的として）フォト・レジスト膜パ
ターン２７６ａｂが形成される〔図３５（ａ）〕。
【００１７】フォト・レジスト膜パターン２７６ａｂを
マスクにした第４の異方性ドライ・エッチングにより導
電体膜２６４ａがパターニングされ、上層配線層２４４
ａｂが形成される〔図３５（ｂ）〕。
マスクにした第４の異方性ドライ・エッチングにより導
電体膜２６４ａがパターニングされ、上層配線層２４４
ａｂが形成される〔図３５（ｂ）〕。
【００１８】ここでは、まずフォト・レジスト膜パター
ン２７６ａｂの形状に問題が生じる。目的とする第２の
フォト・レジスト膜パターンの端部となるべき部分の一
部は、（表面が曲面をなす部分での）絶縁膜スペーサ２
３９ａの直上に位置することになる。そのため、第２の
フォト・レジスト膜パターンを形成するための露光に際
して、スペーサ２３９ａの曲面からなる表面からの光の
反射により、フォト・レジスト膜パターン２７６ａｂに
は形状不良が発生し、フォト・レジスト膜パターン２７
６ａｂの幅がＦより狭くなる。このようなフォト・レジ
スト膜パターン２７６ａｂをマスクにしたパターニング
により上層配線層２４４ａｂを形成する結果、コンタク
ト孔２３８ａ上端での上層配線層２４４ａｂの線幅もＦ
より狭くなる。そのため、上記上層配線層２４４ａａの
有する問題点に加えて、これら上層配線層２４４ａｂに
はさらに電気特性上の品質信頼性の問題が生じることに
なる。
ン２７６ａｂの形状に問題が生じる。目的とする第２の
フォト・レジスト膜パターンの端部となるべき部分の一
部は、（表面が曲面をなす部分での）絶縁膜スペーサ２
３９ａの直上に位置することになる。そのため、第２の
フォト・レジスト膜パターンを形成するための露光に際
して、スペーサ２３９ａの曲面からなる表面からの光の
反射により、フォト・レジスト膜パターン２７６ａｂに
は形状不良が発生し、フォト・レジスト膜パターン２７
６ａｂの幅がＦより狭くなる。このようなフォト・レジ
スト膜パターン２７６ａｂをマスクにしたパターニング
により上層配線層２４４ａｂを形成する結果、コンタク
ト孔２３８ａ上端での上層配線層２４４ａｂの線幅もＦ
より狭くなる。そのため、上記上層配線層２４４ａａの
有する問題点に加えて、これら上層配線層２４４ａｂに
はさらに電気特性上の品質信頼性の問題が生じることに
なる。
【００１９】これらの問題を回避するため、従来は上層
配線層によりコンタクト孔の上端を完全に覆っていた。
そのため、開口径がＦからなる上記セルフ・アライン型
のコンタクト孔を採用しても、上層配線層の線幅をＦよ
り広くしていた。このため上層配線層の間隔をＦにして
も上層配線層の配線ピッチは２Ｆより広くなり、これを
反映して下層配線層の配線ピッチを２Ｆより広くせざる
おえなった。
配線層によりコンタクト孔の上端を完全に覆っていた。
そのため、開口径がＦからなる上記セルフ・アライン型
のコンタクト孔を採用しても、上層配線層の線幅をＦよ
り広くしていた。このため上層配線層の間隔をＦにして
も上層配線層の配線ピッチは２Ｆより広くなり、これを
反映して下層配線層の配線ピッチを２Ｆより広くせざる
おえなった。
【００２０】したがって本発明の半導体装置の製造方法
の目的は、下層配線層の配線ピッチを最小加工寸法Ｆの
２倍にすることが可能になるコンタクト孔の製造方法を
提供することにある。また、ＣＯＢ型のＤＲＡＭにおい
ては、少なくともワード線の配線ピッチを２Ｆにし，メ
モリ・セルのセルサイズを縮小することが可能なノード
・コンタクト孔の製造方法を提供することにある。
の目的は、下層配線層の配線ピッチを最小加工寸法Ｆの
２倍にすることが可能になるコンタクト孔の製造方法を
提供することにある。また、ＣＯＢ型のＤＲＡＭにおい
ては、少なくともワード線の配線ピッチを２Ｆにし，メ
モリ・セルのセルサイズを縮小することが可能なノード
・コンタクト孔の製造方法を提供することにある。
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面もしくは表面上に最小線幅
および最小間隔がそれぞれＦからなる下層配線層を形成
し、酸化シリコン膜からなる層間絶縁膜を全面に形成す
る工程と、第１の導電体膜からなるストッパ膜を前記層
間絶縁膜の表面上に形成し、ＰＳＧ膜もしくはＢＰＳＧ
膜からなる所要膜厚を有した犠牲膜を全面に形成する工
程と、前記犠牲膜の表面上にＦからなる第１の開口径を
有した第１のフォト・レジスト膜パターンを形成する工
程と、前記第１のフォト・レジスト膜パターンをマスク
にした第１の異方性ドライ・エッチングにより、上端が
第１の開孔径を有し、下端が該第１の開口径より狭い第
２の開口径を有したダミー・コンタクト孔を前記犠牲膜
に形成する工程と、前記第１のフォト・レジスト膜パタ
ーンを除去する工程と、第２の異方性ドライエッチング
により、前記ストッパ膜に第２の開口径を有した開口部
を形成する工程と、少なくとも前記開口部をマスクにし
て、第３の異方性ドライ・エッチングを行い、前記第２
の開口径を有して前記下層配線層に達するコンタクト孔
を前記層間絶縁膜に形成する工程と、残置した前記犠牲
膜を選択的に除去する工程と、全面に第２の導電体膜を
形成し、第２のフォト・レジスト膜パターンをマスクに
した第４の異方性ドライ・エッチングおよび第５の異方
性ドライ・エッチングによりそれぞれ該第２の導電体膜
および前記ストッパ膜をパターニングして、最小線幅お
よび最小間隔がそれぞれＦからなり、積層構造を有した
上層配線層を形成する工程とを有することを特徴として
いる。
造方法は、半導体基板の表面もしくは表面上に最小線幅
および最小間隔がそれぞれＦからなる下層配線層を形成
し、酸化シリコン膜からなる層間絶縁膜を全面に形成す
る工程と、第１の導電体膜からなるストッパ膜を前記層
間絶縁膜の表面上に形成し、ＰＳＧ膜もしくはＢＰＳＧ
膜からなる所要膜厚を有した犠牲膜を全面に形成する工
程と、前記犠牲膜の表面上にＦからなる第１の開口径を
有した第１のフォト・レジスト膜パターンを形成する工
程と、前記第１のフォト・レジスト膜パターンをマスク
にした第１の異方性ドライ・エッチングにより、上端が
第１の開孔径を有し、下端が該第１の開口径より狭い第
２の開口径を有したダミー・コンタクト孔を前記犠牲膜
に形成する工程と、前記第１のフォト・レジスト膜パタ
ーンを除去する工程と、第２の異方性ドライエッチング
により、前記ストッパ膜に第２の開口径を有した開口部
を形成する工程と、少なくとも前記開口部をマスクにし
て、第３の異方性ドライ・エッチングを行い、前記第２
の開口径を有して前記下層配線層に達するコンタクト孔
を前記層間絶縁膜に形成する工程と、残置した前記犠牲
膜を選択的に除去する工程と、全面に第２の導電体膜を
形成し、第２のフォト・レジスト膜パターンをマスクに
した第４の異方性ドライ・エッチングおよび第５の異方
性ドライ・エッチングによりそれぞれ該第２の導電体膜
および前記ストッパ膜をパターニングして、最小線幅お
よび最小間隔がそれぞれＦからなり、積層構造を有した
上層配線層を形成する工程とを有することを特徴として
いる。
【００２８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２９】半導体装置の製造工程の断面模式図である
図１および図２を参照すると、下層配線層の例としてシ
リコン基板表面に形成されたＭＯＳトランジスタのゲー
ト電極およびＮ+ 型ソース・ドレイン拡散層とするなら
ば、本発明の第１の実施の形態は以下のようになる。こ
こでの半導体装置は０．２μｍ設計ルールに基ずいた製
法により形成され、最小加工寸法Ｆは０．２μｍ（２０
０ｎｍ），アライメント・マージンは０．０４μｍ（４
０ｎｍ）である。
図１および図２を参照すると、下層配線層の例としてシ
リコン基板表面に形成されたＭＯＳトランジスタのゲー
ト電極およびＮ+ 型ソース・ドレイン拡散層とするなら
ば、本発明の第１の実施の形態は以下のようになる。こ
こでの半導体装置は０．２μｍ設計ルールに基ずいた製
法により形成され、最小加工寸法Ｆは０．２μｍ（２０
０ｎｍ），アライメント・マージンは０．０４μｍ（４
０ｎｍ）である。
【００３０】まず、Ｐ型シリコン基板１０１ａの表面の
素子分離領域には膜厚２５０ｎｍ程度のフィールド酸化
膜１０２ａが形成される。Ｐ型シリコン基板１０１ａの
表面の素子形成領域には膜厚８ｎｍ程度のゲート酸化膜
１０３ａが形成される。膜厚１５０ｎｍ程度のタングス
テン・ポリサイド膜からなるゲート電極１０４ａが形成
された後、１５０ｎｍ程度の接合の深さを有したＮ+ 型
ソース・ドレイン拡散層１０６ａが形成される。ここ
で、ゲート電極１０４ａの最小線幅（ゲート長）および
最小間隔とＮ+ 型ソース・ドレイン拡散層１０６ａの最
小線幅（ゲート幅）および最小間隔とは、それぞれＦ
（＝２００ｎｍ）である。酸化シリコン膜からなる層間
絶縁膜１１１ａが、常圧気相成長法（ＡＰＣＶＤ）もし
くは減圧気相成長法（ＬＰＣＶＤ）等により全面に形成
される。この層間絶縁膜１１１ａの表面は化学機械研磨
法（ＣＭＰ）により平坦化されていることが好ましい。
Ｎ+ 型ソース・ドレイン拡散層１０６ａ直上での層間絶
縁膜１１１ａの膜厚は４００ｎｍ程度である。膜厚５０
ｎｍ程度の窒化シリコン膜からなるストッパ膜１１３ａ
が、ＬＰＣＶＤにより全面に形成される〔図１
（ａ）〕。
素子分離領域には膜厚２５０ｎｍ程度のフィールド酸化
膜１０２ａが形成される。Ｐ型シリコン基板１０１ａの
表面の素子形成領域には膜厚８ｎｍ程度のゲート酸化膜
１０３ａが形成される。膜厚１５０ｎｍ程度のタングス
テン・ポリサイド膜からなるゲート電極１０４ａが形成
された後、１５０ｎｍ程度の接合の深さを有したＮ+ 型
ソース・ドレイン拡散層１０６ａが形成される。ここ
で、ゲート電極１０４ａの最小線幅（ゲート長）および
最小間隔とＮ+ 型ソース・ドレイン拡散層１０６ａの最
小線幅（ゲート幅）および最小間隔とは、それぞれＦ
（＝２００ｎｍ）である。酸化シリコン膜からなる層間
絶縁膜１１１ａが、常圧気相成長法（ＡＰＣＶＤ）もし
くは減圧気相成長法（ＬＰＣＶＤ）等により全面に形成
される。この層間絶縁膜１１１ａの表面は化学機械研磨
法（ＣＭＰ）により平坦化されていることが好ましい。
Ｎ+ 型ソース・ドレイン拡散層１０６ａ直上での層間絶
縁膜１１１ａの膜厚は４００ｎｍ程度である。膜厚５０
ｎｍ程度の窒化シリコン膜からなるストッパ膜１１３ａ
が、ＬＰＣＶＤにより全面に形成される〔図１
（ａ）〕。
【００３１】次に、膜厚５７０ｎｍ（＝ｈ）程度のＢＰ
ＳＧ膜からなる犠牲膜１５１ａが、テトラ・エトキシ・
シラン（ＴＥＯＳ；Ｓｉ（ＯＣ2 Ｈ5 ）4 ），オゾン
（Ｏ3 ），トリ・メチル・フォスフェート（ＴＭＰ；Ｐ
Ｏ（ＯＣＨ3 ）3 ）およびトリ・メチル・ボレート（Ｔ
ＭＢ；Ｂ（ＯＣＨ3 ）3 ）を原料としたＬＰＣＶＤによ
り全面に形成される。なお、犠牲膜としてはＰＳＧ膜を
用いてもよい。続いて、（第１の）開口径および最小パ
ターン幅がＦからなる（第１の）フォト・レジスト膜パ
ターン１７１ａが、犠牲膜１５１ａの表面上に形成され
る。このフォト・レジスト膜１７１ａの開口部は、概ね
ゲート電極１０４ａおよびＮ+ 型ソース・ドレイン拡散
層１０６ａ直上に設けられており、これらの開口部のゲ
ート電極１０４ａおよびＮ+ 型ソース・ドレイン拡散層
１０６ａ直上からの食み出しはアライメント・マージン
（４０ｎｍ）以下である。
ＳＧ膜からなる犠牲膜１５１ａが、テトラ・エトキシ・
シラン（ＴＥＯＳ；Ｓｉ（ＯＣ2 Ｈ5 ）4 ），オゾン
（Ｏ3 ），トリ・メチル・フォスフェート（ＴＭＰ；Ｐ
Ｏ（ＯＣＨ3 ）3 ）およびトリ・メチル・ボレート（Ｔ
ＭＢ；Ｂ（ＯＣＨ3 ）3 ）を原料としたＬＰＣＶＤによ
り全面に形成される。なお、犠牲膜としてはＰＳＧ膜を
用いてもよい。続いて、（第１の）開口径および最小パ
ターン幅がＦからなる（第１の）フォト・レジスト膜パ
ターン１７１ａが、犠牲膜１５１ａの表面上に形成され
る。このフォト・レジスト膜１７１ａの開口部は、概ね
ゲート電極１０４ａおよびＮ+ 型ソース・ドレイン拡散
層１０６ａ直上に設けられており、これらの開口部のゲ
ート電極１０４ａおよびＮ+ 型ソース・ドレイン拡散層
１０６ａ直上からの食み出しはアライメント・マージン
（４０ｎｍ）以下である。
【００３２】続いて、フォト・レジスト膜１７１ａをマ
スクにした第１の異方性ドライ・エッチングが行なわ
れ、この犠牲膜１５１ａがテーパー・エッチングされて
ダミー・コンタクト孔１８１ａが形成される〔図１
（ｂ）〕。この第１の異方性ドライ・エチングは、テト
ラ・フルオロ・メタン（ＣＦ4 ）の流量が６０ｓｃｃ
ｍ，トリ・フルオロ・メタン（ＣＨＦ3 ）の流量が６０
ｓｃｃｍ，アルゴン（Ａｒ）の流量が８００ｓｃｃｍ，
圧力が１３０Ｐａの条件で行なわれる。この条件下で
は、テーパー角θ（垂直面に対する傾むき）は６°程度
であり、ｄの値は６０ｎｍ程度（アライメント・マージ
ンより大きな値）であり、ダミー・コンタクト孔１８１
ａの上端の開口径は第１の開口径（＝Ｆ）に等しく、下
端の開口径（＝第２の開口径）はＦ−２ｄ（＝８０ｎ
ｍ）となる。この第１の異方性ドライベッチングにより
テーパー・エッチングが可能なのは、このエッチングに
より形成されたコンタクト孔の側面が、（このエッチン
グの際に生ずる反応生成物である）フルオロ・カーボン
・ポリマー（ＣX ＦY ）により覆われやすいためであ
る。θは第１の異方性ドライ・エッチングの条件に依存
し、ｄはθおよびｈに依存する。
スクにした第１の異方性ドライ・エッチングが行なわ
れ、この犠牲膜１５１ａがテーパー・エッチングされて
ダミー・コンタクト孔１８１ａが形成される〔図１
（ｂ）〕。この第１の異方性ドライ・エチングは、テト
ラ・フルオロ・メタン（ＣＦ4 ）の流量が６０ｓｃｃ
ｍ，トリ・フルオロ・メタン（ＣＨＦ3 ）の流量が６０
ｓｃｃｍ，アルゴン（Ａｒ）の流量が８００ｓｃｃｍ，
圧力が１３０Ｐａの条件で行なわれる。この条件下で
は、テーパー角θ（垂直面に対する傾むき）は６°程度
であり、ｄの値は６０ｎｍ程度（アライメント・マージ
ンより大きな値）であり、ダミー・コンタクト孔１８１
ａの上端の開口径は第１の開口径（＝Ｆ）に等しく、下
端の開口径（＝第２の開口径）はＦ−２ｄ（＝８０ｎ
ｍ）となる。この第１の異方性ドライベッチングにより
テーパー・エッチングが可能なのは、このエッチングに
より形成されたコンタクト孔の側面が、（このエッチン
グの際に生ずる反応生成物である）フルオロ・カーボン
・ポリマー（ＣX ＦY ）により覆われやすいためであ
る。θは第１の異方性ドライ・エッチングの条件に依存
し、ｄはθおよびｈに依存する。
【００３３】次に、第２の異方性ドライ・エッチングが
行なわれ、ストッパ膜１１３ａには第２の開口径（Ｆ−
２ｄ）を有した開口部が形成される。この第２の異方性
ドライ・エッチングは、ＣＦ4 の流量が６０ｓｃｃｍ，
ＣＨＦ3 の流量が３０ｓｃｃｍ，Ａｒの流量が８００ｓ
ｃｃｍ，圧力が２００Ｐａの条件で行なわれる。この第
２の異方性ドライ・エッチングは、第１の異方性ドライ
・エッチングより反応生成物の発生が少ない。この第２
の異方性ドライ・エッチングに前後して、フォト・レジ
スト膜１７１ａ（およびダミー・コンタクト孔１８１ａ
の側面を覆う反応生成物）が除去される。
行なわれ、ストッパ膜１１３ａには第２の開口径（Ｆ−
２ｄ）を有した開口部が形成される。この第２の異方性
ドライ・エッチングは、ＣＦ4 の流量が６０ｓｃｃｍ，
ＣＨＦ3 の流量が３０ｓｃｃｍ，Ａｒの流量が８００ｓ
ｃｃｍ，圧力が２００Ｐａの条件で行なわれる。この第
２の異方性ドライ・エッチングは、第１の異方性ドライ
・エッチングより反応生成物の発生が少ない。この第２
の異方性ドライ・エッチングに前後して、フォト・レジ
スト膜１７１ａ（およびダミー・コンタクト孔１８１ａ
の側面を覆う反応生成物）が除去される。
【００３４】その後、少なくともストッパ膜１１３ａに
設けられた開口部をマスクにした第３の異方性ドライ・
エッチングが行なわれ、層間絶縁膜１１１ａにはゲート
電極１０４ａあるいはＮ+ 型ソース・ドレイン拡散層１
０６ａに達するコンタクト孔１１７ａが形成される。こ
れらのコンタクト孔１１７ａは第２の開口径（Ｆ−２ｄ
＝８０ｎｍ）を有している。このため、これらのコンタ
クト孔１１７ａは、ゲート電極１０４ａ，Ｎ+ 型ソース
・ドレイン拡散層１０６ａから食み出すことはない。こ
の結果からも明らかなように、本第１の実施の形態によ
れば、下層配線層の配線ピッチを２Ｆにすることが可能
になる。このエッチングに際して犠牲膜１５１ａａも異
方性エッチングされ、犠牲膜１５１ａａが残置される
〔図１（ｃ）〕。この第３の異方性ドライ・エッチング
は、ＣＨＦ3 の流量が５０ｓｃｃｍ，一酸化炭素（Ｃ
Ｏ）の流量が２５０ｓｃｃｍ，圧力が７Ｐａの条件で行
なわれる。この第３の異方性ドライ・エッチングは酸化
シリコン膜を概ね選択的にエッチングする。この第３の
異方性ドライ・エッチングでの酸化シリコン膜のエッチ
ング・レートは窒化シリコン膜のエッチング・レートの
２０倍程度である。
設けられた開口部をマスクにした第３の異方性ドライ・
エッチングが行なわれ、層間絶縁膜１１１ａにはゲート
電極１０４ａあるいはＮ+ 型ソース・ドレイン拡散層１
０６ａに達するコンタクト孔１１７ａが形成される。こ
れらのコンタクト孔１１７ａは第２の開口径（Ｆ−２ｄ
＝８０ｎｍ）を有している。このため、これらのコンタ
クト孔１１７ａは、ゲート電極１０４ａ，Ｎ+ 型ソース
・ドレイン拡散層１０６ａから食み出すことはない。こ
の結果からも明らかなように、本第１の実施の形態によ
れば、下層配線層の配線ピッチを２Ｆにすることが可能
になる。このエッチングに際して犠牲膜１５１ａａも異
方性エッチングされ、犠牲膜１５１ａａが残置される
〔図１（ｃ）〕。この第３の異方性ドライ・エッチング
は、ＣＨＦ3 の流量が５０ｓｃｃｍ，一酸化炭素（Ｃ
Ｏ）の流量が２５０ｓｃｃｍ，圧力が７Ｐａの条件で行
なわれる。この第３の異方性ドライ・エッチングは酸化
シリコン膜を概ね選択的にエッチングする。この第３の
異方性ドライ・エッチングでの酸化シリコン膜のエッチ
ング・レートは窒化シリコン膜のエッチング・レートの
２０倍程度である。
【００３５】次に、弗化水素（ＨＦ）を用いたガス・エ
ッチングにより、残置された犠牲膜１５１ａａが選択的
に除去される。層間絶縁膜１１１ａ，ストッパ膜１１３
ａがそれぞれ酸化シリコン膜，窒化シリコン膜により形
成されているため、このガス・エッチングに際して、ス
トッパ膜１１３ａ（およびこれに設けられた開口部），
層間絶縁膜１１１ａおよびコンタクト孔１１７ａに対す
る影響はない。なお、このガス・エッチングによる犠牲
膜の除去は、ストッパ膜１１３ａに上記開口部を形成し
た直後に行なってもさしつかえない。
ッチングにより、残置された犠牲膜１５１ａａが選択的
に除去される。層間絶縁膜１１１ａ，ストッパ膜１１３
ａがそれぞれ酸化シリコン膜，窒化シリコン膜により形
成されているため、このガス・エッチングに際して、ス
トッパ膜１１３ａ（およびこれに設けられた開口部），
層間絶縁膜１１１ａおよびコンタクト孔１１７ａに対す
る影響はない。なお、このガス・エッチングによる犠牲
膜の除去は、ストッパ膜１１３ａに上記開口部を形成し
た直後に行なってもさしつかえない。
【００３６】その後、例えば膜厚２５０ｎｍ程度のＮ+
型多結晶シリコン膜（成膜段階でＮ+ 型）からなる導電
体膜１６１ａが、ＬＰＣＶＤにより全面に形成される。
この導電体膜１６１ａとしては、Ｎ+ 型多結晶シリコン
膜の代りに膜厚１５０ｎｍ程度のスパッタリングによる
タングステン・シリサイド膜でもよく、さらにはチタン
膜と窒化チタン膜とをバリア膜とした設けた状態でスパ
ッタリングにより形成したチタン・シリサイド膜でもよ
い。なお、Ｎ+ 型多結晶シリコン膜を採用する場合この
膜厚が厚いのはタングステン・シリサイド膜に比べてシ
ート抵抗が高いためである。続いて、導電体膜１６１ａ
の表面上に第２のフォト・レジスト膜パターン１７３ａ
が形成される。コンタクト孔１１７ａがＦ−２ｄの開口
径を有することから、これらの第２のフォトレジスト膜
パターン１７３ａの最小パターン幅，最小間隔もＦにす
ることが容易になる〔図２（ａ）〕。
型多結晶シリコン膜（成膜段階でＮ+ 型）からなる導電
体膜１６１ａが、ＬＰＣＶＤにより全面に形成される。
この導電体膜１６１ａとしては、Ｎ+ 型多結晶シリコン
膜の代りに膜厚１５０ｎｍ程度のスパッタリングによる
タングステン・シリサイド膜でもよく、さらにはチタン
膜と窒化チタン膜とをバリア膜とした設けた状態でスパ
ッタリングにより形成したチタン・シリサイド膜でもよ
い。なお、Ｎ+ 型多結晶シリコン膜を採用する場合この
膜厚が厚いのはタングステン・シリサイド膜に比べてシ
ート抵抗が高いためである。続いて、導電体膜１６１ａ
の表面上に第２のフォト・レジスト膜パターン１７３ａ
が形成される。コンタクト孔１１７ａがＦ−２ｄの開口
径を有することから、これらの第２のフォトレジスト膜
パターン１７３ａの最小パターン幅，最小間隔もＦにす
ることが容易になる〔図２（ａ）〕。
【００３７】次に、フォト・レジスト膜パターン１７３
ａをマスクにした第４の異方性ドライ・エッチングによ
り導電体膜１６１ａがパターニングされ、上層配線層１
２３ａが形成される〔図２（ｂ）〕。
ａをマスクにした第４の異方性ドライ・エッチングによ
り導電体膜１６１ａがパターニングされ、上層配線層１
２３ａが形成される〔図２（ｂ）〕。
【００３８】キャパシタがビット線より高い位置に形成
されたＣＯＢ型のＤＲＡＭのメモリ・セルのセル・サイ
ズは、通常１１Ｆ2 〜１３Ｆ2 程度である。本第１の実
施の形態による製造方法をＣＯＢ型にＤＲＡＭのメモリ
・セルの形成に適用するならば、セル・サイズを１０Ｆ
2 程度に縮小することが容易である。
されたＣＯＢ型のＤＲＡＭのメモリ・セルのセル・サイ
ズは、通常１１Ｆ2 〜１３Ｆ2 程度である。本第１の実
施の形態による製造方法をＣＯＢ型にＤＲＡＭのメモリ
・セルの形成に適用するならば、セル・サイズを１０Ｆ
2 程度に縮小することが容易である。
【００３９】本第１の実施の形態の適用例に関わる製造
方法の説明に先だって、まず、ＣＯＢ型のＤＲＡＭのメ
モリ・セルの平面模式図である図３と断面模式図である
図４とを参照して、本適用例の結果得られたＤＲＡＭの
メモリ・セルの構成を説明する。なお、図３（ａ）はビ
ット線より下の構造を示す平面模式図であり、図３
（ｂ）はビット・コンタクト孔，ビット線，ノード・コ
ンタクト孔およびストレージ・ノード電極の位置関係を
明示する平面模式図である。図４（ａ），（ｂ）および
（ｃ）は図３のＡＡ線，ＢＢ線およびＣＣ線での断面模
式図である。
方法の説明に先だって、まず、ＣＯＢ型のＤＲＡＭのメ
モリ・セルの平面模式図である図３と断面模式図である
図４とを参照して、本適用例の結果得られたＤＲＡＭの
メモリ・セルの構成を説明する。なお、図３（ａ）はビ
ット線より下の構造を示す平面模式図であり、図３
（ｂ）はビット・コンタクト孔，ビット線，ノード・コ
ンタクト孔およびストレージ・ノード電極の位置関係を
明示する平面模式図である。図４（ａ），（ｂ）および
（ｃ）は図３のＡＡ線，ＢＢ線およびＣＣ線での断面模
式図である。
【００４０】ＭＯＳトランジスタはゲート酸化膜１０３
ａ，ゲート電極を兼るワード線１０５ａ，Ｎ+ 型ソース
・ドレイン拡散層１０７ａおよびＮ+ 型ソース・ドレイ
ン拡散層１０８ａから構成されている。ワード線１０５
ａは膜厚１５０ｎｍ程度のタングステン・ポリサイド膜
から形成されている。これらワード線１０５ａの最小間
隔，チャネル領域での線幅はＦであり、ワード線１０５
ａの配線ピッチは２Ｆである。Ｎ+ 型ソース・ドレイン
拡散層１０７ａおよび１０８ａの接合の深さはそれぞれ
１５０ｎｍ程度であり、Ｎ+ 型ソース・ドレイン拡散層
１０８ａの線幅およびＮ+ 型ソース・ドレイン拡散層１
０７ａの最小線幅はＦである。これらのＭＯＳトランジ
スタは酸化シリコン膜からなる第１の層間絶縁膜１１２
ａにより覆われている。層間絶縁膜１１２ａの表面は平
坦化されており、Ｎ+ 型ソース・ドレイン拡散層１０７
ａ，１０８ａ直上での層間絶縁膜１１２ａの膜厚は３０
０ｎｍ程度である。
ａ，ゲート電極を兼るワード線１０５ａ，Ｎ+ 型ソース
・ドレイン拡散層１０７ａおよびＮ+ 型ソース・ドレイ
ン拡散層１０８ａから構成されている。ワード線１０５
ａは膜厚１５０ｎｍ程度のタングステン・ポリサイド膜
から形成されている。これらワード線１０５ａの最小間
隔，チャネル領域での線幅はＦであり、ワード線１０５
ａの配線ピッチは２Ｆである。Ｎ+ 型ソース・ドレイン
拡散層１０７ａおよび１０８ａの接合の深さはそれぞれ
１５０ｎｍ程度であり、Ｎ+ 型ソース・ドレイン拡散層
１０８ａの線幅およびＮ+ 型ソース・ドレイン拡散層１
０７ａの最小線幅はＦである。これらのＭＯＳトランジ
スタは酸化シリコン膜からなる第１の層間絶縁膜１１２
ａにより覆われている。層間絶縁膜１１２ａの表面は平
坦化されており、Ｎ+ 型ソース・ドレイン拡散層１０７
ａ，１０８ａ直上での層間絶縁膜１１２ａの膜厚は３０
０ｎｍ程度である。
【００４１】層間絶縁膜１１２ａにはＮ+ 型ソース・ド
レイン拡散層１０７ａに達するビット・コンタクト孔１
１８ａが設けられている。ビット・コンタクト孔１１８
ａの形成には上記米国特許第５３１８９２５号明細書に
記載された製造方法が採用されており、ビット・コンタ
クト孔１１８ａの側面には膜厚ｄ（＝６０ｎｍ）程度の
酸化シリコン膜からなる絶縁膜スペーサ１１９が設けら
れている。ビット・コンタクト孔１１８ａの上端の開口
径はＦ（＝２００ｎｍ）であり、下端の実効的な開口径
はＦ−２ｄ（＝８０ｎｍ）である。このような製造方法
のため（図には明示しないが）ビット・コンタクト孔１
１８ａに隣接した部分ではワード線１０５ａの線幅がＦ
より細くなっている。しかしながらワード線１０５ａの
これらの部分はフィールド酸化膜１０２ａの表面上に形
成された部分であるので、ゲート長が短かくなる等の支
障はきたさない。ビット・コンタクト孔１１８ａを介し
てＮ+ 型ソース・ドレイン拡散層１０７ａに直接に接続
されるビット線１２４ａが層間絶縁膜１１２ａの表面上
に設けられている。ビット線１２４ａは膜厚１５０ｎｍ
程度のタングステン・シリサイド膜からなり、ビット線
１２４ａの線幅，間隔はそれぞれ１．５Ｆ，Ｆである。
レイン拡散層１０７ａに達するビット・コンタクト孔１
１８ａが設けられている。ビット・コンタクト孔１１８
ａの形成には上記米国特許第５３１８９２５号明細書に
記載された製造方法が採用されており、ビット・コンタ
クト孔１１８ａの側面には膜厚ｄ（＝６０ｎｍ）程度の
酸化シリコン膜からなる絶縁膜スペーサ１１９が設けら
れている。ビット・コンタクト孔１１８ａの上端の開口
径はＦ（＝２００ｎｍ）であり、下端の実効的な開口径
はＦ−２ｄ（＝８０ｎｍ）である。このような製造方法
のため（図には明示しないが）ビット・コンタクト孔１
１８ａに隣接した部分ではワード線１０５ａの線幅がＦ
より細くなっている。しかしながらワード線１０５ａの
これらの部分はフィールド酸化膜１０２ａの表面上に形
成された部分であるので、ゲート長が短かくなる等の支
障はきたさない。ビット・コンタクト孔１１８ａを介し
てＮ+ 型ソース・ドレイン拡散層１０７ａに直接に接続
されるビット線１２４ａが層間絶縁膜１１２ａの表面上
に設けられている。ビット線１２４ａは膜厚１５０ｎｍ
程度のタングステン・シリサイド膜からなり、ビット線
１２４ａの線幅，間隔はそれぞれ１．５Ｆ，Ｆである。
【００４２】層間絶縁膜１１２ａは、平坦化された表面
を有した膜厚３００ｎｍ程度の酸化シリコン膜からなる
第２の層間絶縁膜１３２ａにより覆われている。層間絶
縁膜１３２ａは、膜厚５０ｎｍ程度の窒化シリコン膜か
らなるストッパ膜１３４ａにより覆われている。本第１
の実施の形態を適用して形成されたノード・コンタクト
孔１３８ａは、ストッパ膜１３４ａと層間絶縁膜１３２
ａおよび１１２ａとを貫通してＮ+ 型ソース・ドレイン
拡散層１０８ａに達している。ノード・コンタクト孔１
３８ａの開口径はＦ−２ｄ（＝８０ｎｍ）であり、ワー
ド線１０５ａあるいはビット線１２４ａとノード・コン
タクト孔１３８ａとの平均間隔はｄであり、（アライメ
ントずれを考慮した）最小間隔はｄ−「アライメント・
マージン」（＝２０ｎｍ）となる。（ノード・コンタク
ト孔１３８ａを充填する部分での）ストレージ・ノード
電極とこれらワード線１０５ａあるいはビット線１２４
ａとの間に膜厚２０ｎｍの酸化シリコン膜が介在するな
らば、これらの間の絶縁分離は確保できる。
を有した膜厚３００ｎｍ程度の酸化シリコン膜からなる
第２の層間絶縁膜１３２ａにより覆われている。層間絶
縁膜１３２ａは、膜厚５０ｎｍ程度の窒化シリコン膜か
らなるストッパ膜１３４ａにより覆われている。本第１
の実施の形態を適用して形成されたノード・コンタクト
孔１３８ａは、ストッパ膜１３４ａと層間絶縁膜１３２
ａおよび１１２ａとを貫通してＮ+ 型ソース・ドレイン
拡散層１０８ａに達している。ノード・コンタクト孔１
３８ａの開口径はＦ−２ｄ（＝８０ｎｍ）であり、ワー
ド線１０５ａあるいはビット線１２４ａとノード・コン
タクト孔１３８ａとの平均間隔はｄであり、（アライメ
ントずれを考慮した）最小間隔はｄ−「アライメント・
マージン」（＝２０ｎｍ）となる。（ノード・コンタク
ト孔１３８ａを充填する部分での）ストレージ・ノード
電極とこれらワード線１０５ａあるいはビット線１２４
ａとの間に膜厚２０ｎｍの酸化シリコン膜が介在するな
らば、これらの間の絶縁分離は確保できる。
【００４３】ノード・コンタクト孔１３８ａを介してＮ
+ 型ソース・ドレイン拡散層１０８ａに直接に接続され
るストレージ・ノード電極１４４ａがストッパ膜１３４
ａの表面上に設けられている。ストレージ・ノード電極
１４４ａは膜厚８００ｎｍ程度のＮ+ 型多結晶シリコン
膜からなり、ストレージ・ノード電極１４４ａの幅，長
さおよび間隔は１．５Ｆ，３ＦおよびＦである。ストレ
ージ・ノード電極１４４ａの表面は膜厚１０ｎｍ程度の
酸化タンタル（Ｔａ2 Ｏ3 ）膜（この膜厚は、酸化シリ
コン膜に換算すると２．５ｎｍ程度の膜厚になる）から
なる容量絶縁膜１４５ａにより覆われ、さらにこの容量
絶縁膜１４５ａは膜厚１００ｎｍ程度の窒化チタン膜か
らなるセル・プレート電極１４６ａにより覆われてい
る。
+ 型ソース・ドレイン拡散層１０８ａに直接に接続され
るストレージ・ノード電極１４４ａがストッパ膜１３４
ａの表面上に設けられている。ストレージ・ノード電極
１４４ａは膜厚８００ｎｍ程度のＮ+ 型多結晶シリコン
膜からなり、ストレージ・ノード電極１４４ａの幅，長
さおよび間隔は１．５Ｆ，３ＦおよびＦである。ストレ
ージ・ノード電極１４４ａの表面は膜厚１０ｎｍ程度の
酸化タンタル（Ｔａ2 Ｏ3 ）膜（この膜厚は、酸化シリ
コン膜に換算すると２．５ｎｍ程度の膜厚になる）から
なる容量絶縁膜１４５ａにより覆われ、さらにこの容量
絶縁膜１４５ａは膜厚１００ｎｍ程度の窒化チタン膜か
らなるセル・プレート電極１４６ａにより覆われてい
る。
【００４４】このような構成からなることから、本第１
の実施の形態を適用したＤＲＡＭのメモリ・セルのセル
・サイズは１０Ｆ2 （＝４Ｆ×２．５Ｆ）になる。
の実施の形態を適用したＤＲＡＭのメモリ・セルのセル
・サイズは１０Ｆ2 （＝４Ｆ×２．５Ｆ）になる。
【００４５】図３と、図４と、図３のＡＡ線での製造工
程の断面模式図である図５および図６と、図３のＢＢ線
での製造工程の断面模式図である図７および図８と、図
３のＣＣ線での製造工程の断面模式図である図９とを併
せて参照すると、上記第１の実施と形態の適用例のＤＲ
ＡＭは、次のように形成される。
程の断面模式図である図５および図６と、図３のＢＢ線
での製造工程の断面模式図である図７および図８と、図
３のＣＣ線での製造工程の断面模式図である図９とを併
せて参照すると、上記第１の実施と形態の適用例のＤＲ
ＡＭは、次のように形成される。
【００４６】まず、Ｐ型シリコン基板１０１ａの表面の
素子分離領域には膜厚２５０ｎｍ程度のフィールド酸化
膜１０２ａが形成される。Ｐ型シリコン基板１０１ａの
表面の素子形成領域には膜厚８ｎｍ程度のゲート酸化膜
１０３ａが形成される。それぞれの素子形成領域はＴ字
型の形状を有し，これら素子形成領域は規則的に配列さ
れている。膜厚１５０ｎｍ程度のタングステン・ポリサ
イド膜からなるワード線１０５ａが形成された後、１５
０ｎｍ程度の接合の深さを有したＮ+ 型ソース・ドレイ
ン拡散層１０７ａ，１０８ａが形成される。ＡＰＣＶＤ
もしくはＬＰＣＶＤ等により全面に酸化シリコン膜が堆
積され、さらにＣＭＰによりこれの表面が平坦化され、
３００ｎｍ程度の膜厚を有した層間絶縁膜１１２ａが形
成される。上記米国特許第５３１８９２５号明細書に記
載された製造方法と同様の方法により、膜厚ｄ（＝６０
ｎｍ）の酸化シリコン膜からなる絶縁膜スペーサ１１９
を側面に有し，Ｎ+ 型ソース・ドレイン拡散層１０７ａ
に達し，上端での開口径がＦからなるビット・コンタク
ト孔１１８ａが、層間絶縁膜１１２ａに形成される。膜
厚１５０ｎｍ程度のタングステン・シリサイド膜がスパ
ッタリングにより全面に形成される。このタングステン
・シリサイド膜がパターニングされ、線幅１．５Ｆ，間
隔Ｆからなるビット線１２４ａが形成される〔図３
（ａ），図４，図５（ａ），図７（ａ），図９
（ａ）〕。
素子分離領域には膜厚２５０ｎｍ程度のフィールド酸化
膜１０２ａが形成される。Ｐ型シリコン基板１０１ａの
表面の素子形成領域には膜厚８ｎｍ程度のゲート酸化膜
１０３ａが形成される。それぞれの素子形成領域はＴ字
型の形状を有し，これら素子形成領域は規則的に配列さ
れている。膜厚１５０ｎｍ程度のタングステン・ポリサ
イド膜からなるワード線１０５ａが形成された後、１５
０ｎｍ程度の接合の深さを有したＮ+ 型ソース・ドレイ
ン拡散層１０７ａ，１０８ａが形成される。ＡＰＣＶＤ
もしくはＬＰＣＶＤ等により全面に酸化シリコン膜が堆
積され、さらにＣＭＰによりこれの表面が平坦化され、
３００ｎｍ程度の膜厚を有した層間絶縁膜１１２ａが形
成される。上記米国特許第５３１８９２５号明細書に記
載された製造方法と同様の方法により、膜厚ｄ（＝６０
ｎｍ）の酸化シリコン膜からなる絶縁膜スペーサ１１９
を側面に有し，Ｎ+ 型ソース・ドレイン拡散層１０７ａ
に達し，上端での開口径がＦからなるビット・コンタク
ト孔１１８ａが、層間絶縁膜１１２ａに形成される。膜
厚１５０ｎｍ程度のタングステン・シリサイド膜がスパ
ッタリングにより全面に形成される。このタングステン
・シリサイド膜がパターニングされ、線幅１．５Ｆ，間
隔Ｆからなるビット線１２４ａが形成される〔図３
（ａ），図４，図５（ａ），図７（ａ），図９
（ａ）〕。
【００４７】次に、ＡＰＣＶＤもしくはＬＰＣＶＤ等に
より全面に酸化シリコン膜が堆積され、さらにＣＭＰに
よりこれの表面が平坦化されて、３００ｎｍ程度の膜厚
を有した層間絶縁膜１３２ａが形成される。続いて、膜
厚５０ｎｍの窒化シリコン膜からなるストッパ膜１３４
ａが、ＬＰＣＶＤにより全面に形成される〔図５
（ｂ），図７（ｂ），図９（ｂ）〕。
より全面に酸化シリコン膜が堆積され、さらにＣＭＰに
よりこれの表面が平坦化されて、３００ｎｍ程度の膜厚
を有した層間絶縁膜１３２ａが形成される。続いて、膜
厚５０ｎｍの窒化シリコン膜からなるストッパ膜１３４
ａが、ＬＰＣＶＤにより全面に形成される〔図５
（ｂ），図７（ｂ），図９（ｂ）〕。
【００４８】次に、膜厚５７０ｎｍ（＝ｈ）程度のＢＰ
ＳＧ膜もしくはＰＳＧ膜からなる犠牲膜１５３ａが、Ｌ
ＰＣＶＤにより全面に形成される。続いて、開口径がＦ
からなり最小パターン幅が１．５Ｆからなる（第１の）
フォト・レジスト膜パターン１７５ａが、犠牲膜１５３
ａの表面上に形成される。このフォト・レジスト膜１７
５ａの開口部は、概ねＮ+ 型ソース・ドレイン拡散層１
０８ａ直上に設けられている。フォト・レジスト膜１７
５ａをマスクにした第１の異方性ドライ・エッチングに
より、この犠牲膜１５３ａがテーパー・エッチングさ
れ、ダミー・コンタクト孔１８３ａが形成される。ダミ
ー・コンタクト孔１８３ａの上端の開口径はＦであり、
下端の開口径はＦ−２ｄ（＝８０ｎｍ）であり、テーパ
ー角θは６°程度である〔図５（ｃ），図７（ｃ），図
９（ｃ）〕。
ＳＧ膜もしくはＰＳＧ膜からなる犠牲膜１５３ａが、Ｌ
ＰＣＶＤにより全面に形成される。続いて、開口径がＦ
からなり最小パターン幅が１．５Ｆからなる（第１の）
フォト・レジスト膜パターン１７５ａが、犠牲膜１５３
ａの表面上に形成される。このフォト・レジスト膜１７
５ａの開口部は、概ねＮ+ 型ソース・ドレイン拡散層１
０８ａ直上に設けられている。フォト・レジスト膜１７
５ａをマスクにした第１の異方性ドライ・エッチングに
より、この犠牲膜１５３ａがテーパー・エッチングさ
れ、ダミー・コンタクト孔１８３ａが形成される。ダミ
ー・コンタクト孔１８３ａの上端の開口径はＦであり、
下端の開口径はＦ−２ｄ（＝８０ｎｍ）であり、テーパ
ー角θは６°程度である〔図５（ｃ），図７（ｃ），図
９（ｃ）〕。
【００４９】次に、第２の異方性ドライ・エッチングが
行なわれ、ストッパ膜１３４ａには第２の開口径（Ｆ−
２ｄ）を有した開口部が形成される。この第２の異方性
ドライ・エッチングに前後して、フォト・レジスト膜１
７５ａ（およびダミー・コンタクト孔１８３ａの側面を
覆う反応生成物）が除去される。
行なわれ、ストッパ膜１３４ａには第２の開口径（Ｆ−
２ｄ）を有した開口部が形成される。この第２の異方性
ドライ・エッチングに前後して、フォト・レジスト膜１
７５ａ（およびダミー・コンタクト孔１８３ａの側面を
覆う反応生成物）が除去される。
【００５０】その後、少なくともストッパ膜１３４ａに
設けられた開口部をマスクにした第３の異方性ドライ・
エッチングが行なわれ、スタッパ膜１３４ａ，層間絶縁
膜１３２ａおよび層間絶縁膜１１２ａを貫通してＮ+ 型
ソース・ドレイン拡散層１０８ａに達するノード・コン
タクト孔１３８ａが形成される。これらのノード・コン
タクト孔１３８ａの開口径はＦ−２ｄ（＝８０ｎｍ）を
有している。このため、これらのノード・コンタクト孔
１３８ａはＮ+ 型ソース・ドレイン拡散層１０８ａから
食み出すことはなく、ワード線１０５ａあるいはビット
線１２４ａに懸かることもない。この結果からも明らか
なように、本第１の実施の形態の適用により、ワード線
１０５ａの配線ピッチを２Ｆにすることが可能になる。
このエッチングに際して犠牲膜１５３ａも異方性エッチ
ングされ、犠牲膜１５３ａａが残置される〔図３，図
４，図６（ａ），図８（ａ），図９（ｄ）〕。
設けられた開口部をマスクにした第３の異方性ドライ・
エッチングが行なわれ、スタッパ膜１３４ａ，層間絶縁
膜１３２ａおよび層間絶縁膜１１２ａを貫通してＮ+ 型
ソース・ドレイン拡散層１０８ａに達するノード・コン
タクト孔１３８ａが形成される。これらのノード・コン
タクト孔１３８ａの開口径はＦ−２ｄ（＝８０ｎｍ）を
有している。このため、これらのノード・コンタクト孔
１３８ａはＮ+ 型ソース・ドレイン拡散層１０８ａから
食み出すことはなく、ワード線１０５ａあるいはビット
線１２４ａに懸かることもない。この結果からも明らか
なように、本第１の実施の形態の適用により、ワード線
１０５ａの配線ピッチを２Ｆにすることが可能になる。
このエッチングに際して犠牲膜１５３ａも異方性エッチ
ングされ、犠牲膜１５３ａａが残置される〔図３，図
４，図６（ａ），図８（ａ），図９（ｄ）〕。
【００５１】次に、ＨＦを用いたガス・エッチングによ
り、残置した犠牲膜１５３ａａが選択的に除去される。
このガス・エッチングによる犠牲膜の除去は、ストッパ
膜１３４ａに上記開口部を形成した直後に行なってもさ
しつかえない。膜厚８００ｎｍ程度のＮ+ 型多結晶シリ
コン膜（成膜段階でＮ+ 型）からなる導電体膜１６５ａ
が、ＬＰＣＶＤにより全面に形成される。続いて、導電
体膜１６５ａの表面上に第２のフォト・レジスト膜パタ
ーン１７６ａが形成される。これらの第２のフォトレジ
スト膜パターン１７６ａの最小パターン幅，最小間隔
は、ビット線１２４ａの線幅，間隔を反映して、１．５
Ｆ，Ｆである〔図３，図４，図６（ｂ），図８（ｂ），
図９（ｅ）〕。
り、残置した犠牲膜１５３ａａが選択的に除去される。
このガス・エッチングによる犠牲膜の除去は、ストッパ
膜１３４ａに上記開口部を形成した直後に行なってもさ
しつかえない。膜厚８００ｎｍ程度のＮ+ 型多結晶シリ
コン膜（成膜段階でＮ+ 型）からなる導電体膜１６５ａ
が、ＬＰＣＶＤにより全面に形成される。続いて、導電
体膜１６５ａの表面上に第２のフォト・レジスト膜パタ
ーン１７６ａが形成される。これらの第２のフォトレジ
スト膜パターン１７６ａの最小パターン幅，最小間隔
は、ビット線１２４ａの線幅，間隔を反映して、１．５
Ｆ，Ｆである〔図３，図４，図６（ｂ），図８（ｂ），
図９（ｅ）〕。
【００５２】次に、フォト・レジスト膜パターン１７６
ａをマスクにした第４の異方性ドライ・エッチングによ
り導電体膜１６５ａがパターニングされ、ストレージ・
ノード電極１４４ａが形成される。膜厚１０ｎｍ程度の
酸化タンタル膜からなる容量絶縁膜１４５ａが、プラズ
マ励起気相成長法（ＰＥＣＶＤ）により全面に形成され
る。このＰＥＣＶＤは、ペンタ・エトキシ・タンタル
（Ｔａ（ＯＣ2 Ｈ5 ）5）を１７０℃程度に気化させた
ガスと酸素（Ｏ2 ）とを原料ガスに用い、１３０Ｐａ程
度の圧力，４７０℃程度の温度のもとで行なわれる。さ
らに、膜厚１００ｎｍ程度の窒化チタン膜からなるセル
・プレート電極１４６ａがスパッタリングにより全面に
形成され、本第１の実施の形態を適用してのＤＲＡＭの
メモリ・セルが完成する〔図３，図４〕。
ａをマスクにした第４の異方性ドライ・エッチングによ
り導電体膜１６５ａがパターニングされ、ストレージ・
ノード電極１４４ａが形成される。膜厚１０ｎｍ程度の
酸化タンタル膜からなる容量絶縁膜１４５ａが、プラズ
マ励起気相成長法（ＰＥＣＶＤ）により全面に形成され
る。このＰＥＣＶＤは、ペンタ・エトキシ・タンタル
（Ｔａ（ＯＣ2 Ｈ5 ）5）を１７０℃程度に気化させた
ガスと酸素（Ｏ2 ）とを原料ガスに用い、１３０Ｐａ程
度の圧力，４７０℃程度の温度のもとで行なわれる。さ
らに、膜厚１００ｎｍ程度の窒化チタン膜からなるセル
・プレート電極１４６ａがスパッタリングにより全面に
形成され、本第１の実施の形態を適用してのＤＲＡＭの
メモリ・セルが完成する〔図３，図４〕。
【００５３】半導体装置の製造工程の断面模式図である
図１０，図１１を参照すると、本発明の第２の実施の形
態は、上層配線層の形成後にストッパ膜もパターニング
される点において上記第１の実施の形態と相違してお
り、以下のとおりになっている。本第２の実施の形態に
おいても、最小加工寸法Ｆは２００ｎｍであり、アライ
メント・マージンは４０ｎｍである。
図１０，図１１を参照すると、本発明の第２の実施の形
態は、上層配線層の形成後にストッパ膜もパターニング
される点において上記第１の実施の形態と相違してお
り、以下のとおりになっている。本第２の実施の形態に
おいても、最小加工寸法Ｆは２００ｎｍであり、アライ
メント・マージンは４０ｎｍである。
【００５４】まず、Ｐ型シリコン基板１０１ｂの表面の
素子分離領域，素子形成領域には、膜厚２５０ｎｍ程度
のフィールド酸化膜１０２ｂ，膜厚８ｎｍ程度のゲート
酸化膜１０３ｂが形成される。膜厚１５０ｎｍ程度のタ
ングステン・ポリサイド膜からなるゲート電極１０４ｂ
が形成された後、１５０ｎｍ程度の接合の深さを有した
Ｎ+ 型ソース・ドレイン拡散層１０６ｂが形成される。
ゲート電極１０４ｂの最小線幅（ゲート長）および最小
間隔とＮ+ 型ソース・ドレイン拡散層１０６ｂの最小線
幅（ゲート幅）および最小間隔とは、それぞれＦであ
る。平坦化された表面を有し，膜厚４００ｎｍ程度の酸
化シリコン膜からなる層間絶縁膜１１１ｂが全面に形成
される。膜厚５０ｎｍ程度の窒化シリコン膜からなるス
トッパ膜１１３ｂが全面に形成される〔図１０
（ａ）〕。
素子分離領域，素子形成領域には、膜厚２５０ｎｍ程度
のフィールド酸化膜１０２ｂ，膜厚８ｎｍ程度のゲート
酸化膜１０３ｂが形成される。膜厚１５０ｎｍ程度のタ
ングステン・ポリサイド膜からなるゲート電極１０４ｂ
が形成された後、１５０ｎｍ程度の接合の深さを有した
Ｎ+ 型ソース・ドレイン拡散層１０６ｂが形成される。
ゲート電極１０４ｂの最小線幅（ゲート長）および最小
間隔とＮ+ 型ソース・ドレイン拡散層１０６ｂの最小線
幅（ゲート幅）および最小間隔とは、それぞれＦであ
る。平坦化された表面を有し，膜厚４００ｎｍ程度の酸
化シリコン膜からなる層間絶縁膜１１１ｂが全面に形成
される。膜厚５０ｎｍ程度の窒化シリコン膜からなるス
トッパ膜１１３ｂが全面に形成される〔図１０
（ａ）〕。
【００５５】次に、膜厚５７０ｎｍ（＝ｈ）程度のＢＰ
ＳＧ膜もしくはＰＳＧ膜からなる犠牲膜１５１ｂが全面
に形成される。開口径（および最小パターン幅）がＦか
らなる（第１の）フォト・レジスト膜パターン１７１ｂ
が犠牲膜１５１ｂの表面上に形成される。フォト・レジ
スト膜１７１ｂをマスクにした第１の異方性ドライ・エ
ッチングが行なわれ、この犠牲膜１５１ｂがテーパー・
エッチングされてダミー・コンタクト孔１８１ｂが形成
される。ダミー・コンタクト孔１８１ｂの上端の開口
径，下端の開口径およびテーパー角θは、それぞれＦ，
Ｆ−２ｄ（＝８０ｎｍ）および６°程度である〔図１０
（ｂ）〕。
ＳＧ膜もしくはＰＳＧ膜からなる犠牲膜１５１ｂが全面
に形成される。開口径（および最小パターン幅）がＦか
らなる（第１の）フォト・レジスト膜パターン１７１ｂ
が犠牲膜１５１ｂの表面上に形成される。フォト・レジ
スト膜１７１ｂをマスクにした第１の異方性ドライ・エ
ッチングが行なわれ、この犠牲膜１５１ｂがテーパー・
エッチングされてダミー・コンタクト孔１８１ｂが形成
される。ダミー・コンタクト孔１８１ｂの上端の開口
径，下端の開口径およびテーパー角θは、それぞれＦ，
Ｆ−２ｄ（＝８０ｎｍ）および６°程度である〔図１０
（ｂ）〕。
【００５６】次に、例えばフォト・レジスト膜パターン
１７１ｂを除去した後、第２の異方性ドライ・エッチン
グが行なわれ、ストッパ膜１１３ｂには開口径（Ｆ−２
ｄ）を有した開口部が形成される。例えば犠牲膜１５１
ｂをＨＦのガス・エッチングにより除去した後、ストッ
パ膜１１３ｂに設けられた開口部をマスクにした第３の
異方性ドライ・エッチングが行なわれ、層間絶縁膜１１
１ｂにはゲート電極１０４ｂあるいはＮ+ 型ソース・ド
レイン拡散層１０６ｂに達するコンタクト孔１１７ｂが
形成される。これらのコンタクト孔１１７ｂも開口径は
Ｆ−２ｄ（＝８０ｎｍ）であることから、これらのコン
タクト孔１１７ｂもゲート電極１０４ｂ，Ｎ+ 型ソース
・ドレイン拡散層１０６ｂから食み出すことはない。こ
の結果、本第２の実施の形態においても下層配線層の配
線ピッチを２Ｆにすることが可能になる〔図１０
（ｃ）〕。
１７１ｂを除去した後、第２の異方性ドライ・エッチン
グが行なわれ、ストッパ膜１１３ｂには開口径（Ｆ−２
ｄ）を有した開口部が形成される。例えば犠牲膜１５１
ｂをＨＦのガス・エッチングにより除去した後、ストッ
パ膜１１３ｂに設けられた開口部をマスクにした第３の
異方性ドライ・エッチングが行なわれ、層間絶縁膜１１
１ｂにはゲート電極１０４ｂあるいはＮ+ 型ソース・ド
レイン拡散層１０６ｂに達するコンタクト孔１１７ｂが
形成される。これらのコンタクト孔１１７ｂも開口径は
Ｆ−２ｄ（＝８０ｎｍ）であることから、これらのコン
タクト孔１１７ｂもゲート電極１０４ｂ，Ｎ+ 型ソース
・ドレイン拡散層１０６ｂから食み出すことはない。こ
の結果、本第２の実施の形態においても下層配線層の配
線ピッチを２Ｆにすることが可能になる〔図１０
（ｃ）〕。
【００５７】その後、例えば膜厚２５０ｎｍ程度のＮ+
型多結晶シリコン膜（成膜段階でＮ+ 型）からなる導電
体膜１６１ｂが全面に形成され、導電体膜１６１ｂの表
面上に第２のフォト・レジスト膜パターン１７３ｂが形
成される。コンタクト孔１１７ｂがＦ−２ｄの開口径を
有することから、これらの第２のフォトレジスト膜パタ
ーン１７３ｂの最小パターン幅，最小間隔もＦにするこ
とが容易である〔図１１（ａ）〕。
型多結晶シリコン膜（成膜段階でＮ+ 型）からなる導電
体膜１６１ｂが全面に形成され、導電体膜１６１ｂの表
面上に第２のフォト・レジスト膜パターン１７３ｂが形
成される。コンタクト孔１１７ｂがＦ−２ｄの開口径を
有することから、これらの第２のフォトレジスト膜パタ
ーン１７３ｂの最小パターン幅，最小間隔もＦにするこ
とが容易である〔図１１（ａ）〕。
【００５８】次に、フォト・レジスト膜パターン１７３
ｂをマスクにした第４の異方性ドライ・エッチングによ
り導電体膜１６１ｂがパターニングされ、上層配線層１
２３ｂが形成される。さらに第５の異方性ドライ・エッ
チングによりストッパ膜１１３ｂがパターニングされ、
ストッパ膜１１３ｂａが残置される〔図１１（ｂ）〕。
ｂをマスクにした第４の異方性ドライ・エッチングによ
り導電体膜１６１ｂがパターニングされ、上層配線層１
２３ｂが形成される。さらに第５の異方性ドライ・エッ
チングによりストッパ膜１１３ｂがパターニングされ、
ストッパ膜１１３ｂａが残置される〔図１１（ｂ）〕。
【００５９】本第２の実施の形態は、上記第１の実施の
形態の有した効果を有している。上記のような適用では
本第２の実施の形態固有の効果は顕在化しないが、ＣＯ
Ｂ型のＤＲＡＭのメモリ・セルの形成への本第２の実施
の形態の適用のように、本第２の実施の形態を複数回適
用する際には、本第２の実施の形態固有の効果が顕在化
する。
形態の有した効果を有している。上記のような適用では
本第２の実施の形態固有の効果は顕在化しないが、ＣＯ
Ｂ型のＤＲＡＭのメモリ・セルの形成への本第２の実施
の形態の適用のように、本第２の実施の形態を複数回適
用する際には、本第２の実施の形態固有の効果が顕在化
する。
【００６０】ＣＯＢ型のＤＲＡＭのメモリ・セルの平面
模式図である図１２と断面模式図である図１３とを参照
すると、本第２の実施の形態を適用したＤＲＡＭのメモ
リ・セルの構成は以下のようになっている。なお、図１
２（ａ）はビット線より下の構造を示す平面模式図であ
り、図１２（ｂ）はビット・コンタクト孔，ビット線，
ノード・コンタクト孔およびストレージ・ノード電極の
位置関係を示す平面模式図である。図１３（ａ），
（ｂ）および（ｃ）は、図１２のＡＡ線，ＢＢ線および
ＣＣ線での断面模式図である。
模式図である図１２と断面模式図である図１３とを参照
すると、本第２の実施の形態を適用したＤＲＡＭのメモ
リ・セルの構成は以下のようになっている。なお、図１
２（ａ）はビット線より下の構造を示す平面模式図であ
り、図１２（ｂ）はビット・コンタクト孔，ビット線，
ノード・コンタクト孔およびストレージ・ノード電極の
位置関係を示す平面模式図である。図１３（ａ），
（ｂ）および（ｃ）は、図１２のＡＡ線，ＢＢ線および
ＣＣ線での断面模式図である。
【００６１】ＭＯＳトランジスタはゲート酸化膜１０３
ｂ，ゲート電極を兼るワード線１０５ｂ，Ｎ+ 型ソース
・ドレイン拡散層１０７ｂおよびＮ+ 型ソース・ドレイ
ン拡散層１０８ｂから構成されている。ワード線１０５
ｂは膜厚１５０ｎｍ程度のタングステン・ポリサイド膜
から形成されている。これらワード線１０５ｂの間隔，
線幅はＦであり、ワード線１０５ｂの配線ピッチは２Ｆ
である。Ｎ+ 型ソース・ドレイン拡散層１０７ｂおよび
１０８ｂの接合の深さはそれぞれ１５０ｎｍ程度であ
り、Ｎ+ 型ソース・ドレイン拡散層１０８ｂの線幅およ
びＮ+ 型ソース・ドレイン拡散層１０７ｂの最小線幅は
Ｆである。これらのＭＯＳトランジスタは酸化シリコン
膜からなる第１の層間絶縁膜１１２ｂにより覆われてい
る。層間絶縁膜１１２ｂの表面は平坦化されており、Ｎ
+ 型ソース・ドレイン拡散層１０７ｂ，１０８ｂ直上で
の層間絶縁膜１１２ｂの膜厚は３００ｎｍ程度である。
ｂ，ゲート電極を兼るワード線１０５ｂ，Ｎ+ 型ソース
・ドレイン拡散層１０７ｂおよびＮ+ 型ソース・ドレイ
ン拡散層１０８ｂから構成されている。ワード線１０５
ｂは膜厚１５０ｎｍ程度のタングステン・ポリサイド膜
から形成されている。これらワード線１０５ｂの間隔，
線幅はＦであり、ワード線１０５ｂの配線ピッチは２Ｆ
である。Ｎ+ 型ソース・ドレイン拡散層１０７ｂおよび
１０８ｂの接合の深さはそれぞれ１５０ｎｍ程度であ
り、Ｎ+ 型ソース・ドレイン拡散層１０８ｂの線幅およ
びＮ+ 型ソース・ドレイン拡散層１０７ｂの最小線幅は
Ｆである。これらのＭＯＳトランジスタは酸化シリコン
膜からなる第１の層間絶縁膜１１２ｂにより覆われてい
る。層間絶縁膜１１２ｂの表面は平坦化されており、Ｎ
+ 型ソース・ドレイン拡散層１０７ｂ，１０８ｂ直上で
の層間絶縁膜１１２ｂの膜厚は３００ｎｍ程度である。
【００６２】層間絶縁膜１１２ｂにはＮ+ 型ソース・ド
レイン拡散層１０７ｂに達するビット・コンタクト孔１
１８ｂが設けられている。ビット・コンタクト孔１１８
ｂの形成には本第２の実施の形態が適用されており、ビ
ット・コンタクト孔１１８ｂの開口径はＦ−２ｄ（＝８
０ｎｍ）である。ビット・コンタクト孔１１８ｂを介し
てＮ+ 型ソース・ドレイン拡散層１０７ｂに直接に接続
されるビット線１２４ｂは、（ビット線１２４ｂ直下に
残置された）ストッパ膜１１４ｂａを介して、層間絶縁
膜１１２ｂの表面上に設けられている。ビット線１２４
ｂは膜厚１５０ｎｍ程度のタングステン・シリサイド膜
からなり、ビット線１２４ｂの線幅，間隔はそれぞれＦ
である。
レイン拡散層１０７ｂに達するビット・コンタクト孔１
１８ｂが設けられている。ビット・コンタクト孔１１８
ｂの形成には本第２の実施の形態が適用されており、ビ
ット・コンタクト孔１１８ｂの開口径はＦ−２ｄ（＝８
０ｎｍ）である。ビット・コンタクト孔１１８ｂを介し
てＮ+ 型ソース・ドレイン拡散層１０７ｂに直接に接続
されるビット線１２４ｂは、（ビット線１２４ｂ直下に
残置された）ストッパ膜１１４ｂａを介して、層間絶縁
膜１１２ｂの表面上に設けられている。ビット線１２４
ｂは膜厚１５０ｎｍ程度のタングステン・シリサイド膜
からなり、ビット線１２４ｂの線幅，間隔はそれぞれＦ
である。
【００６３】層間絶縁膜１１２ｂは、平坦化された表面
を有し，膜厚３５０ｎｍ程度の酸化シリコン膜からなる
第２の層間絶縁膜１３２ｂにより覆われている。本第２
の実施の形態を適用して形成されたノード・コンタクト
孔１３８ｂは、層間絶縁膜１３２ｂ，１１２ｂを貫通し
てＮ+ 型ソース・ドレイン拡散層１０８ｂに達してい
る。ノード・コンタクト孔１３８ｂの開口径もＦ−２ｄ
（＝８０ｎｍ）であることから、ワード線１０５ｂある
いはビット線１２４ｂとノード・コンタクト孔１３８ｂ
との平均間隔はｄであり、最小間隔はｄ−「アライメン
ト・マージン」（＝２０ｎｍ）になり、ストレージ・ノ
ード電極とこれらワード線１０５ａあるいはビット線１
２４ｂとの間の絶縁分離は確保できる。
を有し，膜厚３５０ｎｍ程度の酸化シリコン膜からなる
第２の層間絶縁膜１３２ｂにより覆われている。本第２
の実施の形態を適用して形成されたノード・コンタクト
孔１３８ｂは、層間絶縁膜１３２ｂ，１１２ｂを貫通し
てＮ+ 型ソース・ドレイン拡散層１０８ｂに達してい
る。ノード・コンタクト孔１３８ｂの開口径もＦ−２ｄ
（＝８０ｎｍ）であることから、ワード線１０５ｂある
いはビット線１２４ｂとノード・コンタクト孔１３８ｂ
との平均間隔はｄであり、最小間隔はｄ−「アライメン
ト・マージン」（＝２０ｎｍ）になり、ストレージ・ノ
ード電極とこれらワード線１０５ａあるいはビット線１
２４ｂとの間の絶縁分離は確保できる。
【００６４】ノード・コンタクト孔１３８ｂを介してＮ
+ 型ソース・ドレイン拡散層１０８ｂに直接に接続され
るストレージ・ノード電極１４４ｂは、（ストレージ・
ノード電極１４４ｂ直下に残置された）ストッパ膜１３
４ｂａを介して、層間絶縁膜１３２ｂの表面上に設けら
れている。ストレージ・ノード電極１４４ｂは膜厚８０
０ｎｍ程度のＮ+ 型多結晶シリコン膜からなり、ストレ
ージ・ノード電極１４４ｂの幅，長さおよび間隔はＦ，
３ＦおよびＦになっている。ストレージ・ノード電極１
４４ｂの表面は膜厚１０ｎｍ程度の酸化タンタル膜から
なる容量絶縁膜１４５ｂにより覆われ、さらにこの容量
絶縁膜１４５ｂは膜厚１００ｎｍ程度の窒化チタン膜か
らなるセル・プレート電極１４６ｂにより覆われてい
る。
+ 型ソース・ドレイン拡散層１０８ｂに直接に接続され
るストレージ・ノード電極１４４ｂは、（ストレージ・
ノード電極１４４ｂ直下に残置された）ストッパ膜１３
４ｂａを介して、層間絶縁膜１３２ｂの表面上に設けら
れている。ストレージ・ノード電極１４４ｂは膜厚８０
０ｎｍ程度のＮ+ 型多結晶シリコン膜からなり、ストレ
ージ・ノード電極１４４ｂの幅，長さおよび間隔はＦ，
３ＦおよびＦになっている。ストレージ・ノード電極１
４４ｂの表面は膜厚１０ｎｍ程度の酸化タンタル膜から
なる容量絶縁膜１４５ｂにより覆われ、さらにこの容量
絶縁膜１４５ｂは膜厚１００ｎｍ程度の窒化チタン膜か
らなるセル・プレート電極１４６ｂにより覆われてい
る。
【００６５】本第２の実施の形態を適用したＤＲＡＭの
メモリ・セルは上記のような構成からなることから、こ
のＤＲＡＭのメモリ・セルのセル・サイズは、理想的な
値である８Ｆ2 （＝４Ｆ×２Ｆ）になる。
メモリ・セルは上記のような構成からなることから、こ
のＤＲＡＭのメモリ・セルのセル・サイズは、理想的な
値である８Ｆ2 （＝４Ｆ×２Ｆ）になる。
【００６６】図１２と、図１３と、図１２のＡＡ線での
製造工程の断面模式図である図１４，図１５および図１
６と、図１２のＢＢ線での製造工程の断面模式図である
図１７，図１８および図１９と、図１２のＣＣ線での製
造工程の断面模式図である図２０およぶ図２１とを併せ
て参照すると、上記第２の実施と形態の適用例のＤＲＡ
Ｍは、次のように形成される。
製造工程の断面模式図である図１４，図１５および図１
６と、図１２のＢＢ線での製造工程の断面模式図である
図１７，図１８および図１９と、図１２のＣＣ線での製
造工程の断面模式図である図２０およぶ図２１とを併せ
て参照すると、上記第２の実施と形態の適用例のＤＲＡ
Ｍは、次のように形成される。
【００６７】まず、Ｐ型シリコン基板１０１ｂの表面の
素子分離領域には膜厚２５０ｎｍ程度のフィールド酸化
膜１０２ｂが形成される。Ｐ型シリコン基板１０１ｂの
表面の素子形成領域には膜厚８ｎｍ程度のゲート酸化膜
１０３ｂが形成される。それぞれの素子形成領域はＴ字
型の形状を有し，これら素子形成領域は規則的に配列さ
れている。膜厚１５０ｎｍ程度のタングステン・ポリサ
イド膜からなるワード線１０５ｂが形成された後、１５
０ｎｍ程度の接合の深さを有したＮ+ 型ソース・ドレイ
ン拡散層１０７ｂ，１０８ｂが形成される。ＡＰＣＶＤ
もしくはＬＰＣＶＤ等により全面に酸化シリコン膜が堆
積され、さらにＣＭＰによりこれの表面が平坦化され、
３００ｎｍ程度の膜厚を有した層間絶縁膜１１２ｂが形
成される。膜厚５０ｎｍ程度の窒化シリコン膜からなる
（第１の）ストッパ膜１１４ｂが全面に形成される。次
に、膜厚５７０ｎｍ（＝ｈ）程度のＢＰＳＧ膜もしくは
ＰＳＧ膜からなる（第１の）犠牲膜１５２ｂが全面に形
成される。開口径（および最小パターン幅）がＦからな
る（第１段階の第１の）フォト・レジスト膜パターン１
７２ｂが犠牲膜１５２ｂの表面上に形成される。フォト
・レジスト膜１７２ｂをマスクにした第１段階の第１の
異方性ドライ・エッチングが行なわれ、この犠牲膜１５
２ｂがテーパー・エッチングされてダミー・コンタクト
孔１８２ｂが形成される。ダミー・コンタクト孔１８２
ｂの上端の開口径，下端の開口径およびテーパー角θ
は、それぞれＦ，Ｆ−２ｄ（＝８０ｎｍ）および６°程
度である〔図１４（ａ），図１７（ａ），図２０
（ａ）〕。
素子分離領域には膜厚２５０ｎｍ程度のフィールド酸化
膜１０２ｂが形成される。Ｐ型シリコン基板１０１ｂの
表面の素子形成領域には膜厚８ｎｍ程度のゲート酸化膜
１０３ｂが形成される。それぞれの素子形成領域はＴ字
型の形状を有し，これら素子形成領域は規則的に配列さ
れている。膜厚１５０ｎｍ程度のタングステン・ポリサ
イド膜からなるワード線１０５ｂが形成された後、１５
０ｎｍ程度の接合の深さを有したＮ+ 型ソース・ドレイ
ン拡散層１０７ｂ，１０８ｂが形成される。ＡＰＣＶＤ
もしくはＬＰＣＶＤ等により全面に酸化シリコン膜が堆
積され、さらにＣＭＰによりこれの表面が平坦化され、
３００ｎｍ程度の膜厚を有した層間絶縁膜１１２ｂが形
成される。膜厚５０ｎｍ程度の窒化シリコン膜からなる
（第１の）ストッパ膜１１４ｂが全面に形成される。次
に、膜厚５７０ｎｍ（＝ｈ）程度のＢＰＳＧ膜もしくは
ＰＳＧ膜からなる（第１の）犠牲膜１５２ｂが全面に形
成される。開口径（および最小パターン幅）がＦからな
る（第１段階の第１の）フォト・レジスト膜パターン１
７２ｂが犠牲膜１５２ｂの表面上に形成される。フォト
・レジスト膜１７２ｂをマスクにした第１段階の第１の
異方性ドライ・エッチングが行なわれ、この犠牲膜１５
２ｂがテーパー・エッチングされてダミー・コンタクト
孔１８２ｂが形成される。ダミー・コンタクト孔１８２
ｂの上端の開口径，下端の開口径およびテーパー角θ
は、それぞれＦ，Ｆ−２ｄ（＝８０ｎｍ）および６°程
度である〔図１４（ａ），図１７（ａ），図２０
（ａ）〕。
【００６８】次に、例えばフォト・レジスト膜パターン
１７２ｂを除去した後、第１段階の第２の異方性ドライ
・エッチングが行なわれ、ストッパ膜１１４ｂには開口
径（Ｆ−２ｄ）を有した開口部が形成される。例えば犠
牲膜１５２ｂをＨＦのガス・エッチングにより除去した
後、ストッパ膜１１４ｂに設けられた開口部をマスクに
した第１段階の第３の異方性ドライ・エッチングが行な
われ、層間絶縁膜１１２ｂにはＮ+ 型ソース・ドレイン
拡散層１０７ｂに達するコンタクト孔１１８ｂが形成さ
れる。これらのコンタクト孔１１８ｂも開口径はＦ−２
ｄ（＝８０ｎｍ）であることから、これらのコンタクト
孔１１８ｂもＮ+ 型ソース・ドレイン拡散層１０７ｂか
ら食み出すことはなことから、ワード線１０５ｂの配線
ピッチを２Ｆにすることが可能になる〔図１２（ａ），
図１３，図１４（ｂ），図１７（ｂ），図２０
（ｂ）〕。
１７２ｂを除去した後、第１段階の第２の異方性ドライ
・エッチングが行なわれ、ストッパ膜１１４ｂには開口
径（Ｆ−２ｄ）を有した開口部が形成される。例えば犠
牲膜１５２ｂをＨＦのガス・エッチングにより除去した
後、ストッパ膜１１４ｂに設けられた開口部をマスクに
した第１段階の第３の異方性ドライ・エッチングが行な
われ、層間絶縁膜１１２ｂにはＮ+ 型ソース・ドレイン
拡散層１０７ｂに達するコンタクト孔１１８ｂが形成さ
れる。これらのコンタクト孔１１８ｂも開口径はＦ−２
ｄ（＝８０ｎｍ）であることから、これらのコンタクト
孔１１８ｂもＮ+ 型ソース・ドレイン拡散層１０７ｂか
ら食み出すことはなことから、ワード線１０５ｂの配線
ピッチを２Ｆにすることが可能になる〔図１２（ａ），
図１３，図１４（ｂ），図１７（ｂ），図２０
（ｂ）〕。
【００６９】その後、例えば膜厚１５０ｎｍ程度のタン
グステン・シリサイド膜からなる導電体膜１６３ｂが全
面に形成され、導電体膜１６３ｂの表面上に第１段階の
第２のフォト・レジスト膜パターン１７４ｂが形成され
る。コンタクト孔１１８ｂがＦ−２ｄの開口径を有する
ことから、これらフォトレジスト膜パターン１７４ｂの
最小パターン幅，最小間隔もＦにすることが容易である
〔図１４（ｃ），図１７（ｃ），図２０（ｃ）〕。
グステン・シリサイド膜からなる導電体膜１６３ｂが全
面に形成され、導電体膜１６３ｂの表面上に第１段階の
第２のフォト・レジスト膜パターン１７４ｂが形成され
る。コンタクト孔１１８ｂがＦ−２ｄの開口径を有する
ことから、これらフォトレジスト膜パターン１７４ｂの
最小パターン幅，最小間隔もＦにすることが容易である
〔図１４（ｃ），図１７（ｃ），図２０（ｃ）〕。
【００７０】次に、フォト・レジスト膜パターン１７４
ｂをマスクにした第１段階の第４の異方性ドライ・エッ
チングにより導電体膜１６３ｂがパターニングされ、ビ
ット線１２４ｂが形成される。さらに第１段階の第５の
異方性ドライ・エッチングによりストッパ膜１１４ｂが
パターニングされ、ストッパ膜１１４ｂａが残置される
〔図１２，図１３，図１５（ａ），図１８（ａ），図２
０（ｄ）〕。
ｂをマスクにした第１段階の第４の異方性ドライ・エッ
チングにより導電体膜１６３ｂがパターニングされ、ビ
ット線１２４ｂが形成される。さらに第１段階の第５の
異方性ドライ・エッチングによりストッパ膜１１４ｂが
パターニングされ、ストッパ膜１１４ｂａが残置される
〔図１２，図１３，図１５（ａ），図１８（ａ），図２
０（ｄ）〕。
【００７１】次に、表面が平坦化され，３５０ｎｍ程度
の膜厚を有した酸化シリコン膜からなる（第２の）層間
絶縁膜１３２ｂが形成される。層間絶縁膜１３２ｂの膜
厚が（第１の実施の形態の適用例の）層間絶縁膜１３４
ａの膜厚より厚いのは、ビット線１２４ｂ直下に残置さ
れたストッパ膜１１４ｂａに起因している。膜厚５０ｎ
ｍの窒化シリコン膜からなる（第２の）ストッパ膜１３
４ｂが全面に形成される。膜厚５７０ｎｍ程度のＢＰＳ
Ｇ膜もしくはＰＳＧ膜からなる（第２の）犠牲膜１５３
ｂが全面に形成される。続いて、開口径および最小パタ
ーン幅がＦからなる（第２段階の第１の）フォト・レジ
スト膜パターン１７５ｂが、犠牲膜１５３ｂの表面上に
形成される。フォト・レジスト膜１７５ｂをマスクにし
た第２段階の第１の異方性ドライ・エッチングが行なわ
れ、この犠牲膜１５３ｂがテーパー・エッチングされて
（第２の）ダミー・コンタクト孔１８３ｂが形成され
る。ダミー・コンタクト孔１８３ｂの上端の開口径はＦ
であり、下端の開口径はＦ−２ｄ（＝８０ｎｍ）であ
り、テーパー角θは６°程度である〔図１５（ｂ），図
１８（ｂ），図２０（ｅ）〕。
の膜厚を有した酸化シリコン膜からなる（第２の）層間
絶縁膜１３２ｂが形成される。層間絶縁膜１３２ｂの膜
厚が（第１の実施の形態の適用例の）層間絶縁膜１３４
ａの膜厚より厚いのは、ビット線１２４ｂ直下に残置さ
れたストッパ膜１１４ｂａに起因している。膜厚５０ｎ
ｍの窒化シリコン膜からなる（第２の）ストッパ膜１３
４ｂが全面に形成される。膜厚５７０ｎｍ程度のＢＰＳ
Ｇ膜もしくはＰＳＧ膜からなる（第２の）犠牲膜１５３
ｂが全面に形成される。続いて、開口径および最小パタ
ーン幅がＦからなる（第２段階の第１の）フォト・レジ
スト膜パターン１７５ｂが、犠牲膜１５３ｂの表面上に
形成される。フォト・レジスト膜１７５ｂをマスクにし
た第２段階の第１の異方性ドライ・エッチングが行なわ
れ、この犠牲膜１５３ｂがテーパー・エッチングされて
（第２の）ダミー・コンタクト孔１８３ｂが形成され
る。ダミー・コンタクト孔１８３ｂの上端の開口径はＦ
であり、下端の開口径はＦ−２ｄ（＝８０ｎｍ）であ
り、テーパー角θは６°程度である〔図１５（ｂ），図
１８（ｂ），図２０（ｅ）〕。
【００７２】次に、フォト・レジスト膜１７５ｂを除去
した後、第２段階の第２の異方性ドライ・エッチングが
行なわれ、ストッパ膜１３４ｂには第２の開口径（Ｆ−
２ｄ）を有した開口部が形成される。犠牲膜１５３ｂを
除去した後、ストッパ膜１３４ｂに設けられた開口部を
マスクにした第２段階の第３の異方性ドライ・エッチン
グが行なわれ、ストッパ膜１３４ｂ，層間絶縁膜１３２
ｂおよび層間絶縁膜１１２ｂを貫通してＮ+ 型ソース・
ドレイン拡散層１０８ｂに達するノード・コンタクト孔
１３８ｂが形成される。これらのノード・コンタクト孔
１３８ｂの開口径はＦ−２ｄ（＝８０ｎｍ）を有してい
る〔図１２，図１３，図１５（ｃ），図１８（ｃ），図
２０（ｆ）〕。
した後、第２段階の第２の異方性ドライ・エッチングが
行なわれ、ストッパ膜１３４ｂには第２の開口径（Ｆ−
２ｄ）を有した開口部が形成される。犠牲膜１５３ｂを
除去した後、ストッパ膜１３４ｂに設けられた開口部を
マスクにした第２段階の第３の異方性ドライ・エッチン
グが行なわれ、ストッパ膜１３４ｂ，層間絶縁膜１３２
ｂおよび層間絶縁膜１１２ｂを貫通してＮ+ 型ソース・
ドレイン拡散層１０８ｂに達するノード・コンタクト孔
１３８ｂが形成される。これらのノード・コンタクト孔
１３８ｂの開口径はＦ−２ｄ（＝８０ｎｍ）を有してい
る〔図１２，図１３，図１５（ｃ），図１８（ｃ），図
２０（ｆ）〕。
【００７３】上記第１の実施の形態のＤＲＡＭの形成に
対する適用は１回の適用のみであった。これは、上記第
１の実施の形態では、層間絶縁膜の表面上に設けられた
ストッパ膜の除去工程がないことによる。これに対して
本第２の実施の形態では、（例えば上記ビット線１２４
ｂ形成後の上記第１段階の第５の異方性ドライ・エッチ
ングのように）ストッパ膜を除去する工程があることか
ら、ビット・コンタクト孔１１８ｂの形成に適用し、さ
らにノード・コンタクト孔１３８ｂの形成に際しても本
第２の実施の形態を適用することが可能になる。すなわ
ち、本第２の実施の形態が複数回適用することが可能な
のは、（それぞれのダミー・コンタクト孔を形成した後
に）行なわれるそれぞれのコンタクト孔の形成のための
異方性ドライ・エッチングが、同一材料のみから構成さ
れた層間絶縁膜に対して行なわれるからである。
対する適用は１回の適用のみであった。これは、上記第
１の実施の形態では、層間絶縁膜の表面上に設けられた
ストッパ膜の除去工程がないことによる。これに対して
本第２の実施の形態では、（例えば上記ビット線１２４
ｂ形成後の上記第１段階の第５の異方性ドライ・エッチ
ングのように）ストッパ膜を除去する工程があることか
ら、ビット・コンタクト孔１１８ｂの形成に適用し、さ
らにノード・コンタクト孔１３８ｂの形成に際しても本
第２の実施の形態を適用することが可能になる。すなわ
ち、本第２の実施の形態が複数回適用することが可能な
のは、（それぞれのダミー・コンタクト孔を形成した後
に）行なわれるそれぞれのコンタクト孔の形成のための
異方性ドライ・エッチングが、同一材料のみから構成さ
れた層間絶縁膜に対して行なわれるからである。
【００７４】次に、膜厚８００ｎｍ程度のＮ+ 型多結晶
シリコン膜（成膜段階でＮ+ 型）からなる導電体膜１６
５ｂが、ＬＰＣＶＤにより全面に形成される。続いて、
導電体膜１６５ｂの表面上に第２段階の第２のフォト・
レジスト膜パターン１７６ｂが形成される。これらのフ
ォトレジスト膜パターン１７６ｂの最小パターン幅およ
び最小間隔は、ビット線１２４ｂの線幅，間隔を反映し
て、それぞれＦである〔図１２，図１３，図１６，図１
９，図２１〕。
シリコン膜（成膜段階でＮ+ 型）からなる導電体膜１６
５ｂが、ＬＰＣＶＤにより全面に形成される。続いて、
導電体膜１６５ｂの表面上に第２段階の第２のフォト・
レジスト膜パターン１７６ｂが形成される。これらのフ
ォトレジスト膜パターン１７６ｂの最小パターン幅およ
び最小間隔は、ビット線１２４ｂの線幅，間隔を反映し
て、それぞれＦである〔図１２，図１３，図１６，図１
９，図２１〕。
【００７５】次に、フォト・レジスト膜パターン１７３
ｂをマスクにした第２段階の第４の異方性ドライ・エッ
チングにより導電体膜１６５ｂがパターニングされ、ス
トレージ・ノード電極１４４ｂが形成される。さらにス
トッパ膜１３４ｂに対して第２段階の第５の異方性ドラ
イ・エッチングが行なわれ、ストッパ膜１３４ｂａが残
置される。膜厚１０ｎｍ程度の酸化タンタル膜からなる
容量絶縁膜１４５ｂが、ＰＥＣＶＤにより全面に形成さ
れる。さらに、膜厚１００ｎｍ程度の窒化チタン膜から
なるセル・プレート電極１４６ｂがスパッタリングによ
り全面に形成され、本第１の実施の形態を適用してのＤ
ＲＡＭのメモリ・セルが完成する〔図１２，図１３〕。
ｂをマスクにした第２段階の第４の異方性ドライ・エッ
チングにより導電体膜１６５ｂがパターニングされ、ス
トレージ・ノード電極１４４ｂが形成される。さらにス
トッパ膜１３４ｂに対して第２段階の第５の異方性ドラ
イ・エッチングが行なわれ、ストッパ膜１３４ｂａが残
置される。膜厚１０ｎｍ程度の酸化タンタル膜からなる
容量絶縁膜１４５ｂが、ＰＥＣＶＤにより全面に形成さ
れる。さらに、膜厚１００ｎｍ程度の窒化チタン膜から
なるセル・プレート電極１４６ｂがスパッタリングによ
り全面に形成され、本第１の実施の形態を適用してのＤ
ＲＡＭのメモリ・セルが完成する〔図１２，図１３〕。
【００７６】半導体装置の製造工程の断面模式図である
図２２，図２３を参照すると、本発明の第３の実施の形
態は、ストッパ膜が導電体膜からなり、コンタクト孔に
はコンタクト・プラグが形成され、さらに上層配線層の
形成前にストッパ膜が除去されるという特徴を有し、以
下のとおりになっている。本第３の実施の形態において
も、最小加工寸法Ｆは２００ｎｍであり、アライメント
・マージンは４０ｎｍである。
図２２，図２３を参照すると、本発明の第３の実施の形
態は、ストッパ膜が導電体膜からなり、コンタクト孔に
はコンタクト・プラグが形成され、さらに上層配線層の
形成前にストッパ膜が除去されるという特徴を有し、以
下のとおりになっている。本第３の実施の形態において
も、最小加工寸法Ｆは２００ｎｍであり、アライメント
・マージンは４０ｎｍである。
【００７７】まず、Ｐ型シリコン基板１０１ｃの表面の
素子分離領域，素子形成領域には、膜厚２５０ｎｍ程度
のフィールド酸化膜１０２ｃ，膜厚８ｎｍ程度のゲート
酸化膜１０３ｃが形成される。膜厚１５０ｎｍ程度のタ
ングステン・ポリサイド膜からなるゲート電極１０４ｃ
が形成された後、１５０ｎｍ程度の接合の深さを有した
Ｎ+ 型ソース・ドレイン拡散層１０６ｃが形成される。
ゲート電極１０４ｃの最小線幅（ゲート長）および最小
間隔とＮ+ 型ソース・ドレイン拡散層１０６ｃの最小線
幅（ゲート幅）および最小間隔とは、それぞれＦであ
る。平坦化された表面を有し，膜厚４００ｎｍ程度の酸
化シリコン膜からなる層間絶縁膜１１１ｃが全面に形成
される。例えば膜厚５０ｎｍ程度のＮ+ 型多結晶シリコ
ン膜等の第１の導電体膜からなるストッパ膜１１５ｃが
全面に形成される〔図２２（ａ）〕。ストッパ膜として
はＮ+ 型多結晶シリコン膜に限定されるものではない。
このストッパ膜に要求されるのは、このストッパ膜に開
口部が設けられた後に行なう層間絶縁膜へのコンタクト
孔の形成の際の異方性ドライ・エッチングに際してエッ
チング・マスクとして機能することと、さらにこのスト
ッパ膜上に形成される犠牲膜の選択的な除去が支障なく
行なえることとであるから、このストッパ膜としては例
えばタングステン・シリサイド膜，窒化チタン膜等を用
いてもよい。
素子分離領域，素子形成領域には、膜厚２５０ｎｍ程度
のフィールド酸化膜１０２ｃ，膜厚８ｎｍ程度のゲート
酸化膜１０３ｃが形成される。膜厚１５０ｎｍ程度のタ
ングステン・ポリサイド膜からなるゲート電極１０４ｃ
が形成された後、１５０ｎｍ程度の接合の深さを有した
Ｎ+ 型ソース・ドレイン拡散層１０６ｃが形成される。
ゲート電極１０４ｃの最小線幅（ゲート長）および最小
間隔とＮ+ 型ソース・ドレイン拡散層１０６ｃの最小線
幅（ゲート幅）および最小間隔とは、それぞれＦであ
る。平坦化された表面を有し，膜厚４００ｎｍ程度の酸
化シリコン膜からなる層間絶縁膜１１１ｃが全面に形成
される。例えば膜厚５０ｎｍ程度のＮ+ 型多結晶シリコ
ン膜等の第１の導電体膜からなるストッパ膜１１５ｃが
全面に形成される〔図２２（ａ）〕。ストッパ膜として
はＮ+ 型多結晶シリコン膜に限定されるものではない。
このストッパ膜に要求されるのは、このストッパ膜に開
口部が設けられた後に行なう層間絶縁膜へのコンタクト
孔の形成の際の異方性ドライ・エッチングに際してエッ
チング・マスクとして機能することと、さらにこのスト
ッパ膜上に形成される犠牲膜の選択的な除去が支障なく
行なえることとであるから、このストッパ膜としては例
えばタングステン・シリサイド膜，窒化チタン膜等を用
いてもよい。
【００７８】次に、膜厚５７０ｎｍ程度のＢＰＳＧ膜も
しくはＰＳＧ膜からなる犠牲膜１５１ｃが全面に形成さ
れる。開口径（および最小パターン幅）がＦからなる
（第１の）フォト・レジスト膜パターン１７１ｃが犠牲
膜１５１ｃの表面上に形成される。フォト・レジスト膜
１７１ｃをマスクにした第１の異方性ドライ・エッチン
グが行なわれ、この犠牲膜１５１ｃがテーパー・エッチ
ングされてダミー・コンタクト孔１８１ｃが形成され
る。ダミー・コンタクト孔１８１ｃの上端の開口径，下
端の開口径およびテーパー角θは、それぞれＦ，Ｆ−２
ｄ（＝８０ｎｍ）および６°程度である〔図２２
（ｂ）〕。
しくはＰＳＧ膜からなる犠牲膜１５１ｃが全面に形成さ
れる。開口径（および最小パターン幅）がＦからなる
（第１の）フォト・レジスト膜パターン１７１ｃが犠牲
膜１５１ｃの表面上に形成される。フォト・レジスト膜
１７１ｃをマスクにした第１の異方性ドライ・エッチン
グが行なわれ、この犠牲膜１５１ｃがテーパー・エッチ
ングされてダミー・コンタクト孔１８１ｃが形成され
る。ダミー・コンタクト孔１８１ｃの上端の開口径，下
端の開口径およびテーパー角θは、それぞれＦ，Ｆ−２
ｄ（＝８０ｎｍ）および６°程度である〔図２２
（ｂ）〕。
【００７９】次に、例えばフォト・レジスト膜パターン
１７１ｃを除去した後、第２の異方性ドライ・エッチン
グが行なわれ、ストッパ膜１１５ｃには開口径（Ｆ−２
ｄ）を有した開口部が形成される。この第２の異方性ド
ライ・エッチングは、塩素（Ｃｌ2 ）の流量が２００ｓ
ｃｃｍ，臭化水素（ＨＢｒ）の流量が７５ｓｃｃｍ，圧
力が６０Ｐａ，ＲＦパワーが２５０Ｗの条件下で行なわ
れる。例えば犠牲膜１５１ｃをＨＦのガス・エッチング
により除去した後、ストッパ膜１１５ｃに設けられた開
口部をマスクにした第３の異方性ドライ・エッチングが
行なわれ、層間絶縁膜１１１ｃにはゲート電極１０４ｃ
あるいはＮ+ 型ソース・ドレイン拡散層１０６ｃに達す
るコンタクト孔１１７ｃが形成される。これらのコンタ
クト孔１１７ｃも開口径はＦ−２ｄ（＝８０ｎｍ）であ
ることから、これらのコンタクト孔１１７ｃもゲート電
極１０４ｃ，Ｎ+ 型ソース・ドレイン拡散層１０６ｃか
ら食み出すことはない。この結果、本第３の実施の形態
においても下層配線層の配線ピッチを２Ｆにすることが
可能になる〔図２２（ｃ）〕。
１７１ｃを除去した後、第２の異方性ドライ・エッチン
グが行なわれ、ストッパ膜１１５ｃには開口径（Ｆ−２
ｄ）を有した開口部が形成される。この第２の異方性ド
ライ・エッチングは、塩素（Ｃｌ2 ）の流量が２００ｓ
ｃｃｍ，臭化水素（ＨＢｒ）の流量が７５ｓｃｃｍ，圧
力が６０Ｐａ，ＲＦパワーが２５０Ｗの条件下で行なわ
れる。例えば犠牲膜１５１ｃをＨＦのガス・エッチング
により除去した後、ストッパ膜１１５ｃに設けられた開
口部をマスクにした第３の異方性ドライ・エッチングが
行なわれ、層間絶縁膜１１１ｃにはゲート電極１０４ｃ
あるいはＮ+ 型ソース・ドレイン拡散層１０６ｃに達す
るコンタクト孔１１７ｃが形成される。これらのコンタ
クト孔１１７ｃも開口径はＦ−２ｄ（＝８０ｎｍ）であ
ることから、これらのコンタクト孔１１７ｃもゲート電
極１０４ｃ，Ｎ+ 型ソース・ドレイン拡散層１０６ｃか
ら食み出すことはない。この結果、本第３の実施の形態
においても下層配線層の配線ピッチを２Ｆにすることが
可能になる〔図２２（ｃ）〕。
【００８０】次に、膜厚８０ｎｍ程度のＮ+ 型多結晶シ
リコン膜からなる第２の導電体膜１６１ｃが、ＬＰＣＶ
Ｄにより全面に形成される〔図２３（ａ）〕。なお、導
電体膜１６１ｃはストッパ膜１１５ｃと同一材料からな
ることが好ましい。
リコン膜からなる第２の導電体膜１６１ｃが、ＬＰＣＶ
Ｄにより全面に形成される〔図２３（ａ）〕。なお、導
電体膜１６１ｃはストッパ膜１１５ｃと同一材料からな
ることが好ましい。
【００８１】続いて、導電体膜１６１ｃおよびストッパ
膜１１５ｃがエッチ・バックされ、コンタクト孔１１７
ｃ内には第２の導電体膜からなるコンタクト・プラグ１
２１が残置形成される。続いて、例えば膜厚１５０ｎｍ
程度のタングステン・シリサイド膜からなる第３の導電
体膜１６２ｃが、例えばスパッタリングにより全面に形
成される。導電体膜１６２ｃの表面上に第２のフォト・
レジスト膜パターン１７３ｃが形成される。これらの第
２のフォトレジスト膜パターン１７３ｃの最小パターン
幅，最小間隔もＦにすることが容易である〔図２３
（ｂ）〕。
膜１１５ｃがエッチ・バックされ、コンタクト孔１１７
ｃ内には第２の導電体膜からなるコンタクト・プラグ１
２１が残置形成される。続いて、例えば膜厚１５０ｎｍ
程度のタングステン・シリサイド膜からなる第３の導電
体膜１６２ｃが、例えばスパッタリングにより全面に形
成される。導電体膜１６２ｃの表面上に第２のフォト・
レジスト膜パターン１７３ｃが形成される。これらの第
２のフォトレジスト膜パターン１７３ｃの最小パターン
幅，最小間隔もＦにすることが容易である〔図２３
（ｂ）〕。
【００８２】次に、フォト・レジスト膜パターン１７３
ｃをマスクにした第４の異方性ドライ・エッチングによ
り導電体膜１６２ｃがパターニングされ、上層配線層１
２３ｃが形成される〔図２３（ｃ）〕。
ｃをマスクにした第４の異方性ドライ・エッチングによ
り導電体膜１６２ｃがパターニングされ、上層配線層１
２３ｃが形成される〔図２３（ｃ）〕。
【００８３】本第３の実施の形態は、上記第２の実施の
形態の有した効果を有している。さらに、本第３の実施
の形態では、ストッパ膜に導電体膜を採用することか
ら、ストッパ膜への開口部の形成，エッチ・バック等に
よるストッパ膜の除去に際して、上記第１，第２の実施
の形態より容易に行なうことができる。さらにまた、上
層配線層と層間絶縁膜との間に絶縁膜（窒化シリコン
膜）からなるストッパ膜が残置されないことから、上層
配線層と下層配線層との間の寄生容量に関しては、本第
３実施の形態の方が上記第１，第２の実施の形態より有
利である。
形態の有した効果を有している。さらに、本第３の実施
の形態では、ストッパ膜に導電体膜を採用することか
ら、ストッパ膜への開口部の形成，エッチ・バック等に
よるストッパ膜の除去に際して、上記第１，第２の実施
の形態より容易に行なうことができる。さらにまた、上
層配線層と層間絶縁膜との間に絶縁膜（窒化シリコン
膜）からなるストッパ膜が残置されないことから、上層
配線層と下層配線層との間の寄生容量に関しては、本第
３実施の形態の方が上記第１，第２の実施の形態より有
利である。
【００８４】本第３の実施の形態も、ＤＲＡＭのメモリ
・セルの形成に適用できる。ＣＯＢ型のＤＲＡＭのメモ
リ・セルの平面模式図である図２４と断面模式図である
図２５とを参照して、本第２の実施の形態を適用したＤ
ＲＡＭのメモリ・セルについて説明する。なお、図２４
（ａ）はビット線より下の構造を示す平面模式図であ
り、図２４（ｂ）はビット・コンタクト孔，ビット線，
ノード・コンタクト孔およびストレージ・ノード電極の
位置関係を示す平面模式図である。図２５（ａ），
（ｂ）および（ｃ）は、図２４のＡＡ線，ＢＢ線および
ＣＣ線での断面模式図である。
・セルの形成に適用できる。ＣＯＢ型のＤＲＡＭのメモ
リ・セルの平面模式図である図２４と断面模式図である
図２５とを参照して、本第２の実施の形態を適用したＤ
ＲＡＭのメモリ・セルについて説明する。なお、図２４
（ａ）はビット線より下の構造を示す平面模式図であ
り、図２４（ｂ）はビット・コンタクト孔，ビット線，
ノード・コンタクト孔およびストレージ・ノード電極の
位置関係を示す平面模式図である。図２５（ａ），
（ｂ）および（ｃ）は、図２４のＡＡ線，ＢＢ線および
ＣＣ線での断面模式図である。
【００８５】ＭＯＳトランジスタはゲート酸化膜１０３
ｃ，ゲート電極を兼るワード線１０５ｃ，Ｎ+ 型ソース
・ドレイン拡散層１０７ｃおよびＮ+ 型ソース・ドレイ
ン拡散層１０８ｃから構成されている。ワード線１０５
ｃは膜厚１５０ｎｍ程度のタングステン・ポリサイド膜
から形成されている。これらワード線１０５ｃの間隔，
線幅はＦであり、ワード線１０５ｃの配線ピッチは２Ｆ
である。Ｎ+ 型ソース・ドレイン拡散層１０７ｃおよび
１０８ｃの接合の深さはそれぞれ１５０ｎｍ程度であ
り、Ｎ+ 型ソース・ドレイン拡散層１０８ｃの線幅およ
びＮ+ 型ソース・ドレイン拡散層１０７ｃの最小線幅は
Ｆである。これらのＭＯＳトランジスタは酸化シリコン
膜からなる第１の層間絶縁膜１１２ｃにより覆われてい
る。層間絶縁膜１１２ｃの表面は平坦化されており、Ｎ
+ 型ソース・ドレイン拡散層１０７ｃ，１０８ｃ直上で
の層間絶縁膜１１２ｃの膜厚は３００ｎｍ程度である。
ｃ，ゲート電極を兼るワード線１０５ｃ，Ｎ+ 型ソース
・ドレイン拡散層１０７ｃおよびＮ+ 型ソース・ドレイ
ン拡散層１０８ｃから構成されている。ワード線１０５
ｃは膜厚１５０ｎｍ程度のタングステン・ポリサイド膜
から形成されている。これらワード線１０５ｃの間隔，
線幅はＦであり、ワード線１０５ｃの配線ピッチは２Ｆ
である。Ｎ+ 型ソース・ドレイン拡散層１０７ｃおよび
１０８ｃの接合の深さはそれぞれ１５０ｎｍ程度であ
り、Ｎ+ 型ソース・ドレイン拡散層１０８ｃの線幅およ
びＮ+ 型ソース・ドレイン拡散層１０７ｃの最小線幅は
Ｆである。これらのＭＯＳトランジスタは酸化シリコン
膜からなる第１の層間絶縁膜１１２ｃにより覆われてい
る。層間絶縁膜１１２ｃの表面は平坦化されており、Ｎ
+ 型ソース・ドレイン拡散層１０７ｃ，１０８ｃ直上で
の層間絶縁膜１１２ｃの膜厚は３００ｎｍ程度である。
【００８６】層間絶縁膜１１２ｃにはＮ+ 型ソース・ド
レイン拡散層１０７ｃに達するビット・コンタクト孔１
１８ｃが設けられている。ビット・コンタクト孔１１８
ｃの形成には本第３の実施の形態が適用されており、ビ
ット・コンタクト孔１１８ｃの開口径はＦ−２ｄ（＝８
０ｎｍ）である。ビット・コンタクト孔１１８ｃ内に
は、例えばＮ+ 型多結晶シリコン膜からなる（第１の）
コンタクト・プラグ１２２が設けられている。ビット・
コンタクト孔１１８ｃに設けられたコンタクト・プラグ
１２２を介してＮ+ 型ソース・ドレイン拡散層１０７ｃ
に接続されるビット線１２４ｃが層間絶縁膜１１２ｃの
表面上に設けられている。ビット線１２４ｃは膜厚１５
０ｎｍ程度のタングステン・シリサイド膜からなり、ビ
ット線１２４ｃの線幅，間隔はそれぞれＦである。
レイン拡散層１０７ｃに達するビット・コンタクト孔１
１８ｃが設けられている。ビット・コンタクト孔１１８
ｃの形成には本第３の実施の形態が適用されており、ビ
ット・コンタクト孔１１８ｃの開口径はＦ−２ｄ（＝８
０ｎｍ）である。ビット・コンタクト孔１１８ｃ内に
は、例えばＮ+ 型多結晶シリコン膜からなる（第１の）
コンタクト・プラグ１２２が設けられている。ビット・
コンタクト孔１１８ｃに設けられたコンタクト・プラグ
１２２を介してＮ+ 型ソース・ドレイン拡散層１０７ｃ
に接続されるビット線１２４ｃが層間絶縁膜１１２ｃの
表面上に設けられている。ビット線１２４ｃは膜厚１５
０ｎｍ程度のタングステン・シリサイド膜からなり、ビ
ット線１２４ｃの線幅，間隔はそれぞれＦである。
【００８７】層間絶縁膜１１２ｃは、平坦化された表面
を有し，膜厚３００ｎｍの酸化シリコン膜からなる第２
の層間絶縁膜１３２ｃにより覆われている。本第３の実
施の形態を適用したノード・コンタクト孔１３８ｃは、
層間絶縁膜１３２ｃおよび１１２ｃとを貫通してＮ+ 型
ソース・ドレイン拡散層１０８ｃに達している。ノード
・コンタクト孔１３８ｃの開口径はＦ−２ｄ（＝８０ｎ
ｍ）である。ノード・コンタクト孔１３８ｃ内には、例
えばＮ+ 型多結晶シリコン膜からなる（第２の）コンタ
クト・プラグ１４２が設けられている。
を有し，膜厚３００ｎｍの酸化シリコン膜からなる第２
の層間絶縁膜１３２ｃにより覆われている。本第３の実
施の形態を適用したノード・コンタクト孔１３８ｃは、
層間絶縁膜１３２ｃおよび１１２ｃとを貫通してＮ+ 型
ソース・ドレイン拡散層１０８ｃに達している。ノード
・コンタクト孔１３８ｃの開口径はＦ−２ｄ（＝８０ｎ
ｍ）である。ノード・コンタクト孔１３８ｃ内には、例
えばＮ+ 型多結晶シリコン膜からなる（第２の）コンタ
クト・プラグ１４２が設けられている。
【００８８】ノード・コンタクト孔１３８ｃに設けられ
たコンタクト・プラグ１４２を介してＮ+ 型ソース・ド
レイン拡散層１０８ｃに接続されるストレージ・ノード
電極１４４ｃは層間絶縁膜１３２ｃの表面上に設けられ
ている。ストレージ・ノード電極１４４ｃは膜厚８００
ｎｍ程度のＮ+ 型多結晶シリコン膜からなり、ストレー
ジ・ノード電極１４４ｃの幅，長さおよび間隔はＦ，３
ＦおよびＦになっている。ストレージ・ノード電極１４
４ｃの表面は膜厚１０ｎｍ程度の酸化タンタル膜からな
る容量絶縁膜１４５ｃにより覆われ、さらにこの容量絶
縁膜１４５ｃは膜厚１００ｎｍ程度の窒化チタン膜から
なるセル・プレート電極１４６ｃにより覆われている。
たコンタクト・プラグ１４２を介してＮ+ 型ソース・ド
レイン拡散層１０８ｃに接続されるストレージ・ノード
電極１４４ｃは層間絶縁膜１３２ｃの表面上に設けられ
ている。ストレージ・ノード電極１４４ｃは膜厚８００
ｎｍ程度のＮ+ 型多結晶シリコン膜からなり、ストレー
ジ・ノード電極１４４ｃの幅，長さおよび間隔はＦ，３
ＦおよびＦになっている。ストレージ・ノード電極１４
４ｃの表面は膜厚１０ｎｍ程度の酸化タンタル膜からな
る容量絶縁膜１４５ｃにより覆われ、さらにこの容量絶
縁膜１４５ｃは膜厚１００ｎｍ程度の窒化チタン膜から
なるセル・プレート電極１４６ｃにより覆われている。
【００８９】本第３の実施の形態を適用したＤＲＡＭの
メモリ・セルのセル・サイズも、理想的な値である８Ｆ
2 （＝４Ｆ×２Ｆ）になる。
メモリ・セルのセル・サイズも、理想的な値である８Ｆ
2 （＝４Ｆ×２Ｆ）になる。
【００９０】半導体装置の製造工程の断面模式図である
図２６，図２７を参照すると、本発明の第４の実施の形
態は、ストッパ膜が導電体膜からなり、上層配線層はス
トッパ膜を下層にした積層構造膜からなるという特徴を
有し、以下のとおりになっている。本第４の実施の形態
においても、最小加工寸法Ｆは２００ｎｍであり、アラ
イメント・マージンは４０ｎｍである。
図２６，図２７を参照すると、本発明の第４の実施の形
態は、ストッパ膜が導電体膜からなり、上層配線層はス
トッパ膜を下層にした積層構造膜からなるという特徴を
有し、以下のとおりになっている。本第４の実施の形態
においても、最小加工寸法Ｆは２００ｎｍであり、アラ
イメント・マージンは４０ｎｍである。
【００９１】まず、Ｐ型シリコン基板１０１ｄの表面の
素子分離領域，素子形成領域には、膜厚２５０ｎｍ程度
のフィールド酸化膜１０２ｄ，膜厚８ｎｍ程度のゲート
酸化膜１０３ｄが形成される。膜厚１５０ｎｍ程度のタ
ングステン・ポリサイド膜からなるゲート電極１０４ｄ
が形成された後、１５０ｎｍ程度の接合の深さを有した
Ｎ+ 型ソース・ドレイン拡散層１０６ｄが形成される。
ゲート電極１０４ｄの最小線幅（ゲート長）および最小
間隔とＮ+ 型ソース・ドレイン拡散層１０６ｄの最小線
幅（ゲート幅）および最小間隔とは、それぞれＦであ
る。平坦化された表面を有し，膜厚４００ｎｍ程度の酸
化シリコン膜からなる層間絶縁膜１１１ｄが全面に形成
される。例えば膜厚５０ｎｍ程度のＮ+ 型多結晶シリコ
ン膜等の第１の導電体膜からなるストッパ膜１１５ｄが
全面に形成される〔図２６（ａ）〕。本第４の実施の形
態においても、ストッパ膜としてはＮ+ 型多結晶シリコ
ン膜に限定されるものではない。
素子分離領域，素子形成領域には、膜厚２５０ｎｍ程度
のフィールド酸化膜１０２ｄ，膜厚８ｎｍ程度のゲート
酸化膜１０３ｄが形成される。膜厚１５０ｎｍ程度のタ
ングステン・ポリサイド膜からなるゲート電極１０４ｄ
が形成された後、１５０ｎｍ程度の接合の深さを有した
Ｎ+ 型ソース・ドレイン拡散層１０６ｄが形成される。
ゲート電極１０４ｄの最小線幅（ゲート長）および最小
間隔とＮ+ 型ソース・ドレイン拡散層１０６ｄの最小線
幅（ゲート幅）および最小間隔とは、それぞれＦであ
る。平坦化された表面を有し，膜厚４００ｎｍ程度の酸
化シリコン膜からなる層間絶縁膜１１１ｄが全面に形成
される。例えば膜厚５０ｎｍ程度のＮ+ 型多結晶シリコ
ン膜等の第１の導電体膜からなるストッパ膜１１５ｄが
全面に形成される〔図２６（ａ）〕。本第４の実施の形
態においても、ストッパ膜としてはＮ+ 型多結晶シリコ
ン膜に限定されるものではない。
【００９２】次に、膜厚５７０ｎｍ程度のＢＰＳＧ膜も
しくはＰＳＧ膜からなる犠牲膜１５１ｄが全面に形成さ
れる。開口径（および最小パターン幅）がＦからなる
（第１の）フォト・レジスト膜パターン１７１ｄが犠牲
膜１５１ｄの表面上に形成される。フォト・レジスト膜
１７１ｄをマスクにした第１の異方性ドライ・エッチン
グが行なわれ、この犠牲膜１５１ｄがテーパー・エッチ
ングされてダミー・コンタクト孔１８１ｄが形成され
る。ダミー・コンタクト孔１８１ｄの上端の開口径，下
端の開口径およびテーパー角θは、それぞれＦ，Ｆ−２
ｄ（＝８０ｎｍ）および６°程度である〔図２６
（ｂ）〕。
しくはＰＳＧ膜からなる犠牲膜１５１ｄが全面に形成さ
れる。開口径（および最小パターン幅）がＦからなる
（第１の）フォト・レジスト膜パターン１７１ｄが犠牲
膜１５１ｄの表面上に形成される。フォト・レジスト膜
１７１ｄをマスクにした第１の異方性ドライ・エッチン
グが行なわれ、この犠牲膜１５１ｄがテーパー・エッチ
ングされてダミー・コンタクト孔１８１ｄが形成され
る。ダミー・コンタクト孔１８１ｄの上端の開口径，下
端の開口径およびテーパー角θは、それぞれＦ，Ｆ−２
ｄ（＝８０ｎｍ）および６°程度である〔図２６
（ｂ）〕。
【００９３】次に、例えばフォト・レジスト膜パターン
１７１ｄを除去した後、第２の異方性ドライ・エッチン
グが行なわれ、ストッパ膜１１５ｄには開口径（Ｆ−２
ｄ）を有した開口部が形成される。例えば犠牲膜１５１
ｄをＨＦのガス・エッチングにより除去した後、ストッ
パ膜１１５ｄに設けられた開口部をマスクにした第３の
異方性ドライ・エッチングが行なわれ、層間絶縁膜１１
１ｄにはゲート電極１０４ｄあるいはＮ+ 型ソース・ド
レイン拡散層１０６ｄに達するコンタクト孔１１７ｄが
形成される。これらのコンタクト孔１１７ｄも開口径は
Ｆ−２ｄ（＝８０ｎｍ）であることから、これらのコン
タクト孔１１７ｄもゲート電極１０４ｄ，Ｎ+ 型ソース
・ドレイン拡散層１０６ｄから食み出すことはない。こ
の結果、本第４の実施の形態においても下層配線層の配
線ピッチを２Ｆにすることが可能になる〔図２６
（ｃ）〕。
１７１ｄを除去した後、第２の異方性ドライ・エッチン
グが行なわれ、ストッパ膜１１５ｄには開口径（Ｆ−２
ｄ）を有した開口部が形成される。例えば犠牲膜１５１
ｄをＨＦのガス・エッチングにより除去した後、ストッ
パ膜１１５ｄに設けられた開口部をマスクにした第３の
異方性ドライ・エッチングが行なわれ、層間絶縁膜１１
１ｄにはゲート電極１０４ｄあるいはＮ+ 型ソース・ド
レイン拡散層１０６ｄに達するコンタクト孔１１７ｄが
形成される。これらのコンタクト孔１１７ｄも開口径は
Ｆ−２ｄ（＝８０ｎｍ）であることから、これらのコン
タクト孔１１７ｄもゲート電極１０４ｄ，Ｎ+ 型ソース
・ドレイン拡散層１０６ｄから食み出すことはない。こ
の結果、本第４の実施の形態においても下層配線層の配
線ピッチを２Ｆにすることが可能になる〔図２６
（ｃ）〕。
【００９４】次に、例えば膜厚１５０ｎｍ程度のタング
ステン・シリサイド膜からなる第２の導電体膜１６１ｄ
が、スパッタリングにより全面に形成される。導電体膜
１６１ｄの表面上に第２のフォト・レジスト膜パターン
１７３ｄが形成される。これらの第２のフォトレジスト
膜パターン１７３ｄの最小パターン幅，最小間隔もＦに
することが容易である〔図２７（ａ）〕。
ステン・シリサイド膜からなる第２の導電体膜１６１ｄ
が、スパッタリングにより全面に形成される。導電体膜
１６１ｄの表面上に第２のフォト・レジスト膜パターン
１７３ｄが形成される。これらの第２のフォトレジスト
膜パターン１７３ｄの最小パターン幅，最小間隔もＦに
することが容易である〔図２７（ａ）〕。
【００９５】次に、フォト・レジスト膜パターン１７３
ｄをマスクにした第４の異方性ドライ・エッチングによ
り導電体膜１６１ｄがパターニングされ、導電体膜１６
１ｄａが残置される。さらに第５の異方性ドライ・エッ
チングによりストッパ膜１１５ｄがパターニングされ、
ストッパ膜１１５ｄａが残置される。これにより、スト
ッパ膜１１５ｄａに導電体膜１６１ｄａが積層してなる
上層配線層１２３ｄが、形成される〔図２７（ｃ）〕。
ｄをマスクにした第４の異方性ドライ・エッチングによ
り導電体膜１６１ｄがパターニングされ、導電体膜１６
１ｄａが残置される。さらに第５の異方性ドライ・エッ
チングによりストッパ膜１１５ｄがパターニングされ、
ストッパ膜１１５ｄａが残置される。これにより、スト
ッパ膜１１５ｄａに導電体膜１６１ｄａが積層してなる
上層配線層１２３ｄが、形成される〔図２７（ｃ）〕。
【００９６】本第４の実施の形態は、上記第３の実施の
形態の有した効果を有している。
形態の有した効果を有している。
【００９７】ＣＯＢ型のＤＲＡＭのメモリ・セルの平面
模式図である図２８と断面模式図である図２９とを参照
して、本第４の実施の形態を適用したＤＲＡＭのメモリ
・セルの構成について説明する。なお、図２８（ａ）は
ビット線より下の構造を示す平面模式図であり、図２８
（ｂ）はビット・コンタクト孔，ビット線，ノード・コ
ンタクト孔およびストレージ・ノード電極の位置関係を
示す平面模式図である。図２９（ａ），（ｂ）および
（ｃ）は、図２８のＡＡ線，ＢＢ線およびＣＣ線での断
面模式図である。
模式図である図２８と断面模式図である図２９とを参照
して、本第４の実施の形態を適用したＤＲＡＭのメモリ
・セルの構成について説明する。なお、図２８（ａ）は
ビット線より下の構造を示す平面模式図であり、図２８
（ｂ）はビット・コンタクト孔，ビット線，ノード・コ
ンタクト孔およびストレージ・ノード電極の位置関係を
示す平面模式図である。図２９（ａ），（ｂ）および
（ｃ）は、図２８のＡＡ線，ＢＢ線およびＣＣ線での断
面模式図である。
【００９８】ＭＯＳトランジスタはゲート酸化膜１０３
ｄ，ゲート電極を兼るワード線１０５ｄ，Ｎ+ 型ソース
・ドレイン拡散層１０７ｄおよびＮ+ 型ソース・ドレイ
ン拡散層１０８ｄから構成されている。ワード線１０５
ｄは膜厚１５０ｎｍ程度のタングステン・ポリサイド膜
から形成されている。これらワード線１０５ｄの間隔，
線幅はＦであり、ワード線１０５ｄの配線ピッチは２Ｆ
である。Ｎ+ 型ソース・ドレイン拡散層１０７ｄおよび
１０８ｄの接合の深さはそれぞれ１５０ｎｍ程度であ
り、Ｎ+ 型ソース・ドレイン拡散層１０８ｄの線幅およ
びＮ+ 型ソース・ドレイン拡散層１０７ｄの最小線幅は
Ｆである。これらのＭＯＳトランジスタは酸化シリコン
膜からなる第１の層間絶縁膜１１２ｄにより覆われてい
る。層間絶縁膜１１２ｄの表面は平坦化されており、Ｎ
+ 型ソース・ドレイン拡散層１０７ｄ，１０８ｄ直上で
の層間絶縁膜１１２ｄの膜厚は３００ｎｍ程度である。
ｄ，ゲート電極を兼るワード線１０５ｄ，Ｎ+ 型ソース
・ドレイン拡散層１０７ｄおよびＮ+ 型ソース・ドレイ
ン拡散層１０８ｄから構成されている。ワード線１０５
ｄは膜厚１５０ｎｍ程度のタングステン・ポリサイド膜
から形成されている。これらワード線１０５ｄの間隔，
線幅はＦであり、ワード線１０５ｄの配線ピッチは２Ｆ
である。Ｎ+ 型ソース・ドレイン拡散層１０７ｄおよび
１０８ｄの接合の深さはそれぞれ１５０ｎｍ程度であ
り、Ｎ+ 型ソース・ドレイン拡散層１０８ｄの線幅およ
びＮ+ 型ソース・ドレイン拡散層１０７ｄの最小線幅は
Ｆである。これらのＭＯＳトランジスタは酸化シリコン
膜からなる第１の層間絶縁膜１１２ｄにより覆われてい
る。層間絶縁膜１１２ｄの表面は平坦化されており、Ｎ
+ 型ソース・ドレイン拡散層１０７ｄ，１０８ｄ直上で
の層間絶縁膜１１２ｄの膜厚は３００ｎｍ程度である。
【００９９】層間絶縁膜１１２ｄにはＮ+ 型ソース・ド
レイン拡散層１０７ｄに達するビット・コンタクト孔１
１８ｄが設けられている。ビット・コンタクト孔１１８
ｄ等の形成には本第４の実施の形態が適用されており、
ビット・コンタクト孔１１８ｄの開口径はＦ−２ｄ（＝
８０ｎｍ）である。ビット・コンタクト孔１１８ｄを介
してＮ+ 型ソース・ドレイン拡散層１０７ｄに直接に接
続され，層間絶縁膜１１２ｄの表面上に延在して設けら
れたビット線１２４ｄは積層構造をなしている。ビット
・コンタクト孔１１８ｄ内でのビット線１２４ｄはバリ
ア膜１６３ｄと導電体膜１６４との積層膜からなり、層
間絶縁膜１１２ｄの表面上でのビット線１２４ｄはそれ
ぞれ残置形成されたストッパ膜１１６ｄ，バリア膜１６
３ｄおよび導電体膜１６４の積層膜からなる。ストッパ
膜１１６ｄは例えば膜厚５０ｎｍ程度のＮ+ 型多結晶シ
リコン膜からなり、バリア膜１６３ｄはチタン膜と窒化
チタン膜との積層膜からなり、導電体膜１６４は例えば
層間絶縁膜１１２ｄの表面上での膜厚が１５０ｎｍ程度
のチタン・シリサイド膜からなる。ビット線１２４ｄの
線幅，間隔はそれぞれＦである。
レイン拡散層１０７ｄに達するビット・コンタクト孔１
１８ｄが設けられている。ビット・コンタクト孔１１８
ｄ等の形成には本第４の実施の形態が適用されており、
ビット・コンタクト孔１１８ｄの開口径はＦ−２ｄ（＝
８０ｎｍ）である。ビット・コンタクト孔１１８ｄを介
してＮ+ 型ソース・ドレイン拡散層１０７ｄに直接に接
続され，層間絶縁膜１１２ｄの表面上に延在して設けら
れたビット線１２４ｄは積層構造をなしている。ビット
・コンタクト孔１１８ｄ内でのビット線１２４ｄはバリ
ア膜１６３ｄと導電体膜１６４との積層膜からなり、層
間絶縁膜１１２ｄの表面上でのビット線１２４ｄはそれ
ぞれ残置形成されたストッパ膜１１６ｄ，バリア膜１６
３ｄおよび導電体膜１６４の積層膜からなる。ストッパ
膜１１６ｄは例えば膜厚５０ｎｍ程度のＮ+ 型多結晶シ
リコン膜からなり、バリア膜１６３ｄはチタン膜と窒化
チタン膜との積層膜からなり、導電体膜１６４は例えば
層間絶縁膜１１２ｄの表面上での膜厚が１５０ｎｍ程度
のチタン・シリサイド膜からなる。ビット線１２４ｄの
線幅，間隔はそれぞれＦである。
【０１００】層間絶縁膜１１２ｄは、平坦化された表面
を有した膜厚３５０ｎｍの酸化シリコン膜からなる第２
の層間絶縁膜１３２ｄにより覆われている。本第２の実
施の形態を適用したノード・コンタクト孔１３８ｄは、
Ｆ−２ｄ（＝８０ｎｍ）の開口径を有し、層間絶縁膜１
３２ｄおよび１１２ｄとを貫通してＮ+ 型ソース・ドレ
イン拡散層１０８ｄに達している。シリンダー型のスト
レージ・ノード電極１４４ｄは、ノード・コンタクト孔
１３８ｄを介してＮ+ 型ソース・ドレイン拡散層１０８
ｄに直接に接続されている。
を有した膜厚３５０ｎｍの酸化シリコン膜からなる第２
の層間絶縁膜１３２ｄにより覆われている。本第２の実
施の形態を適用したノード・コンタクト孔１３８ｄは、
Ｆ−２ｄ（＝８０ｎｍ）の開口径を有し、層間絶縁膜１
３２ｄおよび１１２ｄとを貫通してＮ+ 型ソース・ドレ
イン拡散層１０８ｄに達している。シリンダー型のスト
レージ・ノード電極１４４ｄは、ノード・コンタクト孔
１３８ｄを介してＮ+ 型ソース・ドレイン拡散層１０８
ｄに直接に接続されている。
【０１０１】ストレージ・ノード電極１４４ｄは、層間
絶縁膜１３２ｄ表面を直接に覆って残置された膜厚５０
ｎｍ程度のＮ+ 型多結晶シリコン膜からなるストッパ膜
１３５ｄａと、ストッパ膜１３５ｄａ表面を直接に覆
い，ノード・コンタクト孔１３８ｄ内を充填する膜厚１
００ｎｍ程度のＮ+ 型多結晶シリコン膜からなる導電体
膜１６５ｄａと、ストッパ膜１３５ｄａ並びに導電体膜
１６５ｄａの側面を直接覆う膜厚５０ｎｍ程度のＮ+ 型
多結晶シリコン膜からなる導電体膜１６７とからなる。
ストレージ・ノード電極１４４ｄの表面は膜厚１０ｎｍ
程度の酸化タンタル膜からなる容量絶縁膜１４５ｄによ
り覆われ、さらにこの容量絶縁膜１４５ｄは膜厚１００
ｎｍ程度の窒化チタン膜からなるセル・プレート電極１
４６ｄにより覆われている。
絶縁膜１３２ｄ表面を直接に覆って残置された膜厚５０
ｎｍ程度のＮ+ 型多結晶シリコン膜からなるストッパ膜
１３５ｄａと、ストッパ膜１３５ｄａ表面を直接に覆
い，ノード・コンタクト孔１３８ｄ内を充填する膜厚１
００ｎｍ程度のＮ+ 型多結晶シリコン膜からなる導電体
膜１６５ｄａと、ストッパ膜１３５ｄａ並びに導電体膜
１６５ｄａの側面を直接覆う膜厚５０ｎｍ程度のＮ+ 型
多結晶シリコン膜からなる導電体膜１６７とからなる。
ストレージ・ノード電極１４４ｄの表面は膜厚１０ｎｍ
程度の酸化タンタル膜からなる容量絶縁膜１４５ｄによ
り覆われ、さらにこの容量絶縁膜１４５ｄは膜厚１００
ｎｍ程度の窒化チタン膜からなるセル・プレート電極１
４６ｄにより覆われている。
【０１０２】本第４の実施の形態を適用したＤＲＡＭの
メモリ・セルのセル・サイズも、理想的な値である８Ｆ
2 （＝４Ｆ×２Ｆ）になる。さらにシリンダー型のスト
レージ・ノード電極の形成に際しては、第２の層間絶縁
膜上にストッパ膜を含んだ合計膜厚の厚い積層導電体膜
を形成しておくことが容易であるため、本第４の実施の
形態の適用の方が他の実施と形態の適用より有利であ
る。
メモリ・セルのセル・サイズも、理想的な値である８Ｆ
2 （＝４Ｆ×２Ｆ）になる。さらにシリンダー型のスト
レージ・ノード電極の形成に際しては、第２の層間絶縁
膜上にストッパ膜を含んだ合計膜厚の厚い積層導電体膜
を形成しておくことが容易であるため、本第４の実施の
形態の適用の方が他の実施と形態の適用より有利であ
る。
【０１０３】図２８と、図２９と、図２８のＡＡ線での
製造工程の断面模式である図３０および図３１と、図２
８のＣＣ線での製造工程の断面模式図である図３２とを
参照して、本第４の実施の形態の上記適用例におけるス
トレージ・ノード電極がどのように形成されるかを説明
する。
製造工程の断面模式である図３０および図３１と、図２
８のＣＣ線での製造工程の断面模式図である図３２とを
参照して、本第４の実施の形態の上記適用例におけるス
トレージ・ノード電極がどのように形成されるかを説明
する。
【０１０４】（Ｎ+ 型多結晶シリコン膜からなる）第１
のストッパ膜に設けた開口部を利用して第１の層間絶縁
膜１１２ｄにＮ+ 型ソース・ドレイン拡散層１０７ｄに
達するノード・コンタクト孔１１８ｄを形成し、ビット
線１２４ｄを形成した後、全面に第２の層間絶縁膜１３
２ｄ，（Ｎ+ 型多結晶シリコン膜からなる）第２のスト
ッパ膜１３６ｄが形成される。その後、第２の犠牲膜等
か形成され、さらに犠牲膜に形成されたダミー・コンタ
クト孔等の利用により、Ｎ+ 型ソース・ドレイン拡散層
１０８ｄに達するノード・コンタクト孔１３８ｄが形成
される〔図２８，図２９，図３０（ａ），図３２
（ａ）〕。
のストッパ膜に設けた開口部を利用して第１の層間絶縁
膜１１２ｄにＮ+ 型ソース・ドレイン拡散層１０７ｄに
達するノード・コンタクト孔１１８ｄを形成し、ビット
線１２４ｄを形成した後、全面に第２の層間絶縁膜１３
２ｄ，（Ｎ+ 型多結晶シリコン膜からなる）第２のスト
ッパ膜１３６ｄが形成される。その後、第２の犠牲膜等
か形成され、さらに犠牲膜に形成されたダミー・コンタ
クト孔等の利用により、Ｎ+ 型ソース・ドレイン拡散層
１０８ｄに達するノード・コンタクト孔１３８ｄが形成
される〔図２８，図２９，図３０（ａ），図３２
（ａ）〕。
【０１０５】次に、膜厚５０ｎｍ程度のＮ+ 型多結晶シ
リコン膜からなる導電体膜１６５ｄが、ＬＰＣＶＤによ
り全面に形成される。膜厚４００ｎｍ程度のＰＳＧ膜１
５４が、ＴＥＯＳとＴＭＰとオゾンとを原料としたＬＰ
ＣＶＤにより全面に形成される。続いて、ＰＳＧ膜１５
４の表面上には、Ｆの幅と３Ｆの長さとＦの間隔とを有
したフォト・レジスト膜パターン１７６ｄが形成される
〔図３０（ｂ），図３２（ｂ）〕。
リコン膜からなる導電体膜１６５ｄが、ＬＰＣＶＤによ
り全面に形成される。膜厚４００ｎｍ程度のＰＳＧ膜１
５４が、ＴＥＯＳとＴＭＰとオゾンとを原料としたＬＰ
ＣＶＤにより全面に形成される。続いて、ＰＳＧ膜１５
４の表面上には、Ｆの幅と３Ｆの長さとＦの間隔とを有
したフォト・レジスト膜パターン１７６ｄが形成される
〔図３０（ｂ），図３２（ｂ）〕。
【０１０６】フォト・レジスト膜パターン１７６ｄをマ
スクにしてＰＳＧ膜１５４が選択的に異方性ドライ・エ
ッチングされ、ＰＳＧ膜１５５が残置される。さらに、
フォト・レジスト膜パターン１７６ｄをマスクにして導
電体膜１６５ｄおよびストッパ膜１３６ｄが選択的に異
方性ドライ・エッチングされ、導電体膜１６５ｄａおよ
びストッパ膜１３６ｄａが残置される。フォト・レジス
ト膜パターン１７６ｄが除去された後、膜厚５０ｎｍ程
度のＮ+ 型多結晶シリコン膜からなる導電体膜１６６
が、ＬＰＣＶＤにより全面に形成される〔図３１
（ａ），図３２（ｃ）〕。
スクにしてＰＳＧ膜１５４が選択的に異方性ドライ・エ
ッチングされ、ＰＳＧ膜１５５が残置される。さらに、
フォト・レジスト膜パターン１７６ｄをマスクにして導
電体膜１６５ｄおよびストッパ膜１３６ｄが選択的に異
方性ドライ・エッチングされ、導電体膜１６５ｄａおよ
びストッパ膜１３６ｄａが残置される。フォト・レジス
ト膜パターン１７６ｄが除去された後、膜厚５０ｎｍ程
度のＮ+ 型多結晶シリコン膜からなる導電体膜１６６
が、ＬＰＣＶＤにより全面に形成される〔図３１
（ａ），図３２（ｃ）〕。
【０１０７】次に、導電体膜１６６がエッチ・バックさ
れ、ＰＳＧ膜１５５の側面を覆う導電体膜１６７が残置
される〔図３１（ｂ），図３２（ｄ）〕。これにより、
ストッパ膜１３５ｄａ，導電体膜１６５ｄａおよび導電
体膜１６７から構成される本適用例のストレージ・ノー
ド電極１４４ｄの形成が終了する。
れ、ＰＳＧ膜１５５の側面を覆う導電体膜１６７が残置
される〔図３１（ｂ），図３２（ｄ）〕。これにより、
ストッパ膜１３５ｄａ，導電体膜１６５ｄａおよび導電
体膜１６７から構成される本適用例のストレージ・ノー
ド電極１４４ｄの形成が終了する。
【０１０８】次に、ＰＳＧ膜１５５がＨＦのガス・エッ
チングにより除去される。、膜厚１０ｎｍ程度の酸化タ
ンタル膜からなる容量絶縁膜１４５ｄがＰＥＣＶＤによ
り形成され、この容量絶縁膜１４５ｄによりストレージ
・ノード電極１４４ｄの表面が覆われる。さらに、膜厚
１００ｎｍ程度の窒化チタン膜からなるセル・プレート
電極１４６ｄがスパッタリングにより形成され、このセ
ル・プレート電極１４６ｄにより容量絶縁膜１４５ｄの
表面が覆われ、本適用例によるＤＲＡＭのメモリ・セル
の形成が完了する〔図２８，図２９〕。
チングにより除去される。、膜厚１０ｎｍ程度の酸化タ
ンタル膜からなる容量絶縁膜１４５ｄがＰＥＣＶＤによ
り形成され、この容量絶縁膜１４５ｄによりストレージ
・ノード電極１４４ｄの表面が覆われる。さらに、膜厚
１００ｎｍ程度の窒化チタン膜からなるセル・プレート
電極１４６ｄがスパッタリングにより形成され、このセ
ル・プレート電極１４６ｄにより容量絶縁膜１４５ｄの
表面が覆われ、本適用例によるＤＲＡＭのメモリ・セル
の形成が完了する〔図２８，図２９〕。
【０１０９】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、下層配線層を覆う層間絶縁膜上に
ストッパ膜を形成し、さらに犠牲膜を形成する。第１の
異方性ドライ・エッチングを利用したテーパー・エッチ
ングにより、下端開口径が上端開口径より狭いダミー・
コンタクト孔を犠牲膜に形成する。第２の異方性ドライ
・エッチングにより、下端開口径に等しい開口径を有し
た開口部をストッパ膜に形成する。少なくとをストッパ
膜に設けられた開口部を利用した第３の異方性ドライ・
エッチングにより、下端開口径に等しい開口径を有した
コンタクト孔を層間絶縁膜に形成する。このため、上記
上端開口径が最小加工寸法Ｆに等しくしておくことによ
り、下層配線層の配線ピッチを２Ｆにすることが容易に
なる。
の製造方法によれば、下層配線層を覆う層間絶縁膜上に
ストッパ膜を形成し、さらに犠牲膜を形成する。第１の
異方性ドライ・エッチングを利用したテーパー・エッチ
ングにより、下端開口径が上端開口径より狭いダミー・
コンタクト孔を犠牲膜に形成する。第２の異方性ドライ
・エッチングにより、下端開口径に等しい開口径を有し
た開口部をストッパ膜に形成する。少なくとをストッパ
膜に設けられた開口部を利用した第３の異方性ドライ・
エッチングにより、下端開口径に等しい開口径を有した
コンタクト孔を層間絶縁膜に形成する。このため、上記
上端開口径が最小加工寸法Ｆに等しくしておくことによ
り、下層配線層の配線ピッチを２Ｆにすることが容易に
なる。
【０１１０】さらに、ＤＲＡＭのメモリ・セルの少なく
ともノード・コンタクト孔の形成に本発明を適用するこ
とにより、ワード線を配線ピッチを２Ｆにし，セル・サ
イズを１０Ｆ2 以下にすることが容易になる。
ともノード・コンタクト孔の形成に本発明を適用するこ
とにより、ワード線を配線ピッチを２Ｆにし，セル・サ
イズを１０Ｆ2 以下にすることが容易になる。
【図１】本発明の第１の実施の形態の製造工程の断面模
式図である。
式図である。
【図２】上記第１の実施の形態の製造工程の断面模式図
である。
である。
【図３】上記第１の実施の形態の適用例の平面模式図で
ある。
ある。
【図４】上記第１の実施の形態の適用例の断面模式図で
ある。
ある。
【図５】上記第１の実施の形態の適用例の製造工程の断
面模式図であり、図３のＡＡ線での製造工程の断面模式
図である。
面模式図であり、図３のＡＡ線での製造工程の断面模式
図である。
【図６】上記第１の実施の形態の適用例の製造工程の断
面模式図であり、図３のＡＡ線での製造工程の断面模式
図である。
面模式図であり、図３のＡＡ線での製造工程の断面模式
図である。
【図７】上記第１の実施の形態の適用例の製造工程の断
面模式図であり、図３のＢＢ線での製造工程の断面模式
図である。
面模式図であり、図３のＢＢ線での製造工程の断面模式
図である。
【図８】上記第１の実施の形態の適用例の製造工程の断
面模式図であり、図３のＢＢ線での製造工程の断面模式
図である。
面模式図であり、図３のＢＢ線での製造工程の断面模式
図である。
【図９】上記第１の実施の形態の適用例の製造工程の断
面模式図であり、図３のＣＣ線での製造工程の断面模式
図である。
面模式図であり、図３のＣＣ線での製造工程の断面模式
図である。
【図１０】本発明の第２の実施の形態の製造工程の断面
模式図である。
模式図である。
【図１１】上記第２の実施の形態の製造工程の断面模式
図である。
図である。
【図１２】上記第２の実施の形態の適用例の平面模式図
である。
である。
【図１３】上記第２の実施の形態の適用例の断面模式図
である。
である。
【図１４】上記第２の実施の形態の適用例の製造工程の
断面模式図であり、図１２のＡＡ線での製造工程の断面
模式図である。
断面模式図であり、図１２のＡＡ線での製造工程の断面
模式図である。
【図１５】上記第２の実施の形態の適用例の製造工程の
断面模式図であり、図１２のＡＡ線での製造工程の断面
模式図である。
断面模式図であり、図１２のＡＡ線での製造工程の断面
模式図である。
【図１６】上記第２の実施の形態の適用例の製造工程の
断面模式図であり、図１２のＡＡ線での製造工程の断面
模式図である。
断面模式図であり、図１２のＡＡ線での製造工程の断面
模式図である。
【図１７】上記第２の実施の形態の適用例の製造工程の
断面模式図であり、図１２のＢＢ線での製造工程の断面
模式図である。
断面模式図であり、図１２のＢＢ線での製造工程の断面
模式図である。
【図１８】上記第２の実施の形態の適用例の製造工程の
断面模式図であり、図１２のＢＢ線での製造工程の断面
模式図である。
断面模式図であり、図１２のＢＢ線での製造工程の断面
模式図である。
【図１９】上記第２の実施の形態の適用例の製造工程の
断面模式図であり、図１２のＢＢ線での製造工程の断面
模式図である。
断面模式図であり、図１２のＢＢ線での製造工程の断面
模式図である。
【図２０】上記第２の実施の形態の適用例の製造工程の
断面模式図であり、図１２のＣＣ線での製造工程の断面
模式図である。
断面模式図であり、図１２のＣＣ線での製造工程の断面
模式図である。
【図２１】上記第２の実施の形態の適用例の製造工程の
断面模式図であり、図１２のＣＣ線での製造工程の断面
模式図である。
断面模式図であり、図１２のＣＣ線での製造工程の断面
模式図である。
【図２２】本発明の第３の実施の形態の製造工程の断面
模式図である。
模式図である。
【図２３】上記第３の実施の形態の製造工程の断面模式
図である。
図である。
【図２４】上記第３の実施の形態の適用例の平面模式図
である。
である。
【図２５】上記第３の実施の形態の適用例の断面模式図
である。
である。
【図２６】本発明の第４の実施の形態の製造工程の断面
模式図である。
模式図である。
【図２７】上記第４の実施の形態の製造工程の断面模式
図である。
図である。
【図２８】上記第４の実施の形態の適用例の平面模式図
である。
である。
【図２９】上記第４の実施の形態の適用例の断面模式図
である。
である。
【図３０】上記第４の実施の形態の適用例の製造工程の
断面模式図であり、図２８のＡＡ線での製造工程の断面
模式図である。
断面模式図であり、図２８のＡＡ線での製造工程の断面
模式図である。
【図３１】上記第４の実施の形態の適用例の製造工程の
断面模式図であり、図２８のＡＡ線での製造工程の断面
模式図である。
断面模式図であり、図２８のＡＡ線での製造工程の断面
模式図である。
【図３２】上記第４の実施の形態の適用例の製造工程の
断面模式図であり、図２８のＣＣ線での製造工程の断面
模式図である。
断面模式図であり、図２８のＣＣ線での製造工程の断面
模式図である。
【図３３】半導体装置の従来の製造方法を説明するため
の半導体装置の製造工程の断面模式図である。
の半導体装置の製造工程の断面模式図である。
【図３４】上記従来の製造方法の問題点を説明するため
の半導体装置の製造工程の断面模式図である。
の半導体装置の製造工程の断面模式図である。
【図３５】上記従来の製造方法の問題点を説明するため
の半導体装置の製造工程の断面模式図である。
の半導体装置の製造工程の断面模式図である。
１０１ａ〜１０１ｄ，２０１ Ｐ型シリコン基板 １０２ａ〜１０２ｄ，２０２ フィールド酸化膜 １０３ａ〜１０４ｄ ゲート酸化膜 １０４ａ〜１０４ｄ ゲート電極 １０５ａ〜１０５ｄ ワード線 １０６ａ〜１０６ｄ，１０７ａ〜１０７ｄ，１０８ａ〜
１０８ｄ，２０８，２０８ａ Ｎ+ 型ソース・ドレイ
ン拡散層 １１１ａ〜１１１ｄ，１１２ａ〜１１２ｄ，１３２ａ〜
１３２ｄ，２１２，２３２，２３２ａ 層間絶縁膜 １１３ａ，１１３ｂ，１１３ｂａ，１１４ｂ，１１４ｂ
ａ，１１５ｃ，１１５ｄ，１１５ｄａ，１１６ｄ，１３
４ａ，１３４ｂ，１３４ｂａ，１３６ｄ，１３６ｄａ
ストッパ膜 １１７ａ〜１１７ｄ，２３８ａ コンタクト孔 １１８ａ〜１１８ｄ ビット・コンタクト孔 １１９，２３９，２３９ａ 絶縁膜スペーサ １２１，１２２，１４２ コンタクト・プラグ １２３ａ〜１２３ｄ，２７６ａａ，２７６ａｂ 上層
配線層 １２４ａ〜１２４ｄ，２２４ ビット線 １３８ａ〜１３８ｄ，２３８ ノード・コンタクト孔 １４４ａ〜１４４ｄ，２４４ ストレージ・ノード電
極 １４５ａ〜１４５ｄ 容量絶縁膜 １４６ａ〜１４６ｄ セル・プレート電極 １５１ａ，１５１ａａ，１５１ｂ〜１５１ｄ，１５２
ｂ，１５３ａ，１５３ａａ，１５３ｂ 犠牲膜 １５４，１５５ ＰＳＧ膜 １６１ａ〜１６１ｄ，１６１ｄａ，１６２ｃ，１６３
ｂ，１６４，１６５ａ，１６５ｂ，１６５ｄ，１６５ｄ
ａ，１６６，１６７，２６４，２６４ａａ，２６４ａｂ
導電体膜 １６３ｄ バリア膜 １７１ａ〜１７１ｄ，１７２ｂ，１７３ａ〜１７３ｃ，
１７４ｂ，１７５ａ，１７５ｂ，１７６ａ，１７６ｂ，
２７５，２７６，２７６ａａ，２７６ａｂフォトレジス
ト膜パターン １８１ａ，１８１ｂ，１８１ｄ，１８２ｂ，１８３ａ，
１８３ｂ ダミー・コンタクト孔 ２２４ａ 中間配線層 ２５５ 絶縁膜 ２６１ 導電体膜パターン
１０８ｄ，２０８，２０８ａ Ｎ+ 型ソース・ドレイ
ン拡散層 １１１ａ〜１１１ｄ，１１２ａ〜１１２ｄ，１３２ａ〜
１３２ｄ，２１２，２３２，２３２ａ 層間絶縁膜 １１３ａ，１１３ｂ，１１３ｂａ，１１４ｂ，１１４ｂ
ａ，１１５ｃ，１１５ｄ，１１５ｄａ，１１６ｄ，１３
４ａ，１３４ｂ，１３４ｂａ，１３６ｄ，１３６ｄａ
ストッパ膜 １１７ａ〜１１７ｄ，２３８ａ コンタクト孔 １１８ａ〜１１８ｄ ビット・コンタクト孔 １１９，２３９，２３９ａ 絶縁膜スペーサ １２１，１２２，１４２ コンタクト・プラグ １２３ａ〜１２３ｄ，２７６ａａ，２７６ａｂ 上層
配線層 １２４ａ〜１２４ｄ，２２４ ビット線 １３８ａ〜１３８ｄ，２３８ ノード・コンタクト孔 １４４ａ〜１４４ｄ，２４４ ストレージ・ノード電
極 １４５ａ〜１４５ｄ 容量絶縁膜 １４６ａ〜１４６ｄ セル・プレート電極 １５１ａ，１５１ａａ，１５１ｂ〜１５１ｄ，１５２
ｂ，１５３ａ，１５３ａａ，１５３ｂ 犠牲膜 １５４，１５５ ＰＳＧ膜 １６１ａ〜１６１ｄ，１６１ｄａ，１６２ｃ，１６３
ｂ，１６４，１６５ａ，１６５ｂ，１６５ｄ，１６５ｄ
ａ，１６６，１６７，２６４，２６４ａａ，２６４ａｂ
導電体膜 １６３ｄ バリア膜 １７１ａ〜１７１ｄ，１７２ｂ，１７３ａ〜１７３ｃ，
１７４ｂ，１７５ａ，１７５ｂ，１７６ａ，１７６ｂ，
２７５，２７６，２７６ａａ，２７６ａｂフォトレジス
ト膜パターン １８１ａ，１８１ｂ，１８１ｄ，１８２ｂ，１８３ａ，
１８３ｂ ダミー・コンタクト孔 ２２４ａ 中間配線層 ２５５ 絶縁膜 ２６１ 導電体膜パターン
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768
Claims (1)
- 【請求項１】半導体基板の表面もしくは表面上に最小線
幅および最小間隔がそれぞれＦからなる下層配線層を形
成し、酸化シリコン膜からなる層間絶縁膜を全面に形成
する工程と、第１の導電体膜からなるストッパ膜を前記
層間絶縁膜の表面上に形成し、ＰＳＧ膜もしくはＢＰＳ
Ｇ膜からなる所要膜厚を有した犠牲膜を全面に形成する
工程と、前記犠牲膜の表面上にＦからなる第１の開口径
を有した第１のフォト・レジスト膜パターンを形成する
工程と、前記第１のフォト・レジスト膜パターンをマス
クにした第１の異方性ドライ・エッチングにより、上端
が第１の開孔径を有し、下端が該第１の開口径より狭い
第２の開口径を有したダミー・コンタクト孔を前記犠牲
膜に形成する工程と、前記第１のフォト・レジスト膜パ
ターンを除去する工程と、第２の異方性ドライエッチン
グにより、前記ストッパ膜に第２の開口径を有した開口
部を形成する工程と、少なくとも前記開口部をマスクに
して、第３の異方性ドライ・エッチングを行い、前記第
２の開口径を有して前記下層配線層に達するコンタクト
孔を前記層間絶縁膜に形成する工程と、残置した前記犠
牲膜を選択的に除去する工程と、全面に第２の導電体膜
を形成し、第２のフォト・レジスト膜パターンをマスク
にした第４の異方性ドライ・エッチングおよび第５の異
方性ドライ・エッチングによりそれぞれ該第２の導電体
膜および前記ストッパ膜をパターニングして、最小線幅
および最小間隔がそれぞれＦからなり、積層構造を有し
た上層配線層を形成する工程とを有することを特徴とす
る半導体装置の製造方法。
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Applications Claiming Priority (1)
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| JP8137170A JP2900881B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置の製造方法 |
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|---|---|
| JPH09321139A JPH09321139A (ja) | 1997-12-12 |
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ID=15192463
Family Applications (1)
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|---|---|---|---|
| JP8137170A Expired - Fee Related JP2900881B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体装置の製造方法 |
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- 1996-05-30 JP JP8137170A patent/JP2900881B2/ja not_active Expired - Fee Related
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