JPH065811A - 半導体装置 - Google Patents
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- JPH065811A JPH065811A JP4161223A JP16122392A JPH065811A JP H065811 A JPH065811 A JP H065811A JP 4161223 A JP4161223 A JP 4161223A JP 16122392 A JP16122392 A JP 16122392A JP H065811 A JPH065811 A JP H065811A
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Abstract
(57)【要約】
【構成】 半導体基板１上に、複数の活性領域１ａと、
活性領域１ａにほぼ直行するように配設された複数のワ
ードライン５と、ワードライン５にほぼ直行する方向に
配設された複数のビットライン１３と、各活性領域１ａ
の両端部に形成されたキャパシタとを有する半導体装置
であって、活性領域１ａがＸ軸方向に１／４ピッチずつ
ずれてＹ軸方向に複数個配設され、さらに前記一方のキ
ャパシタの下部電極と半導体基板１とを接続するための
コンタクトと、活性領域１ａに対してＸ軸方向に３／４
ピッチずれて斜め方向に近接した活性領域１ａに形成さ
れた他方のキャパシタの下部電極と半導体基板１とのコ
ンタクトとが、同一のビットライン１３間に配置されて
いる半導体装置。 【効果】 コンタクトを形成する領域のビットライン１
３間の距離を増大させ、リーク電流を抑制することがで
きる。
活性領域１ａにほぼ直行するように配設された複数のワ
ードライン５と、ワードライン５にほぼ直行する方向に
配設された複数のビットライン１３と、各活性領域１ａ
の両端部に形成されたキャパシタとを有する半導体装置
であって、活性領域１ａがＸ軸方向に１／４ピッチずつ
ずれてＹ軸方向に複数個配設され、さらに前記一方のキ
ャパシタの下部電極と半導体基板１とを接続するための
コンタクトと、活性領域１ａに対してＸ軸方向に３／４
ピッチずれて斜め方向に近接した活性領域１ａに形成さ
れた他方のキャパシタの下部電極と半導体基板１とのコ
ンタクトとが、同一のビットライン１３間に配置されて
いる半導体装置。 【効果】 コンタクトを形成する領域のビットライン１
３間の距離を増大させ、リーク電流を抑制することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、より
詳細にはワードライン及びビットラインがキャパシタの
下方に形成されているＣＯＢ（Capacitor over bit lin
e)構造の半導体装置に関する。
詳細にはワードライン及びビットラインがキャパシタの
下方に形成されているＣＯＢ（Capacitor over bit lin
e)構造の半導体装置に関する。
【０００２】
【従来の技術】従来より、キャパシタの蓄積容量を確保
するために、スタック型メモリキャパシタが実用化され
ている。特に、大容量メモリセルでは、セル面積いっぱ
いにまで蓄積電極をとるため、ワードライン及びビット
ラインの形成後に、蓄積電極を形成するＣＯＢ構造が実
用化されつつある。
するために、スタック型メモリキャパシタが実用化され
ている。特に、大容量メモリセルでは、セル面積いっぱ
いにまで蓄積電極をとるため、ワードライン及びビット
ラインの形成後に、蓄積電極を形成するＣＯＢ構造が実
用化されつつある。
【０００３】その一例として、図６に、６４ＭＤＲＡＭ
相当のメモリセルのレイアウトを示す。このスタック型
ＤＲＡＭは、シリコン基板２１上に活性領域２１ａが複
数個配設されている。また、複数のワードライン２５が
ほぼ平行に形成されており、このワードライン２５とほ
ぼ直行するようにビットライン２３が形成されている。
活性領域２１ａの両端の上方には、キャパシタが形成さ
れているとともに、キャパシタとシリコン基板１との接
続のためのコンタクト２９が形成されている。それらの
コンタクト２９は、同一のビットライン２３間に一列に
つらなり、ハーフピッチ間隔で配置されている。
相当のメモリセルのレイアウトを示す。このスタック型
ＤＲＡＭは、シリコン基板２１上に活性領域２１ａが複
数個配設されている。また、複数のワードライン２５が
ほぼ平行に形成されており、このワードライン２５とほ
ぼ直行するようにビットライン２３が形成されている。
活性領域２１ａの両端の上方には、キャパシタが形成さ
れているとともに、キャパシタとシリコン基板１との接
続のためのコンタクト２９が形成されている。それらの
コンタクト２９は、同一のビットライン２３間に一列に
つらなり、ハーフピッチ間隔で配置されている。
【０００４】このように構成された、６４ＭＤＲＡＭ相
当のメモリセルのレイアウトにおいて、ビットライン２
３の設計寸法は最小ライン０．３μｍを使用しており、
単位セルのサイズは１．０×１．８μｍ2 である。ま
た、キャパシタの蓄積電極がシリコン基板１と接続すべ
き領域のビットライン２３間の距離Ａは０．７μｍであ
る。
当のメモリセルのレイアウトにおいて、ビットライン２
３の設計寸法は最小ライン０．３μｍを使用しており、
単位セルのサイズは１．０×１．８μｍ2 である。ま
た、キャパシタの蓄積電極がシリコン基板１と接続すべ
き領域のビットライン２３間の距離Ａは０．７μｍであ
る。
【０００５】
【発明が解決しようとする課題】上記の半導体装置にお
いては、キャパシタの下部電極とシリコン基板１とを接
続するためのコンタクト２９はビットライン２３間に配
置されている。従って、ビットライン２３間のスペース
が小さいほど設計上のマージンが小さくなり、メモリセ
ルの縮小化が図られる。しかし、ビットライン２３とコ
ンタクト２９との距離が接近すると、絶縁膜を介しての
リーク電流が大きくなり、ＤＲＡＭの保持特性が悪くな
るという課題があった。
いては、キャパシタの下部電極とシリコン基板１とを接
続するためのコンタクト２９はビットライン２３間に配
置されている。従って、ビットライン２３間のスペース
が小さいほど設計上のマージンが小さくなり、メモリセ
ルの縮小化が図られる。しかし、ビットライン２３とコ
ンタクト２９との距離が接近すると、絶縁膜を介しての
リーク電流が大きくなり、ＤＲＡＭの保持特性が悪くな
るという課題があった。
【０００６】また、コンタクト２９にサイドウォールを
形成して、自己整合的にコンタクト２９を形成する方法
では、サイドウォール幅だけコンタクト径が小さくなる
とともに、接触抵抗も増大し、書き込み及び読み出しス
ピードが遅くなるという課題があった。本発明はこのよ
うな課題に鑑みなされたものであり、信頼性の高く、歩
留りを向上させることができる半導体装置を提供するこ
とを目的としている。
形成して、自己整合的にコンタクト２９を形成する方法
では、サイドウォール幅だけコンタクト径が小さくなる
とともに、接触抵抗も増大し、書き込み及び読み出しス
ピードが遅くなるという課題があった。本発明はこのよ
うな課題に鑑みなされたものであり、信頼性の高く、歩
留りを向上させることができる半導体装置を提供するこ
とを目的としている。
【０００７】
【課題を解決するための手段】本発明によれば、半導体
基板上に、複数の活性領域と、該活性領域にほぼ直行す
るように配設された複数のワードラインと、該ワードラ
インにほぼ直行する方向に配設された複数のビットライ
ンと、前記各活性領域の両端部に形成されたキャパシタ
とを有する半導体装置であって、前記活性領域がＸ軸方
向に１／４ピッチずつずれてＹ軸方向に複数個配設さ
れ、さらに前記一方のキャパシタの下部電極と前記半導
体基板とを接続するためのコンタクトと、前記活性領域
に対してＸ軸方向に３／４ピッチずれて斜め方向に近接
した活性領域に形成された他方のキャパシタの下部電極
と前記半導体基板とのコンタクトとが、同一のビットラ
イン間に配置されている半導体装置が提供される。
基板上に、複数の活性領域と、該活性領域にほぼ直行す
るように配設された複数のワードラインと、該ワードラ
インにほぼ直行する方向に配設された複数のビットライ
ンと、前記各活性領域の両端部に形成されたキャパシタ
とを有する半導体装置であって、前記活性領域がＸ軸方
向に１／４ピッチずつずれてＹ軸方向に複数個配設さ
れ、さらに前記一方のキャパシタの下部電極と前記半導
体基板とを接続するためのコンタクトと、前記活性領域
に対してＸ軸方向に３／４ピッチずれて斜め方向に近接
した活性領域に形成された他方のキャパシタの下部電極
と前記半導体基板とのコンタクトとが、同一のビットラ
イン間に配置されている半導体装置が提供される。
【０００８】本発明に用いられる半導体基板としては特
に限定されるものではないが、シリコン基板が好まし
い。そして、この半導体基板は公知の方法、例えば、Ｌ
ＯＣＯＳ法等により素子分離領域が形成され、活性領域
が確保されている。この活性領域は、Ｘ軸方向に１／４
ピッチずつずれて、Ｙ軸方向に複数個配設されている。
つまり、４周期でＹ軸方向に複数個配設されていること
になる。
に限定されるものではないが、シリコン基板が好まし
い。そして、この半導体基板は公知の方法、例えば、Ｌ
ＯＣＯＳ法等により素子分離領域が形成され、活性領域
が確保されている。この活性領域は、Ｘ軸方向に１／４
ピッチずつずれて、Ｙ軸方向に複数個配設されている。
つまり、４周期でＹ軸方向に複数個配設されていること
になる。
【０００９】また、この半導体基板上にＹ軸方向に平行
に複数のワードラインが形成されている。このワードラ
インは、所望のパターン状に形設されており、活性領域
にほぼ直行するように、かつ互いにほぼ平行に配置され
ている。さらに、この半導体基板上にＸ軸方向に平行に
複数のビットラインが形成されている。これらビットラ
インはＹ軸方向に凹部及び凸部を有した所望のパターン
状に形設されており、ワードラインとほぼ直行し、かつ
互いにほぼ平行に配置されている。ワードライン及びビ
ットラインの材料は特に限定されるものではないが、ワ
ードラインとしてポリシリコン、シリサイド等を用いる
ことができ、それらの膜厚は５００〜２５００Åが好ま
しい。また、ビットラインとしては、ポリシリコン、シ
リサイド、Ｗ、Ｔｉ、Ａｌ−Ｓｉ等の金属を使用するこ
とができ、その膜厚は１０００〜４０００Åが好まし
い。
に複数のワードラインが形成されている。このワードラ
インは、所望のパターン状に形設されており、活性領域
にほぼ直行するように、かつ互いにほぼ平行に配置され
ている。さらに、この半導体基板上にＸ軸方向に平行に
複数のビットラインが形成されている。これらビットラ
インはＹ軸方向に凹部及び凸部を有した所望のパターン
状に形設されており、ワードラインとほぼ直行し、かつ
互いにほぼ平行に配置されている。ワードライン及びビ
ットラインの材料は特に限定されるものではないが、ワ
ードラインとしてポリシリコン、シリサイド等を用いる
ことができ、それらの膜厚は５００〜２５００Åが好ま
しい。また、ビットラインとしては、ポリシリコン、シ
リサイド、Ｗ、Ｔｉ、Ａｌ−Ｓｉ等の金属を使用するこ
とができ、その膜厚は１０００〜４０００Åが好まし
い。
【００１０】また、本発明における活性領域の両端部の
上方にはキャパシタが形成されている。キャパシタは、
キャパシタ下部電極、キャパシタ絶縁膜及びキャパシタ
上部電極によって構成されており、ワードライン及びビ
ットライン上に形成されていることが好ましい。キャパ
シタ下部電極及びキャパシタ上部電極の材料としては特
に限定されるものではなく、例えば、ポリシリコン、Ｐ
ｔ、Ｗ、Ｔｉ、ＴｉＷ、ＴｉＮ及び各シリサイド等を使
用することができる。それらの膜厚はそれぞれ、１００
０〜５０００Å、５００〜２０００Åが好ましい。ま
た、キャパシタ絶縁膜は、特に限定されるものではな
く、通常キャパシタ絶縁膜として用いられる常誘電体
膜、ＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いることがで
きる。その膜厚は５０〜３０００Åが好ましい。
上方にはキャパシタが形成されている。キャパシタは、
キャパシタ下部電極、キャパシタ絶縁膜及びキャパシタ
上部電極によって構成されており、ワードライン及びビ
ットライン上に形成されていることが好ましい。キャパ
シタ下部電極及びキャパシタ上部電極の材料としては特
に限定されるものではなく、例えば、ポリシリコン、Ｐ
ｔ、Ｗ、Ｔｉ、ＴｉＷ、ＴｉＮ及び各シリサイド等を使
用することができる。それらの膜厚はそれぞれ、１００
０〜５０００Å、５００〜２０００Åが好ましい。ま
た、キャパシタ絶縁膜は、特に限定されるものではな
く、通常キャパシタ絶縁膜として用いられる常誘電体
膜、ＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いることがで
きる。その膜厚は５０〜３０００Åが好ましい。
【００１１】また、活性領域の両端部上にはキャパシタ
の下部電極と半導体基板とを接続するためのコンタクト
が形成されている。この場合、キャパシタの下部電極は
コンタクトを介して直接半導体基板に接続されていても
よいし、局所配線を介して接続されていてもよい。各活
性領域の両端部に形成された一方のコンタクトは、それ
ら各活性領域に対してＸ軸方向に３／４ピッチずれて斜
め方向に近接した活性領域に形成された他方のキャパシ
タの下部電極と半導体基板とのコンタクトと、同一のビ
ットライン間に配置されている。
の下部電極と半導体基板とを接続するためのコンタクト
が形成されている。この場合、キャパシタの下部電極は
コンタクトを介して直接半導体基板に接続されていても
よいし、局所配線を介して接続されていてもよい。各活
性領域の両端部に形成された一方のコンタクトは、それ
ら各活性領域に対してＸ軸方向に３／４ピッチずれて斜
め方向に近接した活性領域に形成された他方のキャパシ
タの下部電極と半導体基板とのコンタクトと、同一のビ
ットライン間に配置されている。
【００１２】本発明における局所配線はワードラインあ
るいはビットライン上にオーバーラップしていてもよい
が、ワードライン間、あるいはビットライン間に配設さ
れている場合には、ワードラインあるいはビットライン
を形成することによって生じる段差を緩和することがで
きる。また、局所配線の材料は特に限定されるものでは
ないが、例えば、ポリシエイコン、各シリサイド等を５
００〜１５００Å程度の膜厚で形成することが好まし
い。
るいはビットライン上にオーバーラップしていてもよい
が、ワードライン間、あるいはビットライン間に配設さ
れている場合には、ワードラインあるいはビットライン
を形成することによって生じる段差を緩和することがで
きる。また、局所配線の材料は特に限定されるものでは
ないが、例えば、ポリシエイコン、各シリサイド等を５
００〜１５００Å程度の膜厚で形成することが好まし
い。
【００１３】
【作用】上記した構成によれば、各活性領域の両端部に
形成された一方のコンタクトは、それら各活性領域に対
してＸ軸方向に３／４ピッチずれて斜め方向に近接した
活性領域に形成された他方のキャパシタの下部電極と半
導体基板とのコンタクトと、同一のビットライン間に配
置されているので、セルサイズが従来と同じ場合でも、
コンタクトを形成する領域のビットライン間の距離が増
大することとなる。
形成された一方のコンタクトは、それら各活性領域に対
してＸ軸方向に３／４ピッチずれて斜め方向に近接した
活性領域に形成された他方のキャパシタの下部電極と半
導体基板とのコンタクトと、同一のビットライン間に配
置されているので、セルサイズが従来と同じ場合でも、
コンタクトを形成する領域のビットライン間の距離が増
大することとなる。
【００１４】
【実施例】本発明に係る半導体装置の一つであるＤＲＡ
Ｍの実施例を図面に基づいて説明する。スタック型ＤＲ
ＡＭは、図１に示したように、シリコン基板１上に活性
領域１ａが、Ｘ軸方向に１／４ピッチずつずれてＹ軸方
向に複数個配設されている。そして、これら活性領域１
ａにほぼ直行するように複数のワードライン５が形成さ
れている。また、これらワードライン５と直行する方向
に複数のビットライン１３が形成されている。さらに、
各活性領域１ａの両端部の上方であって、ワードライン
５間及びビットライン１３間に、コンタクト９を介して
局所配線１０が形成されており、局所配線１０上方に
は、コンタクト１５を介してキャパシタ下部電極（図示
せず）、絶縁膜（図示せず）及び上部電極（図示せず）
から形成されたキャパシタ（図示せず）がそれぞれ配設
されている。そして、各活性領域１ａの一方に配設され
た局所配線１０とシリコン基板１とのコンタクト９及び
キャパシタ下部電極と局所配線１０とのコンタクト１５
と、その活性領域１ａに対してＸ軸方向に３／４ピッチ
ずれて斜め方向に近接した活性領域１ａの他方に配設さ
れた局所配線１０とシリコン基板１とのコンタクト９及
びキャパシタ下部電極と局所配線１０とのコンタクト１
５とが、同一のビットライン１３間に形成されている。
Ｍの実施例を図面に基づいて説明する。スタック型ＤＲ
ＡＭは、図１に示したように、シリコン基板１上に活性
領域１ａが、Ｘ軸方向に１／４ピッチずつずれてＹ軸方
向に複数個配設されている。そして、これら活性領域１
ａにほぼ直行するように複数のワードライン５が形成さ
れている。また、これらワードライン５と直行する方向
に複数のビットライン１３が形成されている。さらに、
各活性領域１ａの両端部の上方であって、ワードライン
５間及びビットライン１３間に、コンタクト９を介して
局所配線１０が形成されており、局所配線１０上方に
は、コンタクト１５を介してキャパシタ下部電極（図示
せず）、絶縁膜（図示せず）及び上部電極（図示せず）
から形成されたキャパシタ（図示せず）がそれぞれ配設
されている。そして、各活性領域１ａの一方に配設され
た局所配線１０とシリコン基板１とのコンタクト９及び
キャパシタ下部電極と局所配線１０とのコンタクト１５
と、その活性領域１ａに対してＸ軸方向に３／４ピッチ
ずれて斜め方向に近接した活性領域１ａの他方に配設さ
れた局所配線１０とシリコン基板１とのコンタクト９及
びキャパシタ下部電極と局所配線１０とのコンタクト１
５とが、同一のビットライン１３間に形成されている。
【００１５】このように構成された、６４ＭＤＲＡＭ相
当のメモリセルのレイアウトにおいては、ビットライン
１３の設計寸法として最小ライン０．３μｍが使用され
ており、単位セルサイズは１．０×１．８μｍ2 であ
る。また、キャパシタの下部電極が局所配線１０を介し
てシリコン基板１と接続されるための領域のビットライ
ン１３間の距離Ｂは０．８μｍである。
当のメモリセルのレイアウトにおいては、ビットライン
１３の設計寸法として最小ライン０．３μｍが使用され
ており、単位セルサイズは１．０×１．８μｍ2 であ
る。また、キャパシタの下部電極が局所配線１０を介し
てシリコン基板１と接続されるための領域のビットライ
ン１３間の距離Ｂは０．８μｍである。
【００１６】以下に、上記のスタック型ＤＲＡＭの製造
方法を図面に基づいて説明する。なお、図５の（ａ）〜
（ｃ）は図１におけるＡ−Ａ′線断面図を示しており、
図５の（ｄ）及び（ｅ）は図１におけるＡ−Ａ′線断面
とＡ−Ａ″線断面とを合成した断面図を示している。ま
ず、ＬＯＣＯＳにより素子分離領域２を形成することに
よって活性領域１ａが確保されたシリコン基板１上に膜
厚１００Å程度のＳｉＯ2 膜４を介して、膜厚２０００
Å程度のポリシリコン及び膜厚２０００Å程度のＳｉＯ
2 膜６を積層し、フォトリソグラフィ工程により、ワー
ドライン５をパターン形成する（図２）。そして、ワー
ドライン５をマスクとして、例えば、Ｐ及びＡｓをイオ
ン注入することにより不純物拡散領域３を形成する。次
いで、これらワードライン５を含むシリコン基板１上に
ＳｉＯ2 膜を積層し、ＲＩＥエッチバックを行うことに
より、ワードライン５に自己整合的にサイドウォール７
を形成する（図５（ａ））。
方法を図面に基づいて説明する。なお、図５の（ａ）〜
（ｃ）は図１におけるＡ−Ａ′線断面図を示しており、
図５の（ｄ）及び（ｅ）は図１におけるＡ−Ａ′線断面
とＡ−Ａ″線断面とを合成した断面図を示している。ま
ず、ＬＯＣＯＳにより素子分離領域２を形成することに
よって活性領域１ａが確保されたシリコン基板１上に膜
厚１００Å程度のＳｉＯ2 膜４を介して、膜厚２０００
Å程度のポリシリコン及び膜厚２０００Å程度のＳｉＯ
2 膜６を積層し、フォトリソグラフィ工程により、ワー
ドライン５をパターン形成する（図２）。そして、ワー
ドライン５をマスクとして、例えば、Ｐ及びＡｓをイオ
ン注入することにより不純物拡散領域３を形成する。次
いで、これらワードライン５を含むシリコン基板１上に
ＳｉＯ2 膜を積層し、ＲＩＥエッチバックを行うことに
より、ワードライン５に自己整合的にサイドウォール７
を形成する（図５（ａ））。
【００１７】その後、これらワードライン５を含むシリ
コン基板１上にＳｉＯ2 膜８を５００Å程度積層し、こ
の上に後工程で形成する局所配線１０とシリコン基板１
とのコンタクト９を開口する。その後、局所配線材とし
てポリシリコンを膜厚５００Å程度で積層し、フォトリ
ソグラフィ工程によりパターニングして局所配線１０を
形成する（図３及び図５（ｂ））。
コン基板１上にＳｉＯ2 膜８を５００Å程度積層し、こ
の上に後工程で形成する局所配線１０とシリコン基板１
とのコンタクト９を開口する。その後、局所配線材とし
てポリシリコンを膜厚５００Å程度で積層し、フォトリ
ソグラフィ工程によりパターニングして局所配線１０を
形成する（図３及び図５（ｂ））。
【００１８】さらに、局所配線１０を含むシリコン基板
１上全面に、ＳｉＯ2 膜１１を５００Å程度積層した
後、後工程で形成するビットライン１３とシリコン基板
１とののコンタクト１２を開口する。そして、ポリシリ
コンを膜厚１５００Å程度積層し、フォトリソグラフィ
工程によりパターニングしてビットライン１３を形成す
る（図４及び図５（ｃ））。
１上全面に、ＳｉＯ2 膜１１を５００Å程度積層した
後、後工程で形成するビットライン１３とシリコン基板
１とののコンタクト１２を開口する。そして、ポリシリ
コンを膜厚１５００Å程度積層し、フォトリソグラフィ
工程によりパターニングしてビットライン１３を形成す
る（図４及び図５（ｃ））。
【００１９】次いで、層間絶縁膜として、膜厚１０００
Å程度のＳｉＯ2 膜１４を積層して平坦化し、局所配線
１０上に、後工程で形成するキャパシタ下部電極１６と
局所配線１０とのコンタクト１５を開口する（図１）。
そして、ポリシリコンを膜厚３０００Å程度積層し、フ
ォトリソグラフィ工程によりパターニングしてキャパシ
タ下部電極１６を形成する（図５（ｄ））。
Å程度のＳｉＯ2 膜１４を積層して平坦化し、局所配線
１０上に、後工程で形成するキャパシタ下部電極１６と
局所配線１０とのコンタクト１５を開口する（図１）。
そして、ポリシリコンを膜厚３０００Å程度積層し、フ
ォトリソグラフィ工程によりパターニングしてキャパシ
タ下部電極１６を形成する（図５（ｄ））。
【００２０】その後、通常の方法により、キャパシタ絶
縁膜１７として５０Å程度の窒化膜系絶縁膜及びキャパ
シタ上部電極１８として膜厚１０００Å程度のポリシリ
コンを順次積層してパターニングすることによりキャパ
シタを作製し（図５（ｅ））、各配線を行う。
縁膜１７として５０Å程度の窒化膜系絶縁膜及びキャパ
シタ上部電極１８として膜厚１０００Å程度のポリシリ
コンを順次積層してパターニングすることによりキャパ
シタを作製し（図５（ｅ））、各配線を行う。
【００２１】
【発明の効果】本発明に係る半導体装置によれば、半導
体基板上に、複数の活性領域と、該活性領域にほぼ直行
するように配設された複数のワードラインと、該ワード
ラインにほぼ直行する方向に配設された複数のビットラ
インと、前記各活性領域の両端部に形成されたキャパシ
タとを有する半導体装置であって、前記活性領域がＸ軸
方向に１／４ピッチずつずれてＹ軸方向に複数個配設さ
れ、さらに前記一方のキャパシタの下部電極と前記半導
体基板とを接続するためのコンタクトと、前記活性領域
に対してＸ軸方向に３／４ピッチずれて斜め方向に近接
した活性領域に形成された他方のキャパシタの下部電極
と前記半導体基板とのコンタクトとが、同一のビットラ
イン間に配置されているので、セルサイズが従来と同じ
場合でも、コンタクトを形成する領域のビットライン間
の距離を増大させることができる。従って、ビットライ
ンとコンタクトとの間で、絶縁膜を介してのリーク電流
を抑制することができ、信頼性の高い半導体装置を歩留
りよく得ることができる。
体基板上に、複数の活性領域と、該活性領域にほぼ直行
するように配設された複数のワードラインと、該ワード
ラインにほぼ直行する方向に配設された複数のビットラ
インと、前記各活性領域の両端部に形成されたキャパシ
タとを有する半導体装置であって、前記活性領域がＸ軸
方向に１／４ピッチずつずれてＹ軸方向に複数個配設さ
れ、さらに前記一方のキャパシタの下部電極と前記半導
体基板とを接続するためのコンタクトと、前記活性領域
に対してＸ軸方向に３／４ピッチずれて斜め方向に近接
した活性領域に形成された他方のキャパシタの下部電極
と前記半導体基板とのコンタクトとが、同一のビットラ
イン間に配置されているので、セルサイズが従来と同じ
場合でも、コンタクトを形成する領域のビットライン間
の距離を増大させることができる。従って、ビットライ
ンとコンタクトとの間で、絶縁膜を介してのリーク電流
を抑制することができ、信頼性の高い半導体装置を歩留
りよく得ることができる。
【図１】本発明に係わる半導体装置の実施例を示すメモ
リセルの平面図である。
リセルの平面図である。
【図２】本発明に係わる半導体装置の製造工程を説明す
るためのメモリセルの平面図である。
るためのメモリセルの平面図である。
【図３】本発明に係わる半導体装置の製造工程を説明す
るためのメモリセルの平面図である。
るためのメモリセルの平面図である。
【図４】本発明に係わる半導体装置の製造工程を説明す
るためのメモリセルの平面図である。
るためのメモリセルの平面図である。
【図５】本発明に係わる半導体装置の製造工程を説明す
るための要部の概略断面図である。
るための要部の概略断面図である。
【図６】従来の半導体装置をを示すメモリセルの平面図
である。
である。
１ シリコン基板（半導体基板） １ａ 活性領域 ５ ワードライン ９ コンタクト １０ 局所配線 １３ ビットライン １５ コンタクト
Claims (2)
- 【請求項１】 半導体基板上に、複数の活性領域と、該
活性領域にほぼ直行するように配設された複数のワード
ラインと、該ワードラインにほぼ直行する方向に配設さ
れた複数のビットラインと、前記各活性領域の両端部に
形成されたキャパシタとを有する半導体装置であって、
前記活性領域がＸ軸方向に１／４ピッチずつずれてＹ軸
方向に複数個配設され、さらに前記一方のキャパシタの
下部電極と前記半導体基板とを接続するためのコンタク
トと、前記活性領域に対してＸ軸方向に３／４ピッチず
れて斜め方向に近接した活性領域に形成された他方のキ
ャパシタの下部電極と前記半導体基板とのコンタクトと
が、同一のビットライン間に配置されていることを特徴
とする半導体装置。 - 【請求項２】 下部電極と半導体基板とが局所配線を介
して接続されている請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161223A JPH065811A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161223A JPH065811A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065811A true JPH065811A (ja) | 1994-01-14 |
Family
ID=15730970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4161223A Pending JPH065811A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065811A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9030020B2 (en) | 2010-11-11 | 2015-05-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1992
- 1992-06-19 JP JP4161223A patent/JPH065811A/ja active Pending
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