JP2008227477A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置1は、ビット線10、キャパシタ20、ビットコンタクト30、およびキャパシタコンタクト40を備えている。ビット線10は、半導体基板50の上方に設けられている。ビット線10は、ビットコンタクト30によって半導体基板50に接続されている。キャパシタ20は、キャパシタコンタクト40によって半導体基板50に接続されている。隣り合う2本のビット線10について、キャパシタコンタクト40が設けられた部分のピッチd2(第1のピッチ)は、ビットコンタクト30が設けられた部分のピッチd3(第2のピッチ)よりも大きい。また、ビットコンタクト30が設けられた部分のビット線10間の間隔d4は、ビットコンタクト30が設けられた部分のビット線10の幅d5よりも大きい。
【選択図】図1
Description
図1は、本発明による半導体記憶装置の第1の実施形態を示す平面図である。また、図2は、図1のII−II線に沿った断面図である。半導体記憶装置1は、ビット線10、キャパシタ20、ビットコンタクト30、およびキャパシタコンタクト40を備えている。これらは、DRAMを構成している。
先に示した第1の実施形態では、ビット線を高密度に配置することでチップサイズの縮小が可能であることを示した。それに加えてさらにワード線を高密度に配置することでさらにチップサイズを縮小することができる。
図10は、半導体記憶装置の第2の実施形態の平面図である。図中に示すように、拡散層56間の素子分離領域54上のワード線62の線幅62bを、拡散層56上のワード線62の線幅62aより細くしている。ワード線62の配置を高密度化することによって、FETの特性を維持したまま、更にチップサイズを縮小できる。この理由は、ワード線62はゲート電極に形成されており、拡散層56上のワード線の線幅62aを細くするとFETの特性に影響を与えるので、細くできないが、素子分離領域54上のワード線の線幅62bは、FETの特性に何等影響を与えないので線幅を細くできるからである。
10 ビット線
20 キャパシタ
22 下部電極
24 容量絶縁膜
26 上部電極
30 ビットコンタクト
40 キャパシタコンタクト
50 半導体基板
52 層間絶縁膜
54 素子分離領域
56 拡散層
58 シリサイド層
60 ワード線
62 ワード線
62a 拡散層56上のワード線の線幅
62b 素子分離領域54上のワード線の線幅
70 FET
72 ソース・ドレイン領域
73 シリサイド層
74 ゲート電極
75 シリサイド層
76 ゲート絶縁膜
78 側壁絶縁膜
80 FET
82 ソース・ドレイン領域
83 シリサイド層
84 ゲート電極
85 シリサイド層
86 ゲート絶縁膜
88 側壁絶縁膜
92 配線
94 導体プラグ
96 配線
100 DRAM
101 ビット線
102 ワード線
103 ビットコンタクト
104 キャパシタコンタクト
105 半導体基板
106 キャパシタ
110 汎用DRAM
111 キャパシタコンタクト
112 ビット線
113 SiN膜
114 層間絶縁膜
115 キャパシタ
116 半導体基板
117 ビットコンタクト
d1 ビット線101間のピッチ
d2 キャパシタコンタクト40が設けられた部分のビット線10間のピッチ
d3 ビットコンタクト30が設けられた部分のビット線10間のピッチ
d4 ビットコンタクト30が設けられた部分のビット線10間の間隔
d5 ビットコンタクト30が設けられた部分のビット線10の幅
Claims (16)
- 半導体基板の上方に設けられた複数のビット線と、
前記ビット線よりも上層に設けられたキャパシタと、
前記ビット線と前記半導体基板とを接続するビットコンタクトと、
前記キャパシタと前記半導体基板とを接続するキャパシタコンタクトと、を備え、
隣り合う2本の前記ビット線について、前記キャパシタコンタクトが設けられた部分のピッチである第1のピッチは、前記ビットコンタクトが設けられた部分のピッチである第2のピッチよりも大きく、
前記ビットコンタクトが設けられた前記部分の前記2本のビット線間の間隔は、前記ビットコンタクトが設けられた前記部分の前記ビット線の幅よりも大きいことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記キャパシタに接続された第1の電界効果トランジスタを更に備える半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
前記第1の電界効果トランジスタのゲート電極およびソース・ドレイン領域の表面には、シリサイド層が設けられている半導体記憶装置。 - 請求項2または3に記載の半導体記憶装置において、
前記第1の電界効果トランジスタよりも短いゲート長をもつ第2の電界効果トランジスタを更に備える半導体記憶装置。 - 請求項2乃至4いずれかに記載の半導体記憶装置において、
前記第1の電界効果トランジスタよりも薄いゲート絶縁膜を有する第2の電界効果トランジスタを更に備える半導体記憶装置。 - 請求項1乃至5いずれかに記載の半導体記憶装置において、
前記各ビット線の厚みは、30nm以上90nm以下である半導体記憶装置。 - 請求項1乃至6いずれかに記載の半導体記憶装置において、
前記第2のピッチを1としたとき、前記第1のピッチは1.2以上2以下である半導体記憶装置。 - 請求項1乃至7いずれかに記載の半導体記憶装置において、
第1の方向に延在するワード線と、
前記半導体基板に形成され、第2の方向に延在する拡散層と、を更に備え、
前記第1の方向と前記第2の方向とがなす角をθとしたとき、0<θ<90°である半導体記憶装置。 - 請求項1乃至8いずれかに記載の半導体記憶装置において、
前記キャパシタコンタクトを構成する材料は、タングステンを含んでいる半導体記憶装置。 - 請求項1乃至9いずれかに記載の半導体記憶装置において、
前記キャパシタの上部電極および下部電極は、共に金属材料によって構成されている半導体記憶装置。 - 請求項1乃至10いずれかに記載の半導体記憶装置において、
前記キャパシタは、DRAMを構成している半導体記憶装置。 - 請求項11に記載の半導体記憶装置において、
前記DRAMは、ロジック回路と混載されている半導体記憶装置。 - 請求項1乃至12いずれかに記載の半導体記憶装置において、
前記ビットコンタクトが設けられた前記部分の前記2本のビット線間の前記間隔は、当該2本のビット線間の最小間隔に相当する半導体記憶装置。 - 請求項1乃至13いずれかに記載の半導体記憶装置において、
前記各ビット線の幅は、略一定である半導体記憶装置。 - 請求項1乃至14いずれかに記載の半導体記憶装置において、
前記半導体基板上に設けられたワード線と、
前記半導体基板に形成された複数の拡散層と、
前記複数の拡散層を分離する素子分離領域と
を更に備え、
前記ワード線の一部の幅が、前記ワード線の他の部分の幅よりも細い半導体記憶装置。 - 請求項15に記載の半導体記憶装置において、
他の部分の幅よりも細い幅の前記ワード線の一部が、前記素子分離領域上に設けられている半導体記憶装置。
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