KR0176716B1 - 반도체메모리장치 및 그 제조방법 - Google Patents

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Abstract

본원 발명의 반도체메모리장치(DRAM)에 있어서는 스택캐패시터(stacked capacitor)의 형성에 따른 단차(段差)의 형성 및 그 증대화를 없앨 수 있고, 상층 (배선 등)의 패터닝을 용이하게 행할 수 있으며, 자유도가 있는 패턴레이아웃을 행하게 할 수 있는 동시에, 반도체 메모리장치 자체의 고집적화를 도모할 수 있다. 또한, 본원 발명의 반도체메모리장치는 워드선(4a) 및 2개의 소스·드레인영역(5a), (5b)으로 이루어지는 스위칭소자(Tr1)와, 워드선(4b) 및 2개의 소스·드레인영역(5a), (5c)으로 이루어지는 스위칭소자(Tr2)의 하층에 축적노드전극(7a), (7b), 유전체막(8) 및 서브플레이트 전극(9)으로 이루어지는 스택캐패시터 C1, C2가 형성되는 구성으로 되어 있다.

Description

반도체메모리장치 및 그 제조방법
제1도는 종래예에 의한 반도체메모리장치(DRAM)의 요부를 나타낸 구성도.
제2도는 본원 발명의 제1의 실시예에 의한 반도체메모리장치(DRAM)의 요부를 나타낸 구성도.
제3도는 본원 발명의 제1의 실시예에 의한 반도체메모리장치의 요부를 나타낸 평면도.
제4a도 내지 제 4e도는 각각 본원 발명의 제1의 실시예에 의한 반도체메모리장치의 제조방법을 나타낸 경과도.
제5도는 본원 발명의 제2의 실시예에 의한 반도체메모리장치의 요부를 나타낸 구성도.
* 도면의 주요부분에 대한 부호의 설명
A : 반도체메모리장치 Tr1, Tr2 : 스위칭소자
C1, C2: 스택캐패시터 (1) : 소자형성영역
(2) : 비트선 (3) : 콘택트부분
(4a), (4b) : 워드선 (5a), (5b), (5c) : 소스·드레인 영역
(6) : 절연층 (7a), (7b) : 축적노드전극
(8) : 유전체막 (9) : 서브플레이트전극
(10) : 층간막 (11) : 개구
(12) : 절연막 (13) : 실리콘기판
본원 발명은 스위칭소자에 전하축적용의 스택캐패시터(stacked capacitor)가 접속된 소위 DRAM(dynamic random access memory)등의 반도체메모리장치 및 그 제조방법에 관한 것이다.
근래, DRAM등의 반도체메모리장치의 고집적화에 따라서, 그 용량확보를 위해 정보를 기억하는 캐패시터의 구조를 적층(stack)형으로 한 스택캐패시터셀이 사용되기 시작하고 있다. 이러한 유형의 반도체메모리장치는 1988년 12월 11일에 개최된 국제전자장치회의 (international electron devices meeting)의 보고서 (제 596-599면)에 개시되어 있다.
종래의 스택캐패시터로 이루어지는 반도체메모리장치는 제1도에 나타낸 바와 같이 필드절연층(31)이 형성된 실리콘기판(32)의 표면에 면하여 스위칭소자 Tr 의 불순물확산영역이 형성되어 있으며, 그 불순물확산영역중 한 쪽의 소스·드레인영역(33a)에는 콘택트홀(34)을 통하여 예를 들면 Al 배선층으로 이루어지는 비트선(35)이 접속되고, 다른쪽의 소스·드레인영역(33b)에는 스택캐패시터 C 의 캐패시터하부전극(36)이 접속되어 있다.
캐패시터하부전극(36)은 제2층의 다결정 실리콘층을 패터닝하여 형성되어 있으며, 제1층의 다결정 실리콘층인 상기 스위칭소자 Tr 의 각 게이트전극(37)의 상부에 까지 층간절연층(38)을 통하여 형성되어 있다. 이 캐패시터하부전극(36)은 그 상부에 공통전극으로 된 캐패시터상부전극(39)이 유전체막(40)을 통하여 가지고 있으며, 이들 캐패시터상부전극(39), 유전체막(40) 및 캐패시터하부전극(36)의 적층구조에 의해 스택캐패시터 C 가 구성되어 있다.
그리고, 이 반도체메모리장치는 그 스택캐패시터 C에 필요한 전하의 축전등이 행해지고, 상기 스위칭소자 Tr 에 제어되면서 비트선(35)을 통한 독출이나 기입등이 행하여진다.
그러나, 전술한 바와 같은 종래의 반도체메모리장치에 있어서는 실리콘기판(32)상에 다결정 실리콘층을 여러층으로 적층하는 구조로 되어 있으므로, 메로리셀부에 있어서의 콘택트부분에서의 단차(段差)가 커져서, 콘택트홀등에서의 스텝커버리지의 열화를 야기하고, 상층의 패터닝 예를 들면 비트선(35)등의 패터닝이 곤란해진다는 결점이 있다. 더욱이, 금후의 고집적화를 향해 스택캐패시터 C 의 용량을 증가시키기 위해서는 축적노드가 되는 캐패시터하부전극(36)의 측벽을 이용할 필요가 있으며, 이 경우 더욱 캐패시터하부전극(36)의 단차가 커지며, 그에 따라 상기 콘택트 부분에서의 단차가 증대화하여 비트선(35)의 단선(斷線)등을 발생한다는 결점이 있다.
또, 상기 메모리셀부에서의 단차가 커지면 단차가 비교적 작은 주변회로부(예를 들면 어드레스디코더등)와의 접촉부분에 있어서, 그 배선의 패터닝등이 노광시에 있어서의 초점심도의 차이등 때문에 곤란해진다는 결점이 있다.
따라서, 본원 발명의 목적은 상기 종래기술의 결점을 해소한 개선된 반도체메모리장치를 제공하는 것이다.
본원 발명의 다른 목적은 스택캐패시터의 형성에 따른 단차의 형성 및 그 증대화를 없앨 수 있고, 상층(배선등)의 패터닝을 용이하게 행할 수 있으며, 자유도가 있는 패턴레이아웃을 행하게 할 수 있는 반도체메모리장치를 제공하는 것이다.
본원 발명의 다른 목적은 고집적화를 도모할 수 있는 반도체메모리장치를 제공하는 것이다.
본원 발명의 다른 목적은 제조공정의 간략화를 도모할 수 있는 반도체메모리장치를 제공하는 것이다.
본원 발명의 또 다른 목적은 제조코스트의 저렴화를 도모할 수 있는 반도체메모리장치를 제공하는 것이다.
상기 목적을 달성하기 위해 본원 발명은 스위칭소자와 이 스위칭소자에 접속되는 전하축적용 캐패시터로 메모리셀이 구성되는 반도체메모리장치에 있어서, 상기 스위칭소자의 하층에 절연층을 통하여 상기 전하축적용 캐패시터를 형성하여 구성한다.
또, 본원 발명은 상기 반도체메모리장치에 있어서, 상기 스위칭소자의 하층에 절연층을 통하여 상기 전하축적용 캐패시터를 형성하는 동시에, 상기 전하축적용 캐패시터를 구성하는 플레이트전극에 플레이트전원을 상기 스위칭소자가 형성되지 않은 면(실리콘기판)으로부터 공급하도록 구성한다.
전술한 본원 발명의 반도체메모리장치의 구성에 의하면, 스위칭소자의 하층에 전하축적용 캐패시터 그 자체를 매설하도록 하였으므로, 전하축적용 캐패시터의 형성에 따른 단차의 형성 및 그 증대가 없어지고, 상층의 비트선등의 배선의 형성이 용이하게 되는 동시에, 그 배선등에 대하여 자유도가 있는 패턴 레이아웃을 행할 수 있다. 더욱이, 실리콘기판상부에 있어서 인접하는 워드선 사이에 캐패시터용의 콘택트를 취할 필요가 없으므로, 그 만큼 간격을 좁힐 수 있고, 메모리장치의 고집적화를 유효하게 도모할 수 있다.
또, 전술한 본원 발명의 반도체메모리장치의 구성에 의하면 상기 작용, 효과를 가지고 있는 외에, 플레이트전원을 기판표면에 인출하기 위한 공정이 필요없게 되므로, 제조공정의 간략화 및 제조코스트의 저렴화를 도모할 수 있고, 더욱이 실리콘기판 배면으로부터 축적 노드전극에 바이어스전위를 인가함으로써, 축적노드에 대한 간섭잡음을 없애고, 그 전위를 안정화시킬 수 있다.
본원 발명의 상기 목적 및 기타 목적, 특징 및 이점은 첨부 도면에 따른 다음의 상세한 설명으로 보다 명백해 질 것이며, 여기서 동일 또는 유사부분에는 같은 부호로 표시한다.
다음에, 본원 발명의 실시예에 대하여 제2도 - 제5도를 참조하여 설명한다.
제2도는 본 실시예에 의한 반도체메모리장치 A, 특히 DRAM(dynamic random access memory)의 요부를 나타낸 구성도, 제3도는 그 평면도이다.
이 메모리 장치 A는 제3도에 나타낸 바와 같이 SiO2등으로 이루어지는 절연층으로 둘러싸인 소자형성영역(1)의 중앙부분에 있어서, 횡방향으로 뻗는 비트선(2)과의 콘택트부분(3)을 가지며, 이 콘택트 부분(3)을 대칭으로 하여 좌우로, 상하방향으로 뻗는 2배의 워드선(4a),(4b)이 형성되어 이루어지며, 제2도에 나타낸 바와 같이 한 쪽의 워드선(4a)과, 콘택트부분(3) 아래의 N 형의 소스·드레인영역(5a) 및 도면상 워드선(4a) 우측의 N 형의 소스드레인영역(5b)으로 구성 된 스위칭소자 Tr1 아래에 절연층(6)을 통하여 축적노드가 되는 다결정 실리콘층에 의한 하나의 전극(이하, 축적노드전극이라 함)(7a)이 형성되고, 이 도전막패턴으로서의 축적노드전극(7a)과 상기 소스·드레인영역(5b)이 전기적으로 접속되어 있다. 또, 다른쪽의 워드선(4b)과, 콘택트부분(3) 아래의 소스·드레인영역(5a) 및 도면상 워드선(4b) 좌측의 N 형의 소스·드레인영역(5c)으로 구성된 스위칭소자 Tr2 아래에 절연층(6)을 통하여 도전막패턴으로서의 축적노드전극(7b)이 형성되고, 이 축적노드전극(7b)과 상기 소스·드레인영역(5c)이 전기적으로 접속되어 있다.
또, 제2도에 나타낸 바와 같이 축적노드전극(7a),(7b)을 포함하는 하면에는 SiO2나 SiN 등의 박막의 유전체막(8)을 통하여 다결정 실리콘층에 의한 공통전극의 도전막으로서의 서브플레이트전극(9)이 형성되고, 이들 서브플레이트전극(9), 절연층으로서의 유전체막(8) 및 축적노드전극(7a),(7b)으로 각각 스택캐패시터(stacked capacitor) C1, C2가 구성되어 있다. 비트선(2)은 제2도에 있어서 SiO2등으로 이루어지는 층간막(10)을 관통하는 개구(11)를 통하여 소스·드레인 영역(5a)에 접속된다.
그리고, 이들 스위칭소자 Tr1, Tr2 및 스택캐패시터 C1, C2로 하나의 메모리셀(2비트분) MC 이 구성되고, 이 메모리셀 MC 이 제3도에 나타낸 바와 같이 상하 방향에 따라 엇갈리게 형성되어서 소위 절반(折叛) 비트선방식의 배열로 되어 있다.
그리고, 제2도에 있어서 (204a) 및 (104b)는 상하방향으로 인접하는 다른 메모리셀 MC 의 워드선을 나타내고 (제3도 참조), 또한 제2도에 있어서 (12)는 서브플레이트전극(플레이트전위)(9)과 지지기판으로서의 실리콘기판(기판전위)(13)을 절연시키는 SiO2등의 절연막이며, (14)는 평탄화용의 다결정실리콘층이다.
다음에, 본원 발명의 제1의 실시예에 의한 메모리장치 A 의 제조 방법에 대하여 제4a도-제4e도에 따라서 설명한다. 그리고, 제2도 및 제3도와 대응하는 것에 대하여는 같은 부호로 표시한다.
먼저, 제4(a)도에 나타낸 바와 같이 실리콘기판(21)상의 소정개소, 본 예에서는 소자분리영역이 되는 부분의 실리콘표면을 예를 들면 2000Å 정도 선택적으로 에칭제거하여 요부(凹部)(22)를 형성한 후, 전체면에 열산화를 행하여 전체면에 열산화막(제 4a도상 실리콘표면에서 파선까지의 두께에 상당함)(23)을 형성한다.
그 후, 열산화막(23)상에 예를 들면 CVD(chemical vapor deposition)법에 의해 SiO2로 이루어지는 절연층(24)을 형성한다. 이하, 상기 열산화막(23)과 절연층(24)을 포함하여 단지 절연층(6)이라고 기술한다.
다음에, 제4(b)도에 나타낸 바와 같이 도전형 반도체기판으로서의 실리콘기판(21)상에 소자형성영역(1)이 되는 부분의 소정개소에 상기 절연층(6)을 관통하는 개구(25)를 2개 배설한다. 그 후, 이들 개구(25)에 대응하여 다결정 실리콘층으로 이루어지는 축적노드전극(7a),(7b)을 각각 패터닝에 의해 형성한다. 이들 축적노드전극(7a),(7b)은 각각 일단이 뒤의 비트선(2)의 콘택트부분(3)까지 뻗고, 타단이 소자형성영역(1)으로부터 약간 뻗어나올 정도의 넓이로 형성된다.
다음에, 제4(c)도에 나타낸 바와 같이 축적노드전극(7a),(7b)을 포함하는 전체면에 박막의 유전체막(8)을 예를 들면 감압 CVD 법등에 의해 형성한 후, 이 유전체막(8)상에 다결정 실리콘층으로 이루어지는 공통전극의 서브플레이트전극(9)을 형성한다. 그 후, 전체면에 SiO2로 이루어지는 절연막(12)을 형성한 후, 전체면에 평탄막으로서의 다결정 실리콘층(14)을 형성하고, 이 다결정 실리콘층(14) 표면을 종래의 평탄화기술(예를 들면 폴리싱등)에 의해 평탄화한다.
다음에, 제4(d)도에 나타낸 바와 같이 평탄화 된 다결정 실리콘층(14)의 단면에 다른 실리콘기판(13)을 접착한 후, 다른쪽의 실리콘기판(21)의 이면부터 선택연마를 행한다. 이 선택연마는 절연층(6)이 노출될 때까지 행한다. 이 선택연마에 의해서 절연층(6)으로 둘러싸인 섬모양의 실리콘박층 즉 소자형성영역(1)이 형성되는 동시에 이 절연층(6)에 의한 소자분리영역(22)이 형성된다.
다음에, 제4(e)도에 나타낸 바와 같이 전체면에 열산화를 행하여 소자형성영역(1)의 표면에 얇은 열산화막, 즉 게이트절연막(23)을 형성한 후, 다결정실리콘층에 의한 워드선(4a),(4b)( 및 (204a),(104b))을 패터닝에 의해 형성한다. 그 후, 워드선 (4a),(4b)을 마스크로 하여 예를 들면 N 형의 불순물을 이온주입하여 소자형성영역(1)에 각각 3개의 소스·드레인영역(5a),(5b),(5c)을 형성한다. 이 시점에서 스위칭소자 Tr1, Tr2 가 형성된다.
그리고, 제2도에 나타낸 바와 같이 전체면에 SiO2등으로 이루어지는 층간막(10)을 형성한 후, 소스·드레인영역(5a)에 대응하는 개소에 이 층간막(10)을 관통하는 개구(11)를 형성한다. 이 때, 워드선(4a),(4b)상에는 층간막(10)만이 존재하므로, 상기 개구(11)의 스텝 커버리지는 양호하게 된다. 그 후, 금속에 의한 비트선(2)을 패터닝에 의해 층간막(10)상에 형성하여 본 실시예에 의한 반도체메모리장치 A를 얻는다. 그리고, 각 축적노드전극(7a), (7b)에는 대응하는 스위칭소자 Tr1, Tr2 의 동작에 의해서 0 - Vcc 의 전위가 걸리고, 서브플레이트 전극(9)에는 1//2 Vcc 의 고정전위가 인가된다.
전술한 바와 같이, 본 실시예에 의하면 각 스위칭소자 Tr1, Tr2 의 하층에 스택캐패시터 C1, C2그 자체를 매설하도록 하였으므로, 스택캐패시터 C1, C2의 형성에 수반되는 단차의 형성 및 그 증대화가 없어지고, 상층의 비트선(2)의 형성이 매우 용이하게 되는 동시에, 비트선(2)등의 배선 형성에 관하여 자유도가 있는 패턴레이아웃을 행할 수 있다. 더욱이, 실리콘기판(13) 상부에 있어서, 인접하는 워드선 예를 들면 워드선(4a), (104b) 사이에 축적노드전극(7a) 용의 콘택트를 취할 필요가 없으므로, 메모리셀 MC 의 면적의 축소화를 도모할 수 있고, 메모리 장치 A 자체의 고집적화를 유효하게 도모할 수 있다. 또, 실리콘기판(13) 상부의 단차가 저감화 되므로 주변회로부와의 접속부분에 있어서의 배선의 형성을 용이하게, 또한 고정밀도로 행할 수 있다. 또, 절연층(6)을 충분히 두껍게 하면 축적노드전극 (7a), (7b) 에 대한 간섭 잡음을 저감할 수 있다.
상기 제1의 실시예는 서브플레이트전극(9)과 실리콘기판(13) 사이에 절연막(12)을 개재시키도록 하였으나, 기타 제5도에 나타낸 바와 같이 상기 절연막(12)의 형성을 생략하여 서브플레이트전극(9)과 실리콘기판(13)을 직접 전기적으로 접속시키도록 해도 된다. (실제로는 서브플레이트전극(9)과 실리콘기판(13)과의 사이에 평탄화막인 다결정실리콘층(14)이 개재한다). 이 경우, 기판전위 자체가 플레이트 전원이 되므로, 플레이트전원을 실리콘표면에 인출하기 위한 공정이 필요없게 되고, 상기 절연막(12)의 형성의 생략과 함께 제조공정의 간략화를 도모할 수 있고, 제조 코스트의 저렴화에도 연관된다.
또, 본원 발명은 절반비트선방식의 배열에 적용한 예를 나타냈으나, 오픈 비트선방식의 배열에도 적용가능한 것은 물론이다.
전술한 바와 같이, 본원 발명의 실시예에 대해 설명했지만 본원 발명의 범위는 이것에 한정되지 않으며, 다음의 특허청구의 범위를 일탈하지 않고, 이 분야의 통상의 기술자에 의해 여러가지 변경 칭 변형을 가할 수 있는 것은 물론이다.

Claims (3)

  1. 스위칭소자와 이 스위칭소자에 접속되는 전하축적용 캐패시터로 메모리셀이 구성되는 반도체메모리장치에 있어서, 상기 스위칭 소자의 하층에 절연층을 통하여 상기 전하축적용 캐패시터를 형성하여 이루어지는 것을 특징으로 하는 반도체메모리장치.
  2. 스위칭소자와 이 스위칭소자에 접속되는 전하축적용 캐패시터로 메모리셀이 구성되는 반도체메모리장치에 있어서, 상기 스위칭 소자의 하층에 절연층을 통하여 상기 전하축적용 캐패시터를 형성하는 동시에, 상기 전하축적용 캐패시터를 구성하는 플레이트전극에 플레이트전원을 상기 스위칭소자가 형성되지 않은 면으로부터 공급하는 것을 특징으로 하는 반도체메모리장치.
  3. 제1의 도전형 반도체기판(21)의 표면에 복수의 요부(凹部)(22)를 형성하고, 상기 반도체기판에 제1의 절연층(6)을 형성하고, 상기 반도체기판의 상기 요부이외의 영역에 상기 제1의 절연층을 관통하는 복수의 개구(25)를 형성하고, 최소한 상기 개구를 덮기 위해 상기 반도체기판에 축적노드전극용의 제1의 도전막패턴(7a), (7b)을 선택적으로 형성하고, 상기 반도체기판에 최소한 상기 제1의 도전막의 표면을 덮기 위한 제2의 절연층(8)을 형성하고, 상기 반도체기판에 제2의 도전막(9)을 형성하고, 상기 제2의 도전막에 제3의 절연층(12)을 형성하고, 상기 제3의 절연층에 평탄막(14)을 형성하고, 상기 평탄막을 평탄화하고, 상기 평탄막의 면에 지지기판(13)을 접착하고, 상기 제1의 절연층을 스토퍼로서 이용하여 상기 제1의 절연층이 노출될 때까지 평탄한 형태로 상기 반도체기판의 이면을 연마함으로써 소자형성영역(1)을 형성하는 스텝으로 이루어지는 것을 특징으로 하는 반도체메모리장치의 제조방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0606758B1 (en) * 1992-12-30 2000-09-06 Samsung Electronics Co., Ltd. Method of producing an SOI transistor DRAM
US6831322B2 (en) 1995-06-05 2004-12-14 Fujitsu Limited Semiconductor memory device and method for fabricating the same
US6242298B1 (en) 1997-08-29 2001-06-05 Kabushiki Kaisha Toshiba Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same
KR100450788B1 (ko) * 1997-10-10 2004-12-08 삼성전자주식회사 단결정실리콘박막트랜지스터강유전체랜덤액세스메모리제조방법
KR100282216B1 (ko) * 1998-01-15 2001-02-15 윤종용 소이 디램 및 그의 제조 방법
JP2001118999A (ja) * 1999-10-15 2001-04-27 Hitachi Ltd ダイナミック型ｒａｍと半導体装置
KR100360592B1 (ko) * 1999-12-08 2002-11-13 동부전자 주식회사 반도체 장치 및 그 제조 방법
US6278158B1 (en) * 1999-12-29 2001-08-21 Motorola, Inc. Voltage variable capacitor with improved C-V linearity
TW503439B (en) * 2000-01-21 2002-09-21 United Microelectronics Corp Combination structure of passive element and logic circuit on silicon on insulator wafer
US6465331B1 (en) * 2000-08-31 2002-10-15 Micron Technology, Inc. DRAM fabricated on a silicon-on-insulator (SOI) substrate having bi-level digit lines
US6706608B2 (en) * 2001-02-28 2004-03-16 Micron Technology, Inc. Memory cell capacitors having an over/under configuration
JP2010050374A (ja) * 2008-08-25 2010-03-04 Seiko Instruments Inc 半導体装置
US9012993B2 (en) 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6142949A (ja) * 1984-08-07 1986-03-01 Mitsubishi Electric Corp 半導体記憶装置
JPS6344755A (ja) * 1987-08-10 1988-02-25 Chiyou Lsi Gijutsu Kenkyu Kumiai 半導体集積回路装置

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