KR100360592B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 반도체 누설 전류로 인한 신뢰성 저하를 방지하기 위해서 논리 회로 영역과 메모리 영역이 동일 평면상에 제조되던 종래의 반도체 장치가 갖는 집적도의 한계를 극복하기 위해서, 누설 전류의 영향을 받지 않는 강유전체 메모리 영역을 논리 회로 영역의 상부에 적층한 반도체 장치 및 그 제조 방법을 제공함으로써, 메모리가 구비되는 반도체 장치의 집적도를 증진시킬 수 있는 효과가 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVIC AND METHOD FOR FABRICATING IT}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 강유전체 메모리를 구비하는 강유전체 메모리(ferroelectric random access memory) 및 그 제조 방법에 관한 것이다.
주지하다시피, 반도체 장치는, 반도체 장치를 제조하는 데 사용되는 재료의 개발, 제조 장비의 개량, 공정 기법의 개선 및 설계 기술의 발전 등으로 인해서 급속히 고집적화되는 추세에 있다.
그와 같이, 반도체 장치가 고집적화 되어 감에 따라서, 그 이전에는 개별적으로 제조되었던 회로 요소, 예를 들어, 캐패시터, 트랜지스터, 저항 등이 하나의 단일 칩(chip) 내에 집적되었고, 더 나아가서, 하나의 그와 같은 회로 요소의 유기적 결합으로 이루어진 회로, 예를 들어, 메모리 등이 하나의 단일 칩 내에 집적되기에 이르렀다.
그 중에서 전형적으로 DRAM(dynamic random access memory)이 사용되었던 메모리는, 데이터의 저장 및 독출을 위해서 대부분의 반도체 장치에 구비된다. 그와 같이 메모리를 구비한 반도체 장치의 구조에 대해서 도 1을 참조해서 개략적으로 설명하면 다음과 같다.
도 1에는 반도체 기판(100) 상에 논리 회로 영역(A)과 메모리영역(B)이 형성된 반도체 장치가 도시되어 있다.
도 1을 참조하면, 논리 회로 영역(A)과 메모리영역(B)에는 각각 반도체기판(100)상의 소정 면적(예를 들어, 1:1의 면적으로)이 할당되어 있어서, 논리 회로 영역(A)과 메모리(B)는 동일 평면상에 형성되어 있음을 볼 수 있다. 그와 같이 형성되는 경우, 반도체 기판(100) 상의 이용 효율, 즉, 집적도가 저하됨에도 불구하고, 두 요소를 동일 평면상에 형성하는 이유는, 누설 전류에 의한 캐패시터의 오동작을 방지하기 위해서이다.
보다 상세히 설명하면, 메모리(B)는, 각각 1개의 트랜지스터와 1 개의 캐패시터로 이루어지는 단위 셀들을 다수 개 구비하고, 트랜지스터의 구동에 대응하여 그 캐패시터에 전하를 충전시킴으로써, 데이터를 기록한다.
그리고, 그 저장된 데이터를 독출할 때에는, 캐패시터에 충전된 전하에 의해서 변화된 전위와 기설정된 기준 전위를 비교해서, 그 캐패시터에 저장된 데이터가 1인지 0인지를 판단한다. 예를 들어, 그 캐패시터에 직류 전압을 인가한 다음, 그 캐패시터로부터 출력되는 전압과 기준 전압을 비교해서, 출력 전압이 기준 전압보다 높으면 1로 독출하고, 낮으면 0으로 독출한다.
그런데, 집적도를 높이기 위해서, 메모리(B)를 논리 회로 영역(A)의 상부에 형성하게 되면, 메모리(B)에 구비된 각 단위셀의 캐패시터에 누설 전류가 발생되어, 그 캐패시터에 충전된 전하가 손실된다. 예를 들어, 캐패시터에 연결된 트랜지스터가 오프(off) 상태에서 누설 전류나, 캐패시터가 접속된 불순물 확산 영역에서의 누설 전류등으로 인해서, 캐패시터에 충전된 전하가 손실된다.
그와 같이, 캐패시터에 충전된 전하가 손실되면, 캐패시터를 통해서 출력되는 전위는 낮아지고, 그 전하 손실이 큰 경우에는 그 출력 전압이 기준 전압보다도낮아져서, 데이터 1이 저장된 캐패시터에서 데이터 0이 독출된다.
따라서, 메모리의 신뢰성, 더 나아가서, 반도체 장치의 신뢰성을 확보하기 위해서는, 집적도의 저하를 감수하고서라도 논리 회로 영역(A)과 메모리(B)를 동일 평면 상에 형성할 수 밖에 없었다.
한편, 전자 산업의 발전에 따라서, 메모리 분야에도 기존의 DRAM보다 저 전압에서 구동하고, 데이터 처리가 빠른 메모리가 요구되는 바, 그 요구에 부응해서 다수의 메모리가 개발되어서 상용화되었거나 개발되고 있는 중이다.
그 중에서, 강유전체 메모리는, 구동 전압이 낮고, 데이터 처리 속도가 빠르며, 내구성 및 신뢰성이 높은 등의 장점으로 인해서, 향후 DRAM을 대체할 것으로 기대를 받으며, 그 개발 및 연구가 활발히 진행되고 있다.
그러한 강유전체 메모리는, 페로브스카이트(perovskite) 구조를 갖는 강유전성 재료, 예를 들어, PbTiO3[BT], (Pb, La)TiO3[PLT], Pb(Zr, Ti)O3[PZT], (Pb, La)(Zr, Ti)O3 등을 캐패시터 유전체로 채용해서, 그 강유전체의 자발 분극을 이용해서 데이터를 기록 및 독출한다.
즉, 강유전체를 사이에 둔 양쪽 전극에 서로 다른 전위의 전압을 인가하면, 강유전체는 특정 방향으로 자발 분극되는데, 그 분극 방향을 이용해서 데이터를 기록하고, 독출한다.
예를 들어, 강유전체의 상부 전극에는 5V를 인가하고, 하부 전극에는 0V를 인가하면, 그 두 전극 사이에 삽입되어 있는 강유전체는 양(+)의 방향으로 분극되어, 데이터 "1"이 기록되고, 그 반대의 경우에는 강유전체가 음(-)의 방향으로 분극되어 데이터 "0"이 기록된다.
이후, 데이터를 독출할 때는, 5V를 상부 전극에 인가하고, 하부 전극에는 0V를 인가한 후, 출력되는 전압과 기준 전압을 비교해서 기준전압보다 크면 데이터 "1", 작으면 "0"으로 독출한다. 이때, 출력 전압은 강유전체의 자발 분극 방향에 따라서 달라지게 된다.
그와 같이, 강유전체 메모리에서는 캐패시터에 충전된 전하량으로 데이터를 기록 및 출력하는 것이 아니라, 자발 분극을 이용해서 데이터를 기록 및 독출하므로, 누설 전류의 영향을 받지 않는다.
본 발명은 상술한 강유전체 메모리가 누설 전류에 영향을 받지 않는 특성을 이용하여 강유전체 메모리를 논리 회로와 동일 평면상에 복층으로 형성하여 집적도를 높일 수 있도록 한 강유전체 메모리 및 그 제조 방법을 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 일 관점에서는, 논리 회로 영역 및 메모리 영역을 구비하는 반도체 장치에 있어서, 비트선 구동 트랜지스터를 포함하는 논리 회로 영역이 형성된 반도체 기판과, 비트선 구동 트랜지스터와 수직으로 연결된 상호 연결 배선과, 상호 연결 배선 상부에 형성된 제 1 층간 절연막과, 제 1 층간 절연막을 관통해서 상호 연결 배선과 전기적으로 연결되는 비트선과, 비트선이 형성된 구조체의 상부에 형성된 제 2 층간 절연막과, 제 2층간 절연막 상부에 형성된 실리콘막과, 실리콘막에 형성되며 제 2 층간 절연막을 관통해서 비트선에 연결된 드레인 전극을 갖는 메모리 영역의 강유전체 셀 트랜지스터와, 강유전체 셀 트랜지스터가 형성된 구조체의 상부에 형성되는 제 3 층간 절연막과, 제 3 층간 절연막을 관통해서 하부 전극이 강유전체 셀 트랜지스터의 소오스 전극과 연결되는 캐패시터를 를 구비하는 반도체 장치를 제공한다.상술한 목적을 달성하기 위한 본 발명의 다른 관점에서는, 논리 회로 영역 및 메모리 영역을 구비하는 반도체 장치의 제조 방법에 있어서, 반도체 기판에 비트선 구동 트랜지스터를 포함하는 논리 회로 영역 및 비트선 구동 트랜지스터와 연결된 상호 연결배선을 형성하는 단계와, 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계와, 제 1 층간 절연막을 패터닝해서 상호 연결 배선을 노출시키는 단계와, 제 1 층간 절연막 상부에 상호 연결 배선과 전기적으로 연결되는 비트선을 형성하는 단계와, 비트선이 형성된 구조체의 상부에 제 2 층간 절연막을 형성하는 단계와, 제 2 층간 절연막을 패터닝해서 비트선이 노출되는 개구를 포함하는 메모리 영역을 한정하는 단계와, 비트선과 연결되도록 제 2 층간 절연막의 개구를 채우는 실리콘막을 형성하는 단계와, 실리콘막에 강유전체 셀 트랜지스터를 형성하는 단계와, 셀 트랜지스터 상부에 제 3 층간 절연막을 형성하고 이를 패터닝해서 셀 트랜지스터의 소오스 전극을 노출시키는 단계와, 제 3 층간 절연막을 통해서 노출된 소오스 전극과 전기적으로 연결되는 하부 전극을 포함하고 그 위에 강유전체막 및 상부 전극을 갖는 강유전체 셀 캐패시터를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
도 1은 종래의 메모리가 구비된 반도체 장치의 일예를 도시한 단면도,
도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치를 도시한 단면도.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 따라서 이루어지는 각 공정 단계에서의 반도체 장치를 순차적으로 도시한 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
A : 논리 회로 영역 B : 메모리 영역
300 : 반도체 기판 310 : 상호 연결 배선
320 : 제 1 층간 절연막 330 : 비트선
340 : 제 2 층간 절연막 350 : 실리콘 막
360 : 셀 트랜지스터 362 : 소오스 전극
364 : 드레인 전극 366 : 게이트 절연막
368 : 게이트 전극 370 : 제 3 층간 절연막
380 : 캐패시터 382 : 하부 전극
384 : 강유전체막 386 : 상부 전극
이하, 도 2 및 도 3을 참조해서, 본 발명의 바람직한 실시예에 따른 반도체 장치 및 그 제조 방법을 예로 들어 설명하면 다음과 같다.
본 발명의 핵심 기술 사상은, "누설 전류로 인한 신뢰성 저하를 방지하기 위해서 비트선 구동 트랜지스터를 포함하는 논리 회로 영역과 메모리 영역이 동일 평면상에 제조되던 종래의 반도체 장치가 갖는 집적도의 한계를 극복하기 위해서, 누설 전류의 영향을 받지 않는 강유전체 메모리를 채용하되, 강유전체 메모리 영역을 논리 회로 영역의 상부에 적층한 반도체 장치 및 그 제조 방법을 제공함으로써, 메모리 및 논리 회로가 구비된 반도체 장치의 집적도를 증진"시키는데 그 핵심 기술 사상이 있는 바, 후술하는 설명은 그와 같은 핵심 기술 사상에 바탕을 두고 이해해야 할 것이다.
이하, 후술하는 설명에서 참조하게 될 도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치를 도시한 단면도이고, 도 3은 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 따라서 이루어지는 각 공정 단계에서의 반도체 장치를 순차적으로 도시한 공정 단면도이다.
먼저, 도 2를 참조해서 본 발명의 바람직한 실시예에 따른 반도체 장치에 대해서 설명하면 다음과 같다.
먼저, 본 발명에 따른 반도체 장치는 강유전체 메모리의 셀 트랜지스터 및 캐패시터와 논리 회로가 채용되는데, 이들은 각각 제 1 내지 제 3 층간 절연막(320, 340, 370)에 의해서 절연된다. 그리고 논리 회로 영역, 셀 트랜지스터 및 캐패시터는 각각, 상기 제 1 내지 제 3 층간 절연막(320, 340, 370)을 관통해서 전기적 접속을 이루는 구조를 갖는다.때, 논리 회로 영역은 각 반도체 장치의 기능에 따른 특별한 구조로 반도체 기판(300)에 형성되고, 강유전체 셀의 트랜지스터 영역은 반도체 기판(300)과 제 2 층간 절연막(340)에 의해서 분리되는 실리콘막(350) 상에 다수 개의 셀 트랜지스터(360)를 구비하여 이루어지며, 강유전체 셀의 캐패시터 영역은 제 3 층간 절연막(370)막을 사이에 두고 셀 트랜지스터 영역과 분리되는 다수의 캐패시터(380)로 이루어진다. 그리고, 비트선(330)이 제 1 층간 절연막(320)을 관통해서 비트선 구동 트랜지스터(도시 생략됨)와 연결되는 상호 연결 배선(310)과 전기적으로 연결되며, 비트선(330)은 제 2 층간 절연막(340)을 관통해서 다수 개의 트랜지스터(360)에 구비되는 각각의 소오스 전극(362)에 연결되며, 그 트랜지스터(360) 각각의 드레인 전극(364)이 제 3 층간 절연막(370)을 관통해서 다수 개의 캐패시터에 구비된 하부 전극(382)과 연결된다.
이하, 본 발명의 바람직한 실시예에 따라서 상술한 반도체 장치를 제조하는 방법에 대해서, 도 3을 참조해서 설명하면 다음과 같다.
참고로, 논리 회로 영역(A)은 적용되는 반도체 장치에 따라서 다양하게 제조될 수 있는 바, 본 발명에 대한 이해를 돕기 위해서, 도 3에서는 그 논리 회로 영역(A)에 대한 세부 도시는 생략하기로 하며, 논리 회로 영역(A)이 형성된 반도체 기판(300)의 상부에 비트 라인 구동 트랜지스터와의 상호 연결 배선이 형성된 상태에서 설명하기로 한다. 이때, 비트 라인 구동 트랜지스터는, 비트 라인에 연결된 다수 개의 트랜지스터 각각의 소오스 전극에 데이터 "1" 또는 "0"을 기록 또는 독출할 때 비트 라인을 구동시키기 위한 트랜지스터이다.
먼저, 도 3a를 참조하면, 상술한 바와 같이, 도시 생략된 논리 회로 영역(A)이 형성되어 있고, 그 상부에 상호 연결 배선(310)이 형성되어 있는 반도체 기판(300)을 준비한다.
그 다음, 통상적인 절연막 증착 기법, 예를 들어, 화학적 기상 증착법(CVD : chemical vapor deposition)을 사용해서, 상호 연결 배선(310)이 형성되어 있는 반도체 기판(300)의 상부 전면에 절연 재료(예를 들어, 산화막)를 적층해서 제 1 층간 절연막(320)을 형성한다.
도 3b를 참조하면, 전형적인 포토리쏘그래피(photolithography) 기법을 사용해서, 상호 연결 배선(310)이 노출되는 개구가 형성되도록, 제 1 층간 절연막(320)을 패터닝(patterning)한다. 이어서, 전형적인 도전체 적층 기법(예를 들어, 스퍼터링(sputtering) 등)을 사용해서, 제 1 층간 절연막(320)의 패터닝으로 노출된 개구를 포함해서 제 1 층간 절연막(320)의 상부 전면에 도전체(예를 들어, 실리콘막, 실리콘과 금속의 화합물, 또는 텅스텐(tungsten) 등)을 적층한다. 이때, 제 1 층간 절연막(320)에 형성된 개구에는 도전체가 충분히 매립되어서, 그 개구를 통해서 노출되어 있는 상호 연결 배선(310)이 제 1 층간 절연막(320)의 상부에 적층된 도전체와 전기적으로 접촉되어야 할 것이다.
그 다음, 상술한 포토리쏘그래피 기법을 사용해서, 그 적층된 도전체가 비트선(330)으로 형성되도록 패터닝한다. 이때, 도 3b에 도시된 단면도에서는 제 1 층간 절연막(310)의 상부 전체에 비트선(330)이 형성된 것으로 도시되었으나, 실제 평면상으로 다수 개의 라인(line)으로 형성되며, 이는 통상적인 메모리 제조 기법에서 사용되는 비트선의 패턴과 동일하므로, 당업자라면 당연히 알고 있을 것이므로, 그에 대한 평면 도시는 생략한다. 또한, 상술한 비트 라인 구동 트랜지스터와 비트선(330)은, 상술한 개구를 통해서 매립되는 도전체에 의해서 각각 일대일로 연결된다. 여기에서는, 비트선을 캐패시터가 연결되는 트랜지스터 형성 전에 형성하였으나, 트랜지스터를 형성한 후 비트선을 형성할 수도 있다.
이어서, 제 1 층간 절연막(320)의 형성과 동일 또는 유사한 방법으로 비트선(330)이 형성된 구조체의 상부 전면에 제 2 층간 절연막(340)을 형성한다.
도 3c를 참조하면, 통상적인 포토리쏘그래피 기법에 의해서 제 2 층간 절연막(340)을 패터닝함으로써, 후술하는 공정에 서 형성될 셀 단위의 실리콘막 각각과 비트선(330)을 전기적으로 형성하기 위한 다수의 개구를 제 2 층간 절연막(340)에 형성한다. 그와 같이 형성된 개구에 의해서, 제 2 층간 절연막(340)의 하부에 위치한 비트선(330)의 일부가 노출될 것이다.
연속해서, 상술한 포토리쏘그래피 기법으로 제 2 층간 절연막(340)을 다시 패티닝해서, 제 2 층간 절연막(340)에 형성된 개구를 포함하는 소정 영역, 즉, 후술하는 공정에서 강유전체 메모리 영역인 실리콘 막이 형성될 영역을 한정한다.
이어서, 통상적인 실리콘 적층 기법(예를 들어, 화학적 또는 물리적 기상 증착법(CVD/Physical VD)으로 개구 및 실리콘막 형성 영역이 형성된 제 2 층간 절연막(340)의 상부 전면에 실리콘막을 적층한다음, 에치백(etch back)이나 화학적 기계적 연마 기법(CMP : chemical mechanical polishing)을 사용해서, 그 적층된 실리콘막을 제 2 층간 절연막(340)의 표면까지 제거한다. 그 결과, 도 3c에 도시된 바와 같이, 각 강유전체 셀 트랜지스터 단위로 실리콘막(350)이 형성될 것이다.
상기에서 실리콘막 형성영역을 형성하기 위해 제 2 층간 절연막의 일정 부분을 패터닝하였으나, 상기 공정을 수행하지 않고 실리콘막을 증착한 후 패터닝하여 실리콘막을 형성할 수도 있다.
도 3d를 참조하면, 도 3a 내지 도 3c를 참조한 설명에서와 같은 과정에 의해서 형성된 실리콘막(350)에 통상적인 셀 트랜지스터 제조 공정, 예를 들어, 각 실리콘 막(350)에 불순물을 도핑해서 소오스 전극(362)/드레인 전극(364)을 형성하고, 각각의 소오스 전극(362)과 드레인 전극(364) 사이의 상부로 한정된 실리콘막(350)의 상부에 게이트 절연막(366)과 게이트 전극(368)을 순차적으로 형성해는 공정에 의해서, 각 셀 단위로 분리된 실리콘막(350)에 강유전체 셀 트랜지스터(360)를 형성한다.
이어서, 상술한 제 1 층간 절연막(320) 및 제 2 층간 절연막(340)과 동일 또는 유사한 공정에 의해서, 강유전체 셀 트랜지스터(360)가 형성된 구조체의 상부 전면에 제 3 층간 절연막(370)을 형성한다.
도 3e를 참조하면, 통상적인 포토리쏘그래피 기법에 의해서 제 3 층간 절연막(370)을 각 셀 단위로 분리한 다음, 그와 같이 제 3 층간 절연막(370)을 분리할 때 노출된 각 소오스 전극(362) 및 제 3 층간 절연막(370)의 상부에 도전 재료를 적층한 후, 그 적층된 도전 재료를 각 셀 단위로 분리하여 하부 전극(382)을 형성한다. 그 다음, 그 하부 전극(382)의 상부 및 패터닝된 제 3 층간 절연막(370)의 상부 전면에 강유전체 재료를 적층해서 강유전체막(384)을 형성한 후, 강유전체막(384)의 상부 전면에 다시 도전 재료를 적층해서 상부 전극(386)을 형성함으로써, 강유전체 캐패시터(380)를 완성한다. 이때, 상부 전극(386) 및 하부 전극(382)을 형성하는 도전 재료로는 Pt, Ru, RuO3, Ir 및 IrO2 중에서 어느 하나 또는 그 것을 조합한 재료를 사용할 수 있을 것이고, 강유전체막(384)을 형성하기 위한 재료로는 PbTiO3[BT], (Pb, La)TiO3[PLT], Pb(Zr, Ti)O3[PZT], (Pb, La)(Zr, Ti)O3[PLZT], SBT(SrBi2Ta2O9) 등과 같은 재료를 사용할 수 있을 것이다.
상술한 본 발명에 따르면, 누설 전류 등의 영향을 받지 않는 강유전체 메모리를 논리 회로 영역과 복층으로 적층함으로써, 동작 오류 없이 메모리의 집적도를 높일 수 있으며, 나아가서 그와 같은 메모리를 구비하는 반도체 장치의 집적도를 높일 수 있는 효과가 있다.

Claims (3)

  1. 삭제
  2. 논리 회로 영역 및 메모리 영역을 구비하는 반도체 장치에 있어서,
    비트선 구동 트랜지스터를 포함하는 상기 논리 회로 영역이 형성된 반도체 기판;
    상기 비트선 구동 트랜지스터와 수직으로 연결된 상호 연결 배선;
    상기 상호 연결 배선 상부에 형성된 제 1 층간 절연막;
    상기 제 1 층간 절연막을 관통해서 상기 상호 연결 배선과 전기적으로 연결되는 비트선;
    상기 비트선이 형성된 구조체의 상부에 형성된 제 2 층간 절연막;
    상기 제 2층간 절연막 상부에 형성된 실리콘막;
    상기 실리콘막에 형성되며 상기 제 2 층간 절연막을 관통해서 상기 비트선에 연결된 드레인 전극을 갖는 상기 메모리 영역의 강유전체 셀 트랜지스터;
    상기 강유전체 셀 트랜지스터가 형성된 구조체의 상부에 형성되는 제 3 층간 절연막;
    상기 제 3 층간 절연막을 관통해서 하부 전극이 상기 강유전체 셀 트랜지스터의 소오스 전극과 연결되는 캐패시터
    를 구비하는 반도체 장치.
  3. 논리 회로 영역 및 메모리 영역을 구비하는 반도체 장치의 제조 방법에 있어서,
    반도체 기판에 비트선 구동 트랜지스터를 포함하는 상기 논리 회로 영역 및 상기 비트선 구동 트랜지스터와 연결된 상호 연결배선을 형성하는 단계;
    상기 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막을 패터닝해서 상기 상호 연결 배선을 노출시키는 단계;
    상기 제 1 층간 절연막 상부에 상기 상호 연결 배선과 전기적으로 연결되는 비트선을 형성하는 단계;
    상기 비트선이 형성된 구조체의 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막을 패터닝해서 상기 비트선이 노출되는 개구를 포함하는 메모리 영역을 한정하는 단계;
    상기 비트선과 연결되도록 상기 제 2 층간 절연막의 개구를 채우는 실리콘막을 형성하는 단계;
    상기 실리콘막에 강유전체 셀 트랜지스터를 형성하는 단계;
    상기 셀 트랜지스터 상부에 제 3 층간 절연막을 형성하고 이를 패터닝해서 상기 셀 트랜지스터의 소오스 전극을 노출시키는 단계; 및
    상기 제 3 층간 절연막을 통해서 노출된 소오스 전극과 전기적으로 연결되는 하부 전극을 포함하고 그 위에 강유전체막 및 상부 전극을 갖는 상기 강유전체 셀 캐패시터를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
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