JP4297605B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、より具体的には高集積半導体装置に適する強誘電体メモリを備えた半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
最近までの半導体装置は、半導体装置を製造するのに用いられる材料の開発、製造設備の改良、工程技法の改善、および設計技術の発展等により急速に高集積化する傾向にある。半導体装置が高集積化するに伴い、以前に個別的に製造されていた回路要素、例えば、キャパシタ、トランジスタ、抵抗等が一つの単一チップ内に集積されている。さらに、このような回路要素の有機的結合で成る回路、例えばメモリ等が一つの単一チップ内に集積されるようになっている。
さらに、電子産業が発展するに伴い、メモリ分野でも既存のＤＲＡＭより低電圧で駆動し、データ処理の速やかなメモリが求められている。その要求に応えて、多数のメモリが開発され常用され、乃至は、現在開発中である。
現在開発中の多数のメモリ中で、強誘電体メモリは、駆動電圧が低くデータ処理速度が速やかであり、耐久性および信頼性の高い利点により今後ＤＲＡＭに代替えされるものと期待されており、その開発および研究が活発に進められている。
【０００３】
このような強誘電体メモリは、灰チタン石（ｐｅｒｏｖｓｋｉｔｅ）構造を有する強誘電性材料、例えばＰｂＴｉＯ３［ＢＴ］、（Ｐｂ、Ｌａ）ＴｉＯ３［ＰＬＴ］、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３［ＰＺＴ］、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３等をキャパシタ誘電体膜に用い、その強誘電体の自発分極を利用してデータを記録し読み出す。
即ち、強誘電体を両側の電極の間に配置し、これら両側の電極に互いに異なる電位の電圧を印加すれば、強誘電体は特定方向に自発分極し、その分極方向を利用してデータを記録し読み出す。
例えば、強誘電体の上部電極には５Ｖの電圧を印加し、下部電極には０Ｖの電圧を印加すれば、その二つの電極の間に挿入されている強誘電体は、陽（＋）の方向に分極されて、データ“１”が記録される。さらに、その逆の場合、即ち上部電極には０Ｖの電圧を印加し、下部電極には５Ｖの電圧を印加すれば、強誘電体は陰（−）の方向に分極して、データ“０”が記録される。
以後データを読み出す時は、５Ｖの電圧を上部電極に印加し、下部電極には０Ｖの電圧を印加した後、出力される電圧と基準電圧を比較して、基準電圧より大きければデータ“１”、小さければ“０”に読み出す。このとき、出力電圧は強誘電体の自発分極の方向により異なることになる。
【０００４】
このように、強誘電体メモリでは、キャパシタに充電された電荷量でデータを記録および出力するのではなく、自発分極を利用してデータを記録し読み出すので、漏洩電流の影響を受けない。
しかし、従来は、このような利点を有する強誘電体メモリとは逆に、典型的にＤＲＡＭが用いられたメモリは、データの貯蔵および読み出しのため、大部分の半導体装置に備えられる。このようなメモリを備えた半導体装置の構造に対し簡略に説明すれば次の通りである。
図面には示していないが、半導体基板上に形成される論理回路領域とメモリ領域には、それぞれ半導体基板上に所定面積（例えば、１：１の面積）が定められており、論理回路領域とメモリ領域が同一の平面上に形成されている。
このように、論理回路領域とメモリ領域が同一の平面上に形成される場合、半導体基板上の利用効率、即ち集積度が低下するにも拘らず、二つの要素を同一の平面上に形成する理由は、漏洩電流によるキャパシタの誤動作を防止するためである。
【０００５】
これをより具体的に説明すれば、メモリはそれぞれ一つのトランジスタと一つのキャパシタで成る単位セル等を多数個備え、トランジスタの駆動に対応し、キャパシタに電荷を充電させてデータを記録するようになっている。
さらに、その貯蔵されたデータを読み出す時は、キャパシタに充電された電荷により変化した電位と、既に設定された基準電位を比較し、そのキャパシタに貯蔵されたデータが“１”であるか“０”であるかを判断する。例えば、そのキャパシタに直流電圧を印加した後、そのキャパシタから出力される電圧と基準電圧を比較し、出力電圧が基準電圧より高ければ“１”に読み出し、低ければ“０”に読み出す。
【０００６】
【発明が解決しようとする課題】
一方、集積度を向上させるためにメモリを論理回路領域の上部に形成すると、メモリに備えられた各単位セルのキャパシタに漏洩電流が発生し、そのキャパシタに充電された電荷が失われる。
例えば、キャパシタに連結されたトランジスタがオフ状態で発生するか、キャパシタが接続した不純物拡散領域で発生する漏洩電流等によりキャパシタに充電された電荷が失われる。
このように、キャパシタに充電された電荷が失われると、キャパシタを介して出力される電位は低くなり、その電荷損失が大きい場合は、その出力電圧が基準電圧よりも低くなり、データ“１”が貯蔵されたキャパシタでデータ“１”が読み出される。
したがって、最近までは、半導体装置の信頼性を確保するため集積度が減少するとしても、論理回路領域とメモリを同一の平面上に形成するしかない問題点があった。
ここに本発明は、前記従来技術の諸般問題点を解決するため考案されたものであり、本発明の目的は、高集積半導体装置に適した強誘電体メモリを備えた半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記の目的を達成するための本発明に係る半導体装置は、半導体基板；前記半導体基板上に形成され、ビット線駆動トランジスタを備える論理回路領域；前記論理回路領域上に形成され、ビット線駆動トランジスタと電気的に連結される相互連結配線；前記相互連結配線の上部に形成され、前記相互連結配線と電気的に連結されるビット線；前記相互連結配線と前記ビット線との間に形成される第１層間絶縁膜；前記ビット線の上側に積層され、セル形成領域を限定するシリコン膜；前記ビット線と前記シリコン膜との間に形成される第２層間絶縁膜；前記シリコン膜上に形成され、ゲート電極とソース電極およびドレイン電極で構成されるトランジスタ領域；下部電極と当該下部電極の上部に形成された強誘電体膜と当該強誘電体膜の上部に形成された上部電極とを有して前記トランジスタ上に形成され、前記ソース電極と電気的に連結されるキャパシタ；前記シリコン膜と前記キャパシタとの間に形成される第３層間絶縁膜；および前記論理回路領域上に積層され、トランジスタ領域とキャパシタ領域で構成される強誘電体メモリ領域；を含んで構成され、前記積層されたシリコン膜と前記第２層間絶縁膜とが均一面で形成されてあることを特徴とする。
【０００８】
なお、本発明に係る半導体装置の製造方法は、半導体基板上に、ビット線駆動トランジスタと連結される相互連結配線が形成された論理回路領域を形成する段階；前記相互連結配線の上側に、前記相互連結配線と電気的に連結されるビット線を形成する段階；前記ビット線の上側に、前記ビット線と連結されセル形成領域を限定するシリコン膜を積層する段階；前記積層されたシリコン膜を前記ビット線と前記シリコン膜との間に形成される第２層間絶縁膜の表面まで平坦化する段階；前記平坦化されたシリコン膜上にゲート電極、ソース電極およびドレイン電極で構成されるトランジスタを形成する段階；および前記トランジスタの上側に、下部電極と当該下部電極の上部に形成された強誘電体膜と当該強誘電体膜の上部に形成された上部電極とを有すると共に、前記ソース電極と電気的に連結されるキャパシタを形成する段階；を含んで構成されることを特徴とする。
【０００９】
さらに、本発明に係る半導体装置の製造方法は、半導体基板上に、ビット線駆動トランジスタと連結される相互連結配線が形成された論理回路領域を形成する段階；これら全体構造の上面に、前記相互連結配線の上面を露出させる第１層間絶縁膜を形成する段階；前記第１層間絶縁膜上に、前記相互連結配線と電気的に連結されるビット線を形成する段階；前記全体構造の上面に、前記ビット線の一部を露出させる第２層間絶縁膜を形成する段階；前記第２層間絶縁膜を選択的にパターニングし、セル形成領域を限定する段階；前記セル形成領域に限定された第２層間絶縁膜の部分上に、前記ビット線と連結されるシリコン膜を積層する段階；前記積層されたシリコン膜を前記ビット線と前記シリコン膜との間に形成される第２層間絶縁膜の表面まで平坦化する段階；前記平坦化されたシリコン膜上にゲート絶縁膜とゲート電極とを形成する段階；前記ゲート電極の両側の下部にあるシリコン膜に、ソース電極およびドレイン電極をそれぞれ形成する段階；前記全体構造の上面に、前記ドレイン電極を露出させるキャパシタ用下部電極を形成する段階；および前記キャパシタ用下部電極上に誘電体膜および上部電極を形成する段階；を含んで構成されることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明に係る半導体装置およびその製造方法を添付の図面に基づき詳しく説明することにする。
図１は、本発明に係る半導体装置を説明するための半導体装置の構造断面図である。
本発明に係る半導体装置は、図１に示すように半導体基板３００上に形成された第１、２、３層間絶縁膜３２０，３４０，３７０により絶縁される論理回路領域（未図示）、トランジスタ領域（未図示）、およびキャパシタ領域（未図示）に区分されている。
さらに、前記論理回路領域、トランジスタ領域、およびキャパシタ領域のそれぞれは、層間絶縁膜３２０，３４０，３７０を貫通し選択的に電気的接続をなす構造となっている。なお、論理回路領域は、各半導体装置の機能に従う特別な構造で半導体基板３００に形成され、前記トランジスタ領域は、半導体基板３００と第２層間絶縁膜３４０により区分されるシリコン膜３５０上に形成される多数個のトランジスタ３６０で成る。さらに、前記キャパシタ領域は、第３層間絶縁膜３７０を間に置き、前記トランジスタ領域と区分される多数個のキャパシタ３８０で成る。
【００１１】
なお、ビット線３３０は、第２層間絶縁膜３４０を貫通し、多数個のトランジスタ３６０に備えられる夫々のソース電極３６２に連結され、トランジスタ３６０夫々のドレイン電極３６４が第３層間絶縁膜３７０を貫通し、多数個のキャパシタに備えられた下部キャパシタ電極３８２と連結されている。
一方、本発明に係る半導体装置の製造方法を添付の図面を参照して詳しく説明する。
図２から図７は、本発明に係る半導体装置の製造方法を説明するための工程断面図である。
本発明に係る半導体装置の製造方法は、図２に示すように、図面には示していないが、先ず論理回路領域が形成され、その上部に相互連結配線３１０が形成されている半導体基板３００を用意する。
その次に、通常の絶縁膜蒸着技法、例えば化学的気相蒸着法（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を利用し、連結配線３１０が形成されている半導体基板３００の上部全面に、絶縁材料（例えば、酸化膜等）を積層して第１層間絶縁膜３２０を形成する。
【００１２】
次に、図３に示すように、フォトリソグラフィー技法を利用して、第１層間絶縁膜３２０をパターニングして、連結配線３１０を露出させるコンタクトホール（未図示）を形成する。そして、典型的な導電体積層技法（例えば、スパッタリング法等）を用いて、前記コンタクトホールを含む前記第１層間絶縁膜３２０の上部全面に、導電体（例えば、シリコン膜、シリコンと金属の化合物、又はタングステン等）を積層する。このとき、第１層間絶縁膜３２０に形成されたコンタクトホールには導電体が十分埋め込まれ、前記コンタクトホールを介して露出した連結配線３１０が第１層間絶縁膜３２０の上部に積層された導電体と電気的に接続される。次に、フォトリソグラフィー技法を用いて、前記積層された導電体を選択的にパターニングしてビット線３３０を形成する。このとき、図３でのように、第１層間絶縁膜３２０の上部全体にビット線３３０が形成されたものに示されているが、実際には平面上に多数個のラインで形成され、これは通常のメモリ製造技法で用いられるビット線のパターンと同一であるため、これに対する平面図示は省略する。
【００１３】
さらに、前記ビット線駆動トランジスタとビット線３３０は、前記コンタクトホール（未図示）を介して埋め込まれる導電体により、それぞれ一対一に連結される。このとき、前記ビット線はキャパシタが連結されるトランジスタ形成前に形成するが、トランジスタを形成した後に形成することもできる。
次に、第１層間絶縁膜３２０の形成と同一又は類似した方法を利用し、ビット線３３０が形成された構造物の上部全面に第２層間絶縁膜３４０を形成する。
そして、通常のフォトリソグラフィー技法により、第２層間絶縁膜３４０をパターニングし、後続工程で形成されるセル単位のシリコン膜のそれぞれとビット線３３０を電気的に形成するための多数のコンタクトホール３４２を形成する。このとき、コンタクトホール３４２を介して第２層間絶縁膜３４０の下部に位置したビット線３３０の一部が露出する。
【００１４】
次に、図４に示すように、前述のフォトリソグラフィー技法で第２層間絶縁膜３４０を再びパターニングし、第２層間絶縁膜３４０に形成されたコンタクトホール３４２を含む所定領域、即ち、後述する工程で形成されるセル単位のシリコン膜領域を限定する。
さらに、通常のシリコン積層技法（例えば、化学的又は物理的気相蒸着法）を利用し、コンタクトホールおよびシリコン膜の形成領域が形成された第２層間絶縁膜３４０の上部全面に、シリコン膜（未図示）を積層する。
そして、図５に示すように、前記シリコン膜をエッチバック（ｅｔｃｈ ｂａｃｋ）や化学的機械的研磨技法（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて、その積層されたシリコン膜を、第２層間絶縁膜３４０の表面まで除去し、各セル単位でシリコン膜パターン３５０を形成する。このとき、前記シリコン膜の形成領域を作るために、第２層間絶縁膜３４０の一定部分をパターニングしたが、前記工程を行わず、シリコン膜を蒸着した後これをパターニングしてシリコン膜を形成することもできる。
【００１５】
次に、図６に示すように、全体構造の上部にゲート絶縁物質層（未図示）とゲート物質層（未図示）を蒸着し、これを露光および現像工程を介して選択的にパターニングし、シリコン膜３５０の上部にゲート絶縁膜３６６とゲート電極３６８を順次形成する。
さらに、ゲート電極３６８の両側の下部にあるシリコン膜３５０内に不純物をドーピングし、ドレイン電極３６４とソース電極３６２を形成して各セル単位に分離されたシリコン膜３５０にトランジスタ３６０を形成する。
次に、トランジスタ３６０が形成された構造物の全体上部に第３層間絶縁膜３７０を形成する。
そして、図７に示すように、通常のフォトリソグラフィー技法を利用して、ドレイン電極３６４の上部表面が露出するよう、第３層間絶縁膜３７０を選択的にパターニングして各セル単位に分離する。
さらに、第３層間絶縁膜３７０を分離するとき露出した各ドレイン電極３６４、および第３層間絶縁膜３７０の上部に導電物質層を積層し、さらに、前記導電物質層を各セル単位に分離させるためパターニングし、キャパシタの下部電極３８２を形成する。
【００１６】
次に、下部電極３８２の上部およびパターニングされた第３層間絶縁膜３７０の上部全面に強誘電体膜３８４を蒸着し、強誘電体膜３８４上にキャパシタの上部電極３８６を形成し、強誘電体キャパシタ３８０を完成する。
尚、強誘電体膜３８４を形成する物質には、ＰｂＴｉＯ３［ＢＴ］、（Ｐｂ、Ｌａ）ＴｉＯ３［ＰＬＴ］、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３［ＰＺＴ］、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３［ＰＬＺＴ］、ＳｒＢｉ２Ｔａ２Ｏ９［ＳＢＴ］の中で何れか一つを用いることができる。
【００１７】
【発明の効果】
以上のように、本発明に係る半導体装置およびその製造方法においては次のような効果がある。
本発明に係る半導体装置においては、漏洩電流等の影響を受けない強誘電体メモリ領域を論理回路領域の上部に積層することにより、動作の誤謬なくメモリの集積度を高めることができるため、強誘電体メモリを備える半導体装置の集積度を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の断面図
【図２】本発明に係る半導体装置の製造方法を説明するための半導体装置の工程断面図
【図３】本発明に係る半導体装置の製造方法を説明するための半導体装置の工程断面図
【図４】本発明に係る半導体装置の製造方法を説明するための半導体装置の工程断面図
【図５】本発明に係る半導体装置の製造方法を説明するための半導体装置の工程断面図
【図６】本発明に係る半導体装置の製造方法を説明するための半導体装置の工程断面図
【図７】本発明に係る半導体装置の製造方法を説明するための半導体装置の工程断面図
【符号の説明】
３００ 半導体基板
３１０ 連結配線
３２０，３４０，３７０ 層間絶縁膜
３５０ シリコン膜
３６０ トランジスタ
３６２ ソース電極
３６４ ドレイン電極
３６８ ゲート電極
３８０ キャパシタ
３８２ 下部電極
３８４ 強誘電体膜
３８６ 上部電極
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、より具体的には高集積半導体装置に適する強誘電体メモリを備えた半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
最近までの半導体装置は、半導体装置を製造するのに用いられる材料の開発、製造設備の改良、工程技法の改善、および設計技術の発展等により急速に高集積化する傾向にある。半導体装置が高集積化するに伴い、以前に個別的に製造されていた回路要素、例えば、キャパシタ、トランジスタ、抵抗等が一つの単一チップ内に集積されている。さらに、このような回路要素の有機的結合で成る回路、例えばメモリ等が一つの単一チップ内に集積されるようになっている。
さらに、電子産業が発展するに伴い、メモリ分野でも既存のＤＲＡＭより低電圧で駆動し、データ処理の速やかなメモリが求められている。その要求に応えて、多数のメモリが開発され常用され、乃至は、現在開発中である。
現在開発中の多数のメモリ中で、強誘電体メモリは、駆動電圧が低くデータ処理速度が速やかであり、耐久性および信頼性の高い利点により今後ＤＲＡＭに代替えされるものと期待されており、その開発および研究が活発に進められている。
【０００３】
このような強誘電体メモリは、灰チタン石（ｐｅｒｏｖｓｋｉｔｅ）構造を有する強誘電性材料、例えばＰｂＴｉＯ３［ＢＴ］、（Ｐｂ、Ｌａ）ＴｉＯ３［ＰＬＴ］、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３［ＰＺＴ］、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３等をキャパシタ誘電体膜に用い、その強誘電体の自発分極を利用してデータを記録し読み出す。
即ち、強誘電体を両側の電極の間に配置し、これら両側の電極に互いに異なる電位の電圧を印加すれば、強誘電体は特定方向に自発分極し、その分極方向を利用してデータを記録し読み出す。
例えば、強誘電体の上部電極には５Ｖの電圧を印加し、下部電極には０Ｖの電圧を印加すれば、その二つの電極の間に挿入されている強誘電体は、陽（＋）の方向に分極されて、データ“１”が記録される。さらに、その逆の場合、即ち上部電極には０Ｖの電圧を印加し、下部電極には５Ｖの電圧を印加すれば、強誘電体は陰（−）の方向に分極して、データ“０”が記録される。
以後データを読み出す時は、５Ｖの電圧を上部電極に印加し、下部電極には０Ｖの電圧を印加した後、出力される電圧と基準電圧を比較して、基準電圧より大きければデータ“１”、小さければ“０”に読み出す。このとき、出力電圧は強誘電体の自発分極の方向により異なることになる。
【０００４】
このように、強誘電体メモリでは、キャパシタに充電された電荷量でデータを記録および出力するのではなく、自発分極を利用してデータを記録し読み出すので、漏洩電流の影響を受けない。
しかし、従来は、このような利点を有する強誘電体メモリとは逆に、典型的にＤＲＡＭが用いられたメモリは、データの貯蔵および読み出しのため、大部分の半導体装置に備えられる。このようなメモリを備えた半導体装置の構造に対し簡略に説明すれば次の通りである。
図面には示していないが、半導体基板上に形成される論理回路領域とメモリ領域には、それぞれ半導体基板上に所定面積（例えば、１：１の面積）が定められており、論理回路領域とメモリ領域が同一の平面上に形成されている。
このように、論理回路領域とメモリ領域が同一の平面上に形成される場合、半導体基板上の利用効率、即ち集積度が低下するにも拘らず、二つの要素を同一の平面上に形成する理由は、漏洩電流によるキャパシタの誤動作を防止するためである。
【０００５】
これをより具体的に説明すれば、メモリはそれぞれ一つのトランジスタと一つのキャパシタで成る単位セル等を多数個備え、トランジスタの駆動に対応し、キャパシタに電荷を充電させてデータを記録するようになっている。
さらに、その貯蔵されたデータを読み出す時は、キャパシタに充電された電荷により変化した電位と、既に設定された基準電位を比較し、そのキャパシタに貯蔵されたデータが“１”であるか“０”であるかを判断する。例えば、そのキャパシタに直流電圧を印加した後、そのキャパシタから出力される電圧と基準電圧を比較し、出力電圧が基準電圧より高ければ“１”に読み出し、低ければ“０”に読み出す。
【０００６】
【発明が解決しようとする課題】
一方、集積度を向上させるためにメモリを論理回路領域の上部に形成すると、メモリに備えられた各単位セルのキャパシタに漏洩電流が発生し、そのキャパシタに充電された電荷が失われる。
例えば、キャパシタに連結されたトランジスタがオフ状態で発生するか、キャパシタが接続した不純物拡散領域で発生する漏洩電流等によりキャパシタに充電された電荷が失われる。
このように、キャパシタに充電された電荷が失われると、キャパシタを介して出力される電位は低くなり、その電荷損失が大きい場合は、その出力電圧が基準電圧よりも低くなり、データ“１”が貯蔵されたキャパシタでデータ“１”が読み出される。
したがって、最近までは、半導体装置の信頼性を確保するため集積度が減少するとしても、論理回路領域とメモリを同一の平面上に形成するしかない問題点があった。
ここに本発明は、前記従来技術の諸般問題点を解決するため考案されたものであり、本発明の目的は、高集積半導体装置に適した強誘電体メモリを備えた半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記の目的を達成するための本発明に係る半導体装置は、半導体基板；前記半導体基板上に形成され、ビット線駆動トランジスタを備える論理回路領域；前記論理回路領域上に形成され、ビット線駆動トランジスタと電気的に連結される相互連結配線；前記相互連結配線の上部に形成され、前記相互連結配線と電気的に連結されるビット線；前記相互連結配線と前記ビット線との間に形成される第１層間絶縁膜；前記ビット線の上側に積層され、セル形成領域を限定するシリコン膜；前記ビット線と前記シリコン膜との間に形成される第２層間絶縁膜；前記シリコン膜上に形成され、ゲート電極とソース電極およびドレイン電極で構成されるトランジスタ領域；下部電極と当該下部電極の上部に形成された強誘電体膜と当該強誘電体膜の上部に形成された上部電極とを有して前記トランジスタ上に形成され、前記ソース電極と電気的に連結されるキャパシタ；前記シリコン膜と前記キャパシタとの間に形成される第３層間絶縁膜；および前記論理回路領域上に積層され、トランジスタ領域とキャパシタ領域で構成される強誘電体メモリ領域；を含んで構成され、前記積層されたシリコン膜と前記第２層間絶縁膜とが均一面で形成されてあることを特徴とする。
【０００８】
なお、本発明に係る半導体装置の製造方法は、半導体基板上に、ビット線駆動トランジスタと連結される相互連結配線が形成された論理回路領域を形成する段階；前記相互連結配線の上側に、前記相互連結配線と電気的に連結されるビット線を形成する段階；前記ビット線の上側に、前記ビット線と連結されセル形成領域を限定するシリコン膜を積層する段階；前記積層されたシリコン膜を前記ビット線と前記シリコン膜との間に形成される第２層間絶縁膜の表面まで平坦化する段階；前記平坦化されたシリコン膜上にゲート電極、ソース電極およびドレイン電極で構成されるトランジスタを形成する段階；および前記トランジスタの上側に、下部電極と当該下部電極の上部に形成された強誘電体膜と当該強誘電体膜の上部に形成された上部電極とを有すると共に、前記ソース電極と電気的に連結されるキャパシタを形成する段階；を含んで構成されることを特徴とする。
【０００９】
さらに、本発明に係る半導体装置の製造方法は、半導体基板上に、ビット線駆動トランジスタと連結される相互連結配線が形成された論理回路領域を形成する段階；これら全体構造の上面に、前記相互連結配線の上面を露出させる第１層間絶縁膜を形成する段階；前記第１層間絶縁膜上に、前記相互連結配線と電気的に連結されるビット線を形成する段階；前記全体構造の上面に、前記ビット線の一部を露出させる第２層間絶縁膜を形成する段階；前記第２層間絶縁膜を選択的にパターニングし、セル形成領域を限定する段階；前記セル形成領域に限定された第２層間絶縁膜の部分上に、前記ビット線と連結されるシリコン膜を積層する段階；前記積層されたシリコン膜を前記ビット線と前記シリコン膜との間に形成される第２層間絶縁膜の表面まで平坦化する段階；前記平坦化されたシリコン膜上にゲート絶縁膜とゲート電極とを形成する段階；前記ゲート電極の両側の下部にあるシリコン膜に、ソース電極およびドレイン電極をそれぞれ形成する段階；前記全体構造の上面に、前記ドレイン電極を露出させるキャパシタ用下部電極を形成する段階；および前記キャパシタ用下部電極上に誘電体膜および上部電極を形成する段階；を含んで構成されることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明に係る半導体装置およびその製造方法を添付の図面に基づき詳しく説明することにする。
図１は、本発明に係る半導体装置を説明するための半導体装置の構造断面図である。
本発明に係る半導体装置は、図１に示すように半導体基板３００上に形成された第１、２、３層間絶縁膜３２０，３４０，３７０により絶縁される論理回路領域（未図示）、トランジスタ領域（未図示）、およびキャパシタ領域（未図示）に区分されている。
さらに、前記論理回路領域、トランジスタ領域、およびキャパシタ領域のそれぞれは、層間絶縁膜３２０，３４０，３７０を貫通し選択的に電気的接続をなす構造となっている。なお、論理回路領域は、各半導体装置の機能に従う特別な構造で半導体基板３００に形成され、前記トランジスタ領域は、半導体基板３００と第２層間絶縁膜３４０により区分されるシリコン膜３５０上に形成される多数個のトランジスタ３６０で成る。さらに、前記キャパシタ領域は、第３層間絶縁膜３７０を間に置き、前記トランジスタ領域と区分される多数個のキャパシタ３８０で成る。
【００１１】
なお、ビット線３３０は、第２層間絶縁膜３４０を貫通し、多数個のトランジスタ３６０に備えられる夫々のソース電極３６２に連結され、トランジスタ３６０夫々のドレイン電極３６４が第３層間絶縁膜３７０を貫通し、多数個のキャパシタに備えられた下部キャパシタ電極３８２と連結されている。
一方、本発明に係る半導体装置の製造方法を添付の図面を参照して詳しく説明する。
図２から図７は、本発明に係る半導体装置の製造方法を説明するための工程断面図である。
本発明に係る半導体装置の製造方法は、図２に示すように、図面には示していないが、先ず論理回路領域が形成され、その上部に相互連結配線３１０が形成されている半導体基板３００を用意する。
その次に、通常の絶縁膜蒸着技法、例えば化学的気相蒸着法（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を利用し、連結配線３１０が形成されている半導体基板３００の上部全面に、絶縁材料（例えば、酸化膜等）を積層して第１層間絶縁膜３２０を形成する。
【００１２】
次に、図３に示すように、フォトリソグラフィー技法を利用して、第１層間絶縁膜３２０をパターニングして、連結配線３１０を露出させるコンタクトホール（未図示）を形成する。そして、典型的な導電体積層技法（例えば、スパッタリング法等）を用いて、前記コンタクトホールを含む前記第１層間絶縁膜３２０の上部全面に、導電体（例えば、シリコン膜、シリコンと金属の化合物、又はタングステン等）を積層する。このとき、第１層間絶縁膜３２０に形成されたコンタクトホールには導電体が十分埋め込まれ、前記コンタクトホールを介して露出した連結配線３１０が第１層間絶縁膜３２０の上部に積層された導電体と電気的に接続される。次に、フォトリソグラフィー技法を用いて、前記積層された導電体を選択的にパターニングしてビット線３３０を形成する。このとき、図３でのように、第１層間絶縁膜３２０の上部全体にビット線３３０が形成されたものに示されているが、実際には平面上に多数個のラインで形成され、これは通常のメモリ製造技法で用いられるビット線のパターンと同一であるため、これに対する平面図示は省略する。
【００１３】
さらに、前記ビット線駆動トランジスタとビット線３３０は、前記コンタクトホール（未図示）を介して埋め込まれる導電体により、それぞれ一対一に連結される。このとき、前記ビット線はキャパシタが連結されるトランジスタ形成前に形成するが、トランジスタを形成した後に形成することもできる。
次に、第１層間絶縁膜３２０の形成と同一又は類似した方法を利用し、ビット線３３０が形成された構造物の上部全面に第２層間絶縁膜３４０を形成する。
そして、通常のフォトリソグラフィー技法により、第２層間絶縁膜３４０をパターニングし、後続工程で形成されるセル単位のシリコン膜のそれぞれとビット線３３０を電気的に形成するための多数のコンタクトホール３４２を形成する。このとき、コンタクトホール３４２を介して第２層間絶縁膜３４０の下部に位置したビット線３３０の一部が露出する。
【００１４】
次に、図４に示すように、前述のフォトリソグラフィー技法で第２層間絶縁膜３４０を再びパターニングし、第２層間絶縁膜３４０に形成されたコンタクトホール３４２を含む所定領域、即ち、後述する工程で形成されるセル単位のシリコン膜領域を限定する。
さらに、通常のシリコン積層技法（例えば、化学的又は物理的気相蒸着法）を利用し、コンタクトホールおよびシリコン膜の形成領域が形成された第２層間絶縁膜３４０の上部全面に、シリコン膜（未図示）を積層する。
そして、図５に示すように、前記シリコン膜をエッチバック（ｅｔｃｈ ｂａｃｋ）や化学的機械的研磨技法（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて、その積層されたシリコン膜を、第２層間絶縁膜３４０の表面まで除去し、各セル単位でシリコン膜パターン３５０を形成する。このとき、前記シリコン膜の形成領域を作るために、第２層間絶縁膜３４０の一定部分をパターニングしたが、前記工程を行わず、シリコン膜を蒸着した後これをパターニングしてシリコン膜を形成することもできる。
【００１５】
次に、図６に示すように、全体構造の上部にゲート絶縁物質層（未図示）とゲート物質層（未図示）を蒸着し、これを露光および現像工程を介して選択的にパターニングし、シリコン膜３５０の上部にゲート絶縁膜３６６とゲート電極３６８を順次形成する。
さらに、ゲート電極３６８の両側の下部にあるシリコン膜３５０内に不純物をドーピングし、ドレイン電極３６４とソース電極３６２を形成して各セル単位に分離されたシリコン膜３５０にトランジスタ３６０を形成する。
次に、トランジスタ３６０が形成された構造物の全体上部に第３層間絶縁膜３７０を形成する。
そして、図７に示すように、通常のフォトリソグラフィー技法を利用して、ドレイン電極３６４の上部表面が露出するよう、第３層間絶縁膜３７０を選択的にパターニングして各セル単位に分離する。
さらに、第３層間絶縁膜３７０を分離するとき露出した各ドレイン電極３６４、および第３層間絶縁膜３７０の上部に導電物質層を積層し、さらに、前記導電物質層を各セル単位に分離させるためパターニングし、キャパシタの下部電極３８２を形成する。
【００１６】
次に、下部電極３８２の上部およびパターニングされた第３層間絶縁膜３７０の上部全面に強誘電体膜３８４を蒸着し、強誘電体膜３８４上にキャパシタの上部電極３８６を形成し、強誘電体キャパシタ３８０を完成する。
尚、強誘電体膜３８４を形成する物質には、ＰｂＴｉＯ３［ＢＴ］、（Ｐｂ、Ｌａ）ＴｉＯ３［ＰＬＴ］、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３［ＰＺＴ］、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３［ＰＬＺＴ］、ＳｒＢｉ２Ｔａ２Ｏ９［ＳＢＴ］の中で何れか一つを用いることができる。
【００１７】
【発明の効果】
以上のように、本発明に係る半導体装置およびその製造方法においては次のような効果がある。
本発明に係る半導体装置においては、漏洩電流等の影響を受けない強誘電体メモリ領域を論理回路領域の上部に積層することにより、動作の誤謬なくメモリの集積度を高めることができるため、強誘電体メモリを備える半導体装置の集積度を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の断面図
【図２】本発明に係る半導体装置の製造方法を説明するための半導体装置の工程断面図
【図３】本発明に係る半導体装置の製造方法を説明するための半導体装置の工程断面図
【図４】本発明に係る半導体装置の製造方法を説明するための半導体装置の工程断面図
【図５】本発明に係る半導体装置の製造方法を説明するための半導体装置の工程断面図
【図６】本発明に係る半導体装置の製造方法を説明するための半導体装置の工程断面図
【図７】本発明に係る半導体装置の製造方法を説明するための半導体装置の工程断面図
【符号の説明】
３００ 半導体基板
３１０ 連結配線
３２０，３４０，３７０ 層間絶縁膜
３５０ シリコン膜
３６０ トランジスタ
３６２ ソース電極
３６４ ドレイン電極
３６８ ゲート電極
３８０ キャパシタ
３８２ 下部電極
３８４ 強誘電体膜
３８６ 上部電極
Claims (6)
- 半導体基板上に、ビット線駆動トランジスタと連結される相互連結配線が形成された論理回路領域を形成する段階；前記相互連結配線の上側に、前記相互連結配線と電気的に連結されるビット線を形成する段階；前記ビット線の上側に、前記ビット線と連結されセル形成領域を限定するシリコン膜を積層する段階；前記積層されたシリコン膜を前記ビット線と前記シリコン膜との間に形成される第２層間絶縁膜の表面まで平坦化する段階；前記平坦化されたシリコン膜上にゲート電極、ソース電極およびドレイン電極で構成されるトランジスタを形成する段階；および前記トランジスタの上側に、下部電極と当該下部電極の上部に形成された強誘電体膜と当該強誘電体膜の上部に形成された上部電極とを有すると共に、前記ソース電極と電気的に連結されるキャパシタを形成する段階；を含んで構成されることを特徴とする半導体装置の製造方法。
- さらに、前記相互連結配線と前記ビット線とを電気的に連結する前に、ビット線連結用コンタクトホールを備えた第１層間絶縁膜を形成する段階を含むことを特徴とする請求項１記載の半導体装置の製造方法。
- さらに、前記ビット線と前記シリコン膜とを電気的に連結する前に、シリコン膜連結用の第２層間絶縁膜を前記ビット線上に形成する段階を含むことを特徴とする請求項１記載の半導体装置の製造方法。
- さらに、前記ソース電極と前記キャパシタとを電気的に連結する前に、前記トランジスタ上に前記キャパシタ連結用コンタクトホールを備えた第３層間絶縁膜を形成する段階を含むことを特徴とする請求項１記載の半導体装置の製造方法。
- 半導体基板上に、ビット線駆動トランジスタと連結される相互連結配線が形成された論理回路領域を形成する段階；これら全体構造の上面に、前記相互連結配線の上面を露出させる第１層間絶縁膜を形成する段階；前記第１層間絶縁膜上に、前記相互連結配線と電気的に連結されるビット線を形成する段階；前記全体構造の上面に、前記ビット線の一部を露出させる第２層間絶縁膜を形成する段階；前記第２層間絶縁膜を選択的にパターニングし、セル形成領域を限定する段階；前記セル形成領域に限定された第２層間絶縁膜の部分上に、前記ビット線と連結されるシリコン膜を積層する段階；前記積層されたシリコン膜を前記ビット線と前記シリコン膜との間に形成される第２層間絶縁膜の表面まで平坦化する段階；前記平坦化されたシリコン膜上にゲート絶縁膜とゲート電極とを形成する段階；前記ゲート電極の両側の下部にあるシリコン膜に、ソース電極およびドレイン電極をそれぞれ形成する段階；前記全体構造の上面に、前記ドレイン電極を露出させるキャパシタ用下部電極を形成する段階；および前記キャパシタ用下部電極上に誘電体膜および上部電極を形成する段階；を含んで構成されることを特徴とする半導体装置の製造方法。
- 前記上部電極および前記キャパシタ用下部電極は、Ｐｔ、Ｒｕ、ＲｕＯ3、Ｉｒ、およびＩｒＯ2の中で何れか一つ、又はこれらを相互組み合わせた材料中から選択して用いることを特徴とする請求項５に記載の半導体装置の製造方法。
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