JP2002289802A

JP2002289802A - 強誘電体メモリ装置および製造方法

Info

Publication number: JP2002289802A
Application number: JP2001088830A
Authority: JP
Inventors: Tatsuya Hara; 竜弥原; Eiji Natori; 栄治名取
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-03-26
Filing date: 2001-03-26
Publication date: 2002-10-04

Abstract

(57)【要約】【課題】分極特性の劣化を防ぎ、角型のヒステリシス形
状を持つことが、可能な強誘電体メモリ装置およびその
製造方法、並びに、マトリクス型強誘電体メモリ装置の
製造方法を提供することである。【解決手段】強誘電体キャパシタは強誘電体膜１０４、
第一電極部１０２および第二電極部１０５の三層構造を
している。強誘電体膜１０３は、第二電極部１０５と同
じパターンで形成されている。強誘電体キャパシタを成
す、強誘電体膜１０４と、下部電極部１０２の側面覆う
ように、絶縁膜１０３が位置し、絶縁膜１０３は、平坦
化されている。強誘電体膜１０３は、その表面を第二電
極部１０５に覆われており、同時に加工が行われる。そ
のため、強誘電体膜は加工時に、ダメージを受けること
なく、角型のヒステリシス形状を持った分極特性が得ら
れる。また、平坦化により、2層目以降のキャパシタも
同一の構造を有し、強誘電体キャパシタの積層化を行っ
ても、角型のヒステリシス形状の良好な分極特性を得る
ことが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体膜を含む
キャパシタを備えた半導体装置の製造方法、ならびに、
強誘電体メモリ装置の製造方法。

【０００２】

【従来の技術】強誘電体膜は、自発分極を有し、また、
高誘電率を有する等の特徴がある。半導体デバイスの分
野では、強誘電体膜のこれらの特徴を利用した強誘電体
メモリ装置や大容量コンデンサ等の研究が進められてい
る。通常の強誘電体メモリ装置である２Ｔ２Ｃあるいは
１Ｔ１Ｃの場合、電極および、強誘電体膜の加工の困難
さおよびキャパシタ上下電極の電気的短絡を避けるため
に、キャパシタ下部電極をなす、第一電極部と、強誘電
体膜を同じパターンにし、かつ、キャパシタ上部電極を
なす、第二電極部は、前記第一電極部および前記強誘電
体膜のパターンより、小さい構造を用いるか、あるい
は、第一電極部を覆うように強誘電体膜が位置し、第一
電極部と第二電極部が接触しない構造を用いてきた。

【０００３】

【発明が解決しようとする課題】上記、前者の構造であ
る、第二電極部を、第一電極部および強誘電体膜より小
さい構造とすると、第二電極部と配線を兼ねることは出
来ず、別途、配線層が必要となる。上記の後者の構造で
ある第一電極部を覆う形で強誘電体膜が位置する構造の
場合、強誘電体膜の成膜は、第一電極部で形成された段
差上に行われる。そのため、強誘電体膜の膜厚不均一、
あるいは、結晶性の低下を招き、強誘電体キャパシタの
分極特性は低下し、角型の電圧−分極率ヒステリシスカ
ーブが得られなくなる問題が生じる。

【０００４】特にマトリクス型の強誘電体メモリ装置の
場合、一般的に第一電極部と第二電極部は交叉する配線
状の構造を有する。その場合、第一電極部と第二電極部
の間には、電気的ショートを防ぐために絶縁膜が必要で
ある。前記絶縁膜は通常、強誘電体で形成される。その
結果、上記の課題が生じる。

【０００５】マトリクス型メモリとは、公開特許平２
−１５４３８８で述べられているように、メモリセル部
にトランジスタを有せず、上下に直交した、複数のライ
ンからなる電極部を有し、上下電極部の交叉した領域に
強誘電体キャパシタを有する、強誘電体メモリ装置であ
り、その動作の一例は、以下のとおりである。読み出し
動作：選択セルのキャパシタに読み出し電圧V0が印加さ
れる。これは、同時に`0`の書き込み動作を兼ねてい
る。このとき、選択されたビット線を流れる電流または
ビット線をハイインピーダンスにしたときの電位をセン
スアンプにて読み出す。さらにこのとき、非選択セルの
キャパシタには、読み出し時のクロストークを防ぐた
め、所定の電圧が印加される。

【０００６】書き込み動作：`1`の書き込みの場合は、
選択セルのキャパシタに-V0の電圧が印加される。`0`の
書き込みの場合は、選択セルのキャパシタに、該選択セ
ルの分極を反転させない電圧が印加され、読み出し動作
時に書き込まれた`0`状態を保持する。このとき、非選
択セルのキャパシタには、書き込み時のクロストークを
防ぐため、所定の電圧が印加される。

【０００７】マトリクス型メモリは通常の２Ｔ２Ｃある
いは１Ｔ１Ｃの強誘電体メモリ装置と異なり、トランジ
スタがなく、強誘電体キャパシタのみで、形成されるた
め高集積化が可能である。また、強誘電体キャパシタの
積層化が可能である。そのため、古くから検討されてき
たが、上記の２Ｔ２Ｃあるいは１Ｔ１Ｃの強誘電体メモ
リ装置より、角型性のヒステリシス形状の分極特性を持
った強誘電体キャパシタが必要である。また、強誘電体
キャパシタの積層化には、強誘電体キャパシタ部の平坦
化が必要である。

【０００８】本発明の目的は、分極特性の劣化を防ぎ、
角型性のヒステリシス形状の分極特性を持った強誘電体
メモリ装置およびその製造方法、並びに、マトリクス型
強誘電体メモリ装置およびその製造方法を提供すること
である。

【０００９】

【課題を解決するための手段】本発明においては、第一
電極部と第二電極部と、前記第一電極部と前記第二電極
部との間にある強誘電体膜を備えた強誘電体メモリ装置
の形成において、第一電極部を加工する工程と、絶縁膜
を成膜する工程と、前記絶縁膜を平坦化する工程と、前
記絶縁膜を加工し、強誘電体キャパシタ領域の前記絶縁
膜を除去し、前記第一電極部表面を露出させる工程と、
強誘電体膜を成膜する工程と、第二電極部を成膜する工
程と、前記強誘電体膜と、前記第二電極部と、を同時に
加工する工程を有することを特徴とする。強誘電体膜成
膜時に、第一電極部側面は、絶縁膜で覆われている。そ
のため、第一電極部側面に強誘電体膜が、成膜されるこ
とはない。絶縁膜を除去した領域に成膜された、強誘電
体膜からのみが、強誘電体キャパシタを構成するため、
良好な結晶性が得られる。その結果、角型性のヒステリ
シスを持った分極特性を有する強誘電体キャパシタが得
られる。本発明によれば、強誘電体膜は、加工時、第二
電極部で覆われており、加工による、プラズマ、化学
的、あるいは機械的ダメージを受けない。そのため、強
誘電体膜の結晶性が、損なわれることがなく、より角型
性のよい、ヒステリシスが得られる。また、絶縁膜を平
坦化することにより、強誘電体キャパシタの積層化を行
った際、加工が容易になり、高歩留、かつ、高信頼性の
強誘電体メモリ装置が得られる。

【００１０】本発明においては、前記絶縁膜の平坦化処
理には、ＣＭＰ、あるいはエッチバックの方法が、あ
る。CMPを用いて平坦化することにより、素子全体の平
坦化が、可能となり、キャパシタのあるメモリ領域と、
周辺回路との平坦化ができ、その後の工程での加工が、
容易になる。エッチバックは、CMPより、簡便な装置
で、行うことができ、低コストで、メモリ装置を生産す
ることができる。

【００１１】本発明においては、前記強誘電体膜の結晶
化を、前記強誘電体膜および前記第二電極部加工後に行
ってもよい。加工時に、プラズマ、水素によるダメージ
を受け、第二電極部表面の結晶性が、損なわれる。結晶
性回復には、アニールが必要である。強誘電体膜の結晶
化を、加工後に行うことにより、第二電極部表面のダメ
ージの回復を同時に行うことが可能で、工程の削減がで
きる。また、強誘電体膜は、結晶化により、結晶粒の凹
凸が生じる。結晶化前に、前記強誘電体膜と、前記第二
電極部を加工するために、加工時に、強誘電体膜は滑ら
かな形状である、そのため、加工が容易となる。

【００１２】本発明は、以下の態様を取り得る。前記絶
縁膜が、少なくとも、塗布法、あるいはＴＥＯＳ（テト
ラエオキシシラン）とオゾンの反応によるＣＶＤ法で、
いずれかで成膜されることを特徴とする製造方法。上記
成膜方法のいずれか、あるいは両方の積層膜であっても
よく、また、上記成膜のいずれかと、他の方法による、
絶縁膜との積層膜であってもよい。これらの、方法を用
いれば、絶縁膜表面は、平坦な形状が得られる。そのた
め、強誘電体キャパシタの平坦化が容易に行うことがで
きる。また、これらの方法により、成膜される絶縁膜
は、低誘電率を有する、性質を持つ。そのため、第一電
極部、あるいは、第二電極部で生じる配線容量を低減す
ることができ、強誘電体メモリ装置の動作速度が向上す
る。これら絶縁膜の膜厚は、平坦性を得られる膜厚、通
常そのような膜厚は、第一電極部の間隔の2分の1以上で
ある。平坦化処理において、除去後の膜厚は、第一電極
部上で強誘電体キャパシタを形成する強誘電体膜より薄
い膜厚である。通常、そのような膜厚は200nm以下であ
り、より好ましくは50nm以下である。

【００１３】本発明は、以下の態様を取り得る。前記絶
縁膜を加工後、前記強誘電体膜を成膜する前に、酸化膜
を成膜する工程と、前記第一電極部上の酸化膜を除去す
る工程を有することを特徴とする製造方法。酸化膜は、
酸化アルミニウム、酸化タンタル、酸化ジルコニウム、
酸化アルミニウムのいずれかと、からなることを特徴。
前記金属酸化膜は、水素を透過しない性質を持つ。前記
金属酸化膜は、強誘電体を形成する前記強誘電体膜の側
面を覆うように位置する。そのため、強誘電体キャパシ
タ形成後の、製造プロセスにおいて、水素が、前記強誘
電体膜を還元することを防ぎ、そのため、前記強誘電体
膜の結晶性が損なわれない。また、前記金属酸化膜は、
前記強誘電体膜と相互作用が発生しない。シリコン酸化
膜は、前記強誘電体膜と、相互作用し、前記強誘電体膜
の結晶性が損なわれる。前記金属酸化膜は、強誘電体キ
ャパシタを形成する前記強誘電体膜側面を覆うように位
置し、前記シリコン酸化膜が、強誘電体キャパシタを形
成する前記強誘電体膜と、直接接しなため、相互作用が
生じない。その結果、強誘電体キャパシタは、角型性の
よいヒステリシス形状を持った分極特性が得られる。

【００１４】本発明は、以下の態様を取り得る。前記第
一電極部、または前記第二電極部の材料が白金、イリジ
ウム、ルテニウムのいずれかからなることを特徴とする
強誘電体メモリ装置の製造方法。白金、イリジウム、ル
テニウムは、前記強誘電体膜と相互作用しない。そのた
め、前記強誘電体膜の結晶性は損なわれず、強誘電体キ
ャパシタは、角型性のよいヒステリシス形状を持った分
極特性が得られる。また、前記強誘電体膜を形成する酸
素等の元素が、拡散することを防ぎ、その結果、MOSト
ランジスタが劣化しない。

【００１５】本発明は、以下の態様を取り得る。前記第
一電極部、または前記第二電極部の材料が白金、イリジ
ウム、ルテニウムのいずれかと、それらの酸化膜の２層
以上からなり、強誘電体と接する面が金属膜であること
を特徴とする強誘電体メモリ装置の製造方法。白金、イ
リジウム、ルテニウムの酸化膜は、導電性を有し、か
つ、水素を透過しない性質を有する。これらの酸化膜を
電極として用いることにより、強誘電体膜が、水素によ
り、結晶性が損なわれることを防ぐ。前記の酸化膜が、
水素を通さない膜厚は通常、10nm以上で、より好ましく
は25〜75nmである。また、強誘電体膜と接触する電極面
を、金属面とすることにより、強誘電体膜の結晶配向性
は良好なものとなる。その結果、強誘電体キャパシタ
は、角型性のよいヒステリシス形状を持った分極特性が
得られる。

【００１６】本発明は、以下の態様を取り得る。前記強
誘電体膜の成膜を塗布により行うことを特徴とする強誘
電体メモリ装置の製造方法。本発明によれば、強誘電体
膜成膜前に、強誘電体キャパシタ領域は、絶縁膜で囲ま
れたホール状の領域である。塗布法を用いれば、容易に
埋め込むことができ、良好な結晶性が得られる。その結
果、角型性のヒステリシス形状を持った分極特性の強誘
電体キャパシタが得られる。

【００１７】本発明は、以下の態様を取り得る。前記強
誘電体膜の成膜をLSMCDにより行うことを特徴とする強
誘電体メモリ装置の製造方法。ＬＳＭＣＤによれば、上
記塗布法より低温での熱処理により、強誘電体膜結晶化
が可能となる。そのため、結晶化時に、他の素子である
トランジスタへ与える影響が少ない。また、ＬＳＭＣＤ
によれば、塗布法より、強誘電体膜の結晶性制御が容易
になり、角型性のヒステリシス形状を持った強誘電体キ
ャパシタ分極特性を得ることができる。

【００１８】本発明は、以下の態様を取り得る。前記強
誘電体膜の成膜が有機化合物の気相反応により行うこと
を特徴とする強誘電体メモリ装置の製造方法。本方法
によれば、前記ＬＳＭＣＤより、強誘電体膜結晶化温度
の低温化が可能となり、かつ、より結晶配向性の良い強
誘電体膜が得られる。そのため、他のトランジスタへの
影響を与えず、角型性のヒステリシス形状を持った強誘
電体キャパシタ分極特性を得ることができる。

【００１９】本発明は、以下の態様を取り得る。スパッ
タ法により前記強誘電体膜を成膜することを特徴とする
強誘電体メモリ装置の製造方法。スパッタ法は、上記、
塗布法、ＬＳＭＣＤ、気相反応で用いる材料より、安価
な材料で成膜することができる。また、塗布法、ＬＳＭ
ＣＤ、気相反応より、成膜速度が早く、ウェハ処理能力
が高い。そのため、低コストで強誘電体メモリ装置を製
造することができる。

【００２０】本発明は、以下の態様を取り得る。浸漬法
により前記強誘電体膜を成膜することを特徴とする強誘
電体メモリ装置の製造方法。浸漬法は、ガス、真空を用
いないため、簡便な装置で成膜可能である。そのため、
浸漬法で使用する装置は、他の装置に比べ、安価であ
る。その結果、低コストで強誘電体メモリ装置を製造す
ることができる。また、浸漬法では、絶縁膜上に堆積し
にくく、電極上にのみ堆積することができる。本発明に
よれば、強誘電体膜成膜前に、強誘電体キャパシタ領域
は、絶縁膜で囲まれたホール状の領域である。ホール状
領域の底部は第一電極部が露出している。そのため、浸
漬法を用いれば、強誘電体領域のみに、選択的に成膜す
ることができる。

【００２１】本発明は、以下の態様を取り得る。第一電
極部を成膜する工程と、第一の絶縁膜を成膜する工程
と、前記第一の絶縁膜を平坦化する工程と、前記第一の
絶縁膜を加工する工程と、強誘電体膜を成膜する工程
と、第二電極部を成膜する工程と、前記強誘電体膜と、
前記第二電極部とを、加工後、第二の絶縁膜を成膜する
工程と、前記第二の絶縁膜を平坦化する工程と、前記第
二の絶縁膜を加工し、前記第二電極部表面を露出させる
工程と、第二の強誘電体膜を成膜する工程と、第三電極
部を成膜する工程と、前記第二の強誘電体膜と、前記第
三電極部を同時に加工する工程を有し、上記の工程を繰
り返すことにより、2層以上の強誘電体キャパシタを形
成する工程を有することを特徴とする。本発明において
は、第一電極部側面は、絶縁膜で覆われているため、第
二電極部形成時に、第一電極部と短絡することはない。
また、第二電極部側面も、第二の絶縁膜で覆われている
ため、第三電極部形成時に、第二電極部と短絡すること
はなく、強誘電体キャパシタの積層化が、可能となる。
また、第一の絶縁膜および第二の絶縁膜成膜後、平坦化
処理を行うことで、強誘電体キャパシタの積層化時に、
加工が容易となり、高歩留で、かつ、高信頼性の強誘電
体メモリ装置が得られる。これらの、平坦化方法には、
CMP、あるいは、エッチバックがある。

【００２２】本発明は、以下の態様を取り得る。絶縁膜
除去後、酸水溶液あるいはプラズマにより処理を行うこ
とを特徴とする。第一電極部上の絶縁膜を除去する際、
露出した第一電極部表面はアモルファス化すること、あ
るいは表面が酸化することが多い。アモルファス化した
第一電極部上、あるいは、酸化した第一電極上に強誘電
体膜を成膜すると良好な結晶性が得られず、強誘電体膜
の結晶配向性は低下する。その結果、強誘電体膜キャパ
シタの分極特性は劣化する。本処理により絶縁膜除去時
にアモルファス化、あるいは酸化した第一電極部の表面
層が取り除かれ、第一電極部の結晶面が露出する。その
上部に強誘電体膜を形成することにより、結晶配向性の
よい強誘電体膜が成膜さる。よって、本発明の製造方法
によれば、強誘電体膜の結晶性劣化を防ぐことができる
ので、強誘電体膜キャパシタの分極特性が良好な強誘電
体メモリ装置を製造することが可能となる。

【００２３】

【発明の実施の形態】以下、本発明の実施形態を構造と
製造方法に分けて、図面を用いて説明する。

【００２４】〔本発明の実施例１の製造方法〕図1 〜図
9は、本発明の実施例１の製造方法を説明するための工
程図である。

【００２５】まず、図1に示すようにシリコン基板100上
に、絶縁膜101を形成する。本発明はマトリクス型強誘
電体メモリ装置に適用している。メモリの周辺回路を形
成するトランジスタは絶縁膜101成膜前に形成され、そ
の工程は一般的な方法を用いることが可能である。

【００２６】次に、図2に示すように第一電極部102の成
膜を行う。その方法は、通常、スパッタ法によって行わ
れ、ＣＶＤ法により、行ってもよい。材料は、白金、イ
リジウム、ルテニウムのいずれか、あるいは前記の金属
との酸化膜との組み合わせによる積層膜からなる。電極
の膜厚は、通常100〜300nmで、より好ましくは150〜250
nmである。積層膜を用いる場合、前記酸化膜は、水素を
通さない膜厚であって、通常、10nm以上で、より好まし
くは25〜75nmである。

【００２７】次に、図3に示すように前期第一電極部を
加工する。加工方法は、半導体で一般的なフォトリソ、
および、エッチング技術を用いることが可能である。

【００２８】次に、図4に示すように絶縁膜103を成膜す
る。絶縁膜103は、塗布法、ＣＶＤ法のいずれの方法で
成膜してもよく、また複数の方法を組み合わせた積層膜
であってもよい。好ましくは反応ガスがTEOSおよびオゾ
ンからなるシリコン酸化膜である。このシリコン酸化膜
は多孔性を有するため、誘電率が低く、第一電極102、
第二電極105で生じる配線容量を低減できる。前記絶縁
膜の膜厚は、次工程の平坦化処理で充分に平坦性が得ら
れる膜厚で、通常そのような膜厚は、第一電極部のスペ
ースの2分の1以上である。

【００２９】次に、図5に示すように前期絶縁膜103を平
坦化する。平坦化は、CMP、あるいはエッチバックによ
り行われる。平坦化により、第一電極部上に残される、
絶縁膜103の膜厚は、強誘電体キャパシタを形成する強
誘電体膜の膜厚より薄い膜厚とする。通常、そのような
膜厚は200nm以下であり、より好ましくは50nm以下であ
る。

【００３０】次に、図6に示すように前期絶縁膜103を加
工する。加工方法は、半導体で一般的なフォトリソ、お
よび、エッチング技術を用いることが可能である。前記
絶縁膜103を除去する領域は、強誘電体キャパシタ300を
形成する領域である。本工程の後に、第一電極部の表面
処理を行ってもよい。第一電極部102の表面処理とし
て、酸性水溶液、プラズマ、イオン照射、あるいは、オ
ゾンのいずれかか、または、その組み合わせによる。本
処理により、絶縁膜103の加工時にダメージを受けた第
一電極部102の表面の結晶性が回復し、その後、成膜さ
れる強誘電体膜104において、良好な結晶性が得られ
る。第一電極部102の表面処理は、熱処理によって行っ
てもよい。通常、その温度は400℃以上で、より好まし
くは、600〜750℃である。

【００３１】次に、図7に示すように、強誘電体膜104を
成膜する。前記強誘電体膜の膜厚は、分極特性を持つ膜
厚であって、通常５０〜２００ｎｍで、より好ましくは
５０〜１５０ｎｍである。前記強誘電体膜の材料は、例
えば、PZT（チタン酸ジルコン酸鉛）、SBT（タンタル酸
ストロンチウムビスマス）がある。これらの材料は角型
性の良いヒステリシス形状を持つ。特に、角型性の良い
材料は、ＰＺＴの組成では40:60あるいは20:80が良い。
また、有機材料であってもよい。成膜方法には、塗布
法、LSMCD、CVD、スパッタ、浸漬法があり、いずれを用
いてもよい。

【００３２】次に、図8に示すように第二電極部105を成
膜する。その方法は、通常、スパッタ法によって行わ
れ、ＣＶＤ法により、行ってもよい。材料は、白金、イ
リジウム、ルテニウムのいずれか、あるいは前記の金属
との酸化膜との組み合わせによる積層膜からなる。電極
の膜厚は、通常100〜300nmで、より好ましくは150〜250
nmである。積層膜を用いる場合、前記酸化膜は、水素を
通さない膜厚であって、通常、10nm以上で、より好まし
くは25〜75nmである。

【００３３】次に、図9に示すように前記強誘電体膜104
と、前記第二電極部105の加工を同時に行う。図9は図8
を90°回転させた図である。

【００３４】強誘電体膜104の結晶化を、加工後に行っ
てもよい。加工後に、結晶化を行うことにより、第二電
極部が、受けた加工によるダメージを同時に回復するこ
とができる。また、結晶化前に、強誘電体膜の加工を行
うことにより、容易に加工することができる。

【００３５】本実施形態によれば、強誘電体膜は、加工
時に第二電極部で覆われており、露出することはない。
そのため、加工によるダメージを受けることなく、良好
な結晶性を維持し、角型性のヒステリシス形状を持っ
た、分極特性の強誘電体キャパシタが得られた。

【００３６】〔本発明の実施例２の製造方法〕図10〜図
14は本発明の実施例２の製造方法を説明するための工程
図である。

【００３７】まず、図6に示す絶縁膜103を加工する工程
までは上記実施例１と同じ工程で形成される。

【００３８】次に、図10に示すように酸化膜201を成膜
する。前記酸化膜201は酸化アルミニウム、酸化タンタ
ル、酸化ジルコニウム、酸化ハフニウム、酸化チタンの
いずれかからなる。成膜方法は一般的な方法を用いるこ
とができる。酸化膜201の膜厚は、水素透過を防ぐため
に充分な膜厚である。通常、そのような膜厚は、10nm以
上である。

【００３９】次に、図11に示すように第一電極部102上
の前記酸化膜201を除去し、第一電極部102の表面を露出
させる。除去方法は、通常は、エッチバックにより行
う。エッチバックにより、第一電極部102の表面を露出
させ、かつ、絶縁膜103の加工した領域の側面部に、酸
化膜201をサイドウォール状に残すことができた。ま
た、絶縁膜103の表面も同時に露出し、強誘電体キャパ
シタ領域以外の周辺回路上には、前記酸化膜201が除去
され、水素処理による、周辺回路トランジスタの特性回
復が、可能となった。本工程の後に、第一電極部の表面
処理を行ってもよい。第一電極部102の表面処理とし
て、酸性水溶液、プラズマ、イオン照射、あるいは、オ
ゾンのいずれかか、または、その組み合わせによる。本
処理により、絶縁膜103の加工時にダメージを受けた第
一電極部102の表面の結晶性が回復し、その後、成膜さ
れる強誘電体膜104において、良好な結晶性が得られ
る。第一電極部102の表面処理は、熱処理によって行っ
てもよい。通常、その温度は400℃以上で、より好まし
くは、600〜750℃である。

【００４０】次に、図12に示すように、強誘電体膜104
を成膜する。前記強誘電体膜の膜厚は、分極特性を持つ
膜厚であって、通常５０〜２００ｎｍで、より好ましく
は５０〜１５０ｎｍである。前記強誘電体膜の材料は、
例えば、PZT（チタン酸ジルコン酸鉛）、SBT（タンタル
酸ストロンチウムビスマス）がある。これらの材料は角
型性の良いヒステリシス形状を持つ。特に、角型性の良
い材料は、ＰＺＴの組成では40:60あるいは20:80が良
い。また、有機材料であってもよい。成膜方法には、塗
布法、LSMCD、CVD、スパッタ、浸漬法があり、いずれを
用いてもよい。

【００４１】次に、図13に示すように、第二電極部105
を成膜する。その方法は、通常、スパッタ法によって行
われ、ＣＶＤ法により、行ってもよい。材料は、白金、
イリジウム、ルテニウムのいずれか、あるいは前記の金
属との酸化膜との組み合わせによる積層膜からなる。電
極の膜厚は、通常100〜300nmで、より好ましくは150〜2
50nmである。積層膜を用いる場合、前記酸化膜は、水素
を通さない膜厚であって、通常、10nm以上で、より好ま
しくは25〜75nmである。

【００４２】次に、図14に示すように前記強誘電体膜10
4と、前記第二電極部105の加工を同時に行う。図14は図
13を90°回転させた図である。強誘電体膜104の結晶化
を、加工後に行ってもよい。加工後に、結晶化を行うこ
とにより、加工によるダメージを同時に回復することが
できる。また、結晶化前に、強誘電体膜の加工を行うこ
とにより、容易に加工することができる。

【００４３】本実施形態によれば、図14に示すように、
強誘電体キャパシタ300を形成する強誘電体膜104の側面
は、水素を通さない性質を有する酸化膜201で覆われて
いるため、強誘電体膜104は水素による還元を受けず、
分極特性が劣化することがなかった。実施例1の効果と
上記の相乗効果により、強誘電体キャパシタの分極特性
は、より角型性のヒステリシスを持った特性となった。

【００４４】〔本発明の実施例3の製造方法〕図15〜図2
0は本発明の実施例3の製造方法を説明するための断面図
である。

【００４５】図９に示す、実施例１の工程までの処理を
行う。

【００４６】次に、図15に示すように、第二の絶縁膜40
1を成膜する。前記第二の絶縁膜401は、塗布法、ＣＶＤ
法のいずれの方法で成膜してもよく、また複数の方法を
組み合わせた積層膜であってもよい。好ましくは反応ガ
スがTEOSおよびオゾンからなるシリコン酸化膜である。
このシリコン酸化膜は多孔性を有するため、誘電率が低
く、第二電極105、第三電極402で生じる配線容量を低減
できる。前記第二の絶縁膜の膜厚401は、次工程の平坦
化処理で充分に平坦性が得られる膜厚で、通常そのよう
な膜厚は、第二電極部のスペースの2分の1以上である。

【００４７】絶縁膜103と、第二の絶縁膜401は異なる膜
厚であってもよく、異なる材料から成ってもよい。

【００４８】次に、図16に示すように、第二の絶縁膜40
1を平坦化する。平坦化は、CMP、あるいはエッチバック
により行われる。平坦化により、第二電極部上に残され
る、第二の絶縁膜401の膜厚は、強誘電体キャパシタを
形成する強誘電体膜の膜厚より薄い膜厚とする。通常、
そのような膜厚は200nm以下であり、より好ましくは50n
m以下である。

【００４９】次に、図17に示すように、第二の絶縁膜40
1を加工し、第二電極部105の表面を露出させる。加工方
法は、半導体で一般的なフォトリソ、および、エッチン
グ技術を用いることが可能である。

【００５０】次に図18に示すように、第二の強誘電体膜
402を成膜する。前記第二の強誘電体膜の膜厚は、分極
特性を持つ膜厚であって、通常５０〜２００ｎｍで、よ
り好ましくは５０〜１５０ｎｍである。前記強誘電体膜
の材料は、例えば、PZT（チタン酸ジルコン酸鉛）、SBT
（タンタル酸ストロンチウムビスマス）がある。これら
の材料は角型性の良いヒステリシス形状を持つ。特に、
角型性の良い材料は、ＰＺＴの組成では40:60あるいは2
0:80が良い。また、有機材料であってもよい。成膜方法
には、塗布法、LSMCD、CVD、スパッタ、浸漬法があり、
いずれを用いてもよい。前記第二の強誘電体膜402と、
強誘電体膜104とは、同じ材料から成り、同じ膜厚を有
する。

【００５１】次に、図19に示すように、第三電極部403
を成膜する。その方法は、通常、スパッタ法によって行
われ、ＣＶＤ法により、行ってもよい。材料は、白金、
イリジウム、ルテニウムのいずれか、あるいは前記の金
属との酸化膜との組み合わせによる積層膜からなる。電
極の膜厚は、通常100〜300nmで、より好ましくは150〜2
50nmである。積層膜を用いる場合、前記酸化膜は、水素
を通さない膜厚であって、通常、10nm以上で、より好ま
しくは25〜75nmである。

【００５２】次に、図20に示すように前記第二の強誘電
体膜402と、前記第三電極部403の加工を同時に行う。図
20は図19を90°回転させた図である。強誘電体膜402の
結晶化を、加工後に行ってもよい。加工後に、結晶化を
行うことにより、加工によるダメージを同時に回復する
ことができる。また、結晶化前に、強誘電体膜の加工を
行うことにより、容易に加工することができる。

【００５３】以上のように、実施例１の工程を繰り返す
ことにより、２層の強誘電体キャパシタを持つ、強誘電
体メモリ装置を形成する。さらに、一連の工程を繰り返
すことにより、3層以上の積層構造を形成もってもよ
い。

【００５４】〔本発明の実施例4の製造方法〕図21〜図2
8は本発明の実施例4の製造方法を説明するための断面図
である。

【００５５】図14に示す、実施例１の工程までの処理を
行う。

【００５６】次に、図21に示すように、第二の絶縁膜40
1を成膜する。前記第二の絶縁膜401は、塗布法、ＣＶＤ
法のいずれの方法で成膜してもよく、また複数の方法を
組み合わせた積層膜であってもよい。好ましくは反応ガ
スがTEOSおよびオゾンからなるシリコン酸化膜である。
このシリコン酸化膜は多孔性を有するため、誘電率が低
く、第二電極105、第三電極402で生じる配線容量を低減
できる。前記第二の絶縁膜の膜厚401は、次工程の平坦
化処理で充分に平坦性が得られる膜厚で、通常そのよう
な膜厚は、第二電極部のスペースの2分の1以上である。

【００５７】絶縁膜103と、第二の絶縁膜401は異なる膜
厚であってもよく、異なる材料から成ってもよい。

【００５８】次に、図22に示すように、第二の絶縁膜40
1を平坦化する。平坦化は、CMP、あるいはエッチバック
により行われる。平坦化により、第二電極部上に残され
る、第二の絶縁膜401の膜厚は、強誘電体キャパシタを
形成する強誘電体膜の膜厚より薄い膜厚とする。通常、
そのような膜厚は200nm以下であり、より好ましくは50n
m以下である。

【００５９】次に、図23に示すように、第二の絶縁膜40
1を加工し、第二電極部105の表面を露出させる。加工方
法は、半導体で一般的なフォトリソ、および、エッチン
グ技術を用いることが可能である。本工程の後に、第二
電極部の表面処理を行ってもよい。第二電極部105の表
面処理として、酸性水溶液、プラズマ、イオン照射、あ
るいは、オゾンのいずれかか、または、その組み合わせ
による。本処理により、第二の絶縁膜401の加工時にダ
メージを受けた第二電極部105の表面の結晶性が回復
し、その後、成膜される強誘電体膜104において、良好
な結晶性が得られる。第二電極部105の表面処理は、熱
処理によって行ってもよい。通常、その温度は400℃以
上で、より好ましくは、600〜750℃である。

【００６０】次に、図24に示すように、酸化膜501を成
膜する。前記酸化膜501は酸化アルミニウム、酸化タン
タル、酸化ジルコニウム、酸化ハフニウム、酸化チタン
のいずれかからなる。成膜方法は一般的な方法を用いる
ことができる。酸化膜501の膜厚は、水素透過を防ぐた
めに充分な膜厚である。通常、そのような膜厚は、10nm
以上である。

【００６１】次に、図25に示すように第二電極部105上
の前記酸化膜501を除去し、第二電極部105の表面を露出
させる。除去方法は、通常は、エッチバックにより行
う。エッチバックにより、第二電極部105の表面を露出
させ、かつ、第二の絶縁膜401の加工した領域の側面部
に、酸化膜501をサイドウォール状に残すことができ
た。また、第二の絶縁膜401の表面も同時に露出し、強
誘電体キャパシタ領域以外の周辺回路上には、前記酸化
膜501が除去され、水素処理による、周辺回路トランジ
スタの特性回復が、可能となった。本工程の後に、第二
電極部の表面処理を行ってもよい。第二電極部105の表
面処理として、酸性水溶液、プラズマ、イオン照射、あ
るいは、オゾンのいずれかか、または、その組み合わせ
による。本処理により、第二の絶縁膜401の加工時およ
び、酸化膜501除去時にダメージを受けた第二電極部105
の表面の結晶性が回復し、その後、成膜される強誘電体
膜104において、良好な結晶性が得られる。第二電極部1
05の表面処理は、熱処理によって行ってもよい。通常、
その温度は400℃以上で、より好ましくは、600〜750℃
である。

【００６２】次に図26に示すように、第二の強誘電体膜
402を成膜する。前記第二の強誘電体膜の膜厚は、分極
特性を持つ膜厚であって、通常５０〜２００ｎｍで、よ
り好ましくは５０〜１５０ｎｍである。前記強誘電体膜
の材料は、例えば、PZT（チタン酸ジルコン酸鉛）、SBT
（タンタル酸ストロンチウムビスマス）がある。これら
の材料は角型性の良いヒステリシス形状を持つ。特に、
角型性の良い材料は、ＰＺＴの組成では40:60あるいは2
0:80が良い。また、有機材料であってもよい。成膜方法
には、塗布法、LSMCD、CVD、スパッタ、浸漬法があり、
いずれを用いてもよい。前記第二の強誘電体膜402と、
強誘電体膜104とは、同じ材料から成り、同じ膜厚を有
する。

【００６３】次に、図27に示すように、第三電極部403
を成膜する。その方法は、通常、スパッタ法によって行
われ、ＣＶＤ法により、行ってもよい。材料は、白金、
イリジウム、ルテニウムのいずれか、あるいは前記の金
属との酸化膜との組み合わせによる積層膜からなる。電
極の膜厚は、通常100〜300nmで、より好ましくは150〜2
50nmである。積層膜を用いる場合、前記酸化膜は、水素
を通さない膜厚であって、通常、10nm以上で、より好ま
しくは25〜75nmである。

【００６４】次に、図28に示すように前記第二の強誘電
体膜402と、前記第三電極部403の加工を同時に行う。図
27は図19を90°回転させた図である。強誘電体膜402の
結晶化を、加工後に行ってもよい。加工後に、結晶化を
行うことにより、加工によるダメージを同時に回復する
ことができる。また、結晶化前に、強誘電体膜の加工を
行うことにより、容易に加工することができる。

【００６５】以上のように、実施例2の工程を繰り返す
ことにより、２層の強誘電体キャパシタを持つ、強誘電
体メモリ装置を形成する。さらに、一連の工程を繰り返
すことにより、3層以上の積層構造を形成もってもよ
い。

【００６６】

【発明の効果】本実施形態によれば、強誘電体膜は、加
工時に電極金属で覆われ、加工によるダメージを受ける
ことがない。そのため、前記強誘電体膜は、良好な結晶
性が得られ、その結果、前記強誘電体膜が、構成する、
強誘電体キャパシタは角型性の良いヒステリシス形状の
分極特性が得られる。また、上部電極部と、下部電極部
との間には、絶縁膜が、位置するために、電気的短絡を
生じることはない。

【図面の簡単な説明】

【図１】本発明の実施例１の製造方法を説明するための
第１工程図である。

【図２】本発明の実施例１の製造方法を説明するための
第２工程図である。

【図３】本発明の実施例１の製造方法を説明するための
第３工程図である。

【図４】本発明の実施例１の製造方法を説明するための
第４工程図である。

【図５】本発明の実施例１の製造方法を説明するための
第５工程図である。

【図６】本発明の実施例１の製造方法を説明するための
第６工程図である。

【図７】本発明の実施例１の製造方法を説明するための
第7工程図である。

【図８】本発明の実施例1の製造方法を説明するための
第8工程図である。

【図９】本発明の実施例1の製造方法を説明するための
第９工程図である。

【図１０】本発明の実施例２の製造方法を説明するため
の第1工程図である。

【図１１】本発明の実施例２の製造方法を説明するため
の第2工程図である。

【図１２】本発明の実施例２の製造方法を説明するため
の第3工程図である。

【図１３】本発明の実施例２の製造方法を説明するため
の第4工程図である。

【図１４】本発明の実施例２の製造方法を説明するため
の第5工程図である。

【図１５】本発明の実施例３の製造方法を説明するため
の第1工程図である。

【図１６】本発明の実施例３の製造方法を説明するため
の第2工程図である。

【図１７】本発明の実施例３の製造方法を説明するため
の第3工程図である。

【図１８】本発明の実施例３の製造方法を説明するため
の第4工程図である。

【図１９】本発明の実施例３の製造方法を説明するため
の第5工程図である。

【図２０】本発明の実施例３の製造方法を説明するため
の第6工程図である。

【図２１】本発明の実施例４の製造方法を説明するため
の第１工程図である。

【図２２】本発明の実施例４の製造方法を説明するため
の第２工程図である。

【図２３】本発明の実施例４の製造方法を説明するため
の第３工程図である。

【図２４】本発明の実施例４の製造方法を説明するため
の第４工程図である。

【図２５】本発明の実施例４の製造方法を説明するため
の第５工程図である。

【図２６】本発明の実施例４の製造方法を説明するため
の第６工程図である。

【図２７】本発明の実施例４の製造方法を説明するため
の第７工程図である。

【図２８】本発明の実施例４の製造方法を説明するため
の第８工程図である。

【符号の説明】

１００シリコン基板１０１絶縁膜１０２第一電極部１０３絶縁膜１０４強誘電体膜１０５第二電極部２０１酸化膜３００強誘電体キャパシタ４０１第二の絶縁膜４０２第二の強誘電体膜４０３第三電極部５０１酸化膜

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F058 BA11 BD01 BD02 BD04 BD05 BF02 BF12 BF25 BF46 BH03 BH05 BH10 BH15 BH16 BH20 BJ10 5F083 FR01 GA21 JA03 JA14 JA15 LA02 PR21 PR33 PR39 PR40

Claims

【特許請求の範囲】

【請求項１】第一電極部と第二電極部と、前記第一電極
部と前記第二電極部との間にある強誘電体膜を備えたメ
モリ装置の形成において、少なくとも、第一電極部を成
膜するする工程と、前記第一電極部を加工する工程と、
絶縁膜を成膜する工程と、前記絶縁膜を平坦化する工程
と、前記絶縁膜を加工し、第一電極部の表面を露出する
工程と、強誘電体膜を成膜する工程と、第二電極部を成
膜する工程と、前記強誘電体膜と、前記第二電極部と
を、同時に加工する工程を有することを特徴とする強誘
電体メモリ装置の製造方法。
【請求項２】請求項１に記載の強誘電体メモリ装置の製
造方法において、前記絶縁膜の平坦化をCMP（化学的機
械研磨法）、あるいは、全面的にエッチングを行う、エ
ッチバック法で行うことを特徴とする強誘電体メモリ装
置の製造方法。
【請求項３】請求項1〜２のいずれかに記載の強誘電体
メモリ装置の製造方法において、前記強誘電体膜の結晶
化を、前記強誘電体膜および前記第二電極部加工後、行
うことを特徴とする強誘電体メモリ装置の製造方法。
【請求項４】請求項１〜３のいずれかに記載の強誘電体
メモリ装置の製造方法において、前記絶縁膜の成膜を塗
布法、あるいはＴＥＯＳ（テトラエオキシシラン）とオ
ゾンの反応によるＣＶＤ法で行うことを特徴とする強誘
電体メモリ装置の製造方法。
【請求項５】請求項１〜４のいずれかに記載の強誘電体
メモリ装置の製造方法において、前記絶縁膜加工後に、
酸化アルミニウム、酸化タンタル、酸化ジルコニウム、
酸化アルミニウムのいずれかと、からなる酸化膜を成膜
する工程と、前記第一電極部上の、前記酸化膜を除去す
る工程を有すること特徴とする強誘電体メモリ装置の製
造方法。
【請求項６】請求項1〜５のいずれかに記載の強誘電体
メモリ装置の製造方法において、前記第一電極部、また
は前記第二電極部の材料が白金、イリジウム、ルテニウ
ムのいずれかからなることを特徴とする強誘電体メモリ
装置の製造方法。
【請求項７】請求項1〜6のいずれかに記載の強誘電体メ
モリ装置の製造方法において、前記第一電極部、または
前記第二電極部の材料が白金、イリジウム、ルテニウム
のいずれかと、それらの酸化膜の２層以上からなり、強
誘電体と接する面が金属膜であることを特徴とする強誘
電体メモリ装置の製造方法。
【請求項８】請求項1〜7のいずれかに記載の強誘電体メ
モリ装置の製造方法において、前記強誘電体膜の成膜を
塗布により行うことを特徴とする強誘電体メモリ装置の
製造方法。
【請求項９】請求項1〜7のいずれかに記載の強誘電体メ
モリ装置の製造方法において、有機化合物の液体を霧状
にして基板上に導入し、反応すること（以下、LSMCDと
称す）により前記強誘電体膜を成膜することを特徴とす
る強誘電体メモリ装置の製造方法。
【請求項１０】請求項1〜7のいずれかに記載の強誘電体
メモリ装置の製造方法において、前記強誘電体膜の成膜
が有機化合物の気相反応により行うことを特徴とする強
誘電体メモリ装置の製造方法。
【請求項１１】請求項1〜7のいずれかに記載の強誘電体
メモリ装置の製造方法において、スパッタ法により前記
強誘電体膜を成膜することを特徴とする強誘電体メモリ
装置の製造方法。
【請求項１２】請求項1〜7のいずれかに記載の強誘電体
メモリ装置の製造方法において、浸漬法により前記強誘
電体膜を成膜することを特徴とする強誘電体メモリ装置
の製造方法。
【請求項１３】請求項1〜12のいずれかに記載の強誘電
体メモリ装置の製造方法において、前記強誘電体膜と、
前記第二電極部とを、加工後、第二の絶縁膜を成膜する
工程と、前記第二の絶縁膜を平坦化する工程と、前記第
二の絶縁膜を加工し、前記第二電極部表面を露出させる
工程と、第二の強誘電体膜を成膜する工程と、第三電極
部を成膜する工程と、前記第二の強誘電体膜と、前記第
三電極部を同時に加工する工程を有し、上記の工程を繰
り返すことにより、2層以上の強誘電体キャパシタを形
成する強誘電体メモリ装置の製造方法。
【請求項１４】請求項13に記載の強誘電体メモリ装置の
製造方法において、前記第二の絶縁膜の平坦化をCMP
（化学的機械研磨法）、あるいは、全面的にエッチング
を行う、エッチバック法で行うことを特徴とする強誘電
体メモリ装置の製造方法。
【請求項１５】請求項１〜１４のいずれかに記載の強誘
電体メモリ装置の製造方法を含む、マトリクス型強誘電
体メモリ装置の製造方法。
【請求項１６】第一電極部上の絶縁膜を、ＣＭＰ、ある
いは、加工の処理を行い、第一電極部表面を露出させる
強誘電体メモリ装置の製造方法において、強誘電体を成
膜する工程の前に、熱処理、酸性水溶液、プラズマ、イ
オン照射、あるいはオゾンのいずれか、または、組み合
わせにより、第一電極部表面を処理する工程を有するこ
とを特徴とする強誘電体メモリ装置の製造方法。