CN116325125A - 半导体装置及电子设备 - Google Patents

半导体装置及电子设备 Download PDF

Info

Publication number
CN116325125A
CN116325125A CN202180069527.8A CN202180069527A CN116325125A CN 116325125 A CN116325125 A CN 116325125A CN 202180069527 A CN202180069527 A CN 202180069527A CN 116325125 A CN116325125 A CN 116325125A
Authority
CN
China
Prior art keywords
wiring
transistor
capacitor
semiconductor device
ferroelectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180069527.8A
Other languages
English (en)
Inventor
山崎舜平
池田隆之
国武宽司
大贯达也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN116325125A publication Critical patent/CN116325125A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

在具有新颖结构的包括具有铁电电容器的存储单元的半导体装置中，包括第一晶体管(500A)、第二晶体管(500B)、第一电容(600A)、第二电容(600B)以及布线(401)。第一晶体管与第一电容电连接。第二晶体管与第二电容电连接。布线位于第一晶体管及第二晶体管的下方并与第一晶体管或第二晶体管电连接。第一电容及第二电容都包括铁电层(630)。第一电容、第二电容配置在同一平面上。第一电容和第二电容也可以具有彼此重叠的区域。优选第一晶体管和第二晶体管都在沟道中包含氧化物半导体。铁电层优选包含选自铪、锆和III‑V族元素中的一个或多个。

Description

半导体装置及电子设备
技术领域
本发明的一个方式涉及一种半导体装置或半导体装置的驱动方法等。另外，本发明的一个方式涉及一种包括上述半导体装置的电子设备。
注意，本发明的一个方式不局限于上述技术领域。作为本说明书等所公开的本发明的一个方式的技术领域的例子，可以举出半导体装置、摄像装置、显示装置、发光装置、蓄电装置、存储装置、显示系统、电子设备、照明装置、输入装置、输入输出装置、其驱动方法或者其制造方法。注意，半导体装置是指利用半导体特性的所有装置，存储装置是半导体装置。
背景技术
近年来，已对半导体装置进行开发，LSI、CPU、存储器等主要用于半导体装置。CPU是包括将半导体晶片加工为芯片的半导体集成电路(至少包括晶体管及存储器)且形成有作为连接端子的电极的半导体元件的集合体。
LSI、CPU、存储器等的半导体电路(IC芯片)安装在例如印刷线路板等电路板上，并用作各种电子设备的部件之一。
此外，通过使用形成在具有绝缘表面的衬底上的半导体薄膜构成晶体管的技术受到注目。该晶体管被广泛地应用于集成电路(IC)、图像显示装置(简单地记载为显示装置)等电子设备。作为可以应用于晶体管的半导体薄膜，硅类半导体材料及氧化物半导体等被广泛地周知。
另外，如非专利文献1所示，使用铁电体(ferroelectric)的存储单元的研究开发非常活跃。另外，关于氧化铪的研究诸如基于铁电HfO2的材料的研究(非专利文献2)、关于铪氧化物薄膜的铁电性的研究(非专利文献3)以及HfO2薄膜的铁电性(非专利文献4)等也非常活跃，以开发下一代的铁电性存储器。
[先行技术文献]
[非专利文献]
[非专利文献1]T.S.Boescke，et al，“Ferroelectricity in hafnium oxidethin films”，APL99，2011
[非专利文献2]Zhen Fan，et al，“Ferroelectric HfO2-based materials fornext-generation ferroelectric memories”，JOURNAL OF ADVANCED DIELECTRICS，Vol.6，No.2，2016
[非专利文献3]Jun Okuno，et al，“SoC compatible 1T1C FeRAM memory arraybased on ferroelectric Hf0.5Zr0.5O2”，VLSI 2020
[非专利文献4]鸟海明，“HfO2薄膜的铁电性”，日本应用物理学会，第88卷，第9号，2019
发明内容
发明所要解决的技术问题
在使用铁电体的存储单元中，铁电体的电特性很重要。因此，需要形成包括电特性良好的铁电体的层(铁电层)。
或者，在使用铁电体的存储单元中，根据铁电体的极化反转的有无进行数据的读出工作。此时，随着数据的读出工作，保持在存储单元中的数据反转。就是说，使用铁电体的存储单元中进行破坏性读出。在进行破坏性读出的使用铁电体的存储单元中，每次读出数据都需要数据写回工作。在数据写回时的工作中，需要将高电压施加到铁电体，因此有导致功耗增加等的担扰。
本发明的一个方式的目的之一是提供一种新颖半导体装置以及其驱动方法。本发明的一个方式的目的之一是提供一种可以在不破坏数据的状态下读出数据的半导体装置以及其驱动方法。另外，本发明的一个方式的目的之一是提供一种功耗低的半导体装置以及其驱动方法。另外，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置以及其驱动方法。
注意，本发明的一个方式的目的不局限于上述目的。上述目的并不妨碍其他目的的存在。其他目的是指将在下面的记载中描述的上述以外的目的。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的目的。本发明的一个方式实现上述目的及/或其他目的中的至少一个目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，该半导体装置包括：第一晶体管、第二晶体管、第一电容、第二电容以及布线，第一晶体管与第一电容电连接，第二晶体管与第二电容电连接，布线位于第一晶体管及第二晶体管的下方并与第一晶体管或第二晶体管电连接，第一电容及第二电容都包括铁电层，第一电容及第二电容配置在同一平面上。
本发明的一个方式是一种半导体装置，该半导体装置包括：第一晶体管、第二晶体管、第一电容、第二电容以及布线，第一晶体管与第一电容电连接，第二晶体管与第二电容电连接，布线位于第一晶体管及第二晶体管的下方并与第一晶体管或第二晶体管电连接，第一电容及第二电容都包括铁电层，第一电容和第二电容具有彼此重叠的区域。
在本发明的一个方式的半导体装置中，优选的是，第一晶体管和第二晶体管都在沟道中包含氧化物半导体。
在本发明的一个方式的半导体装置中，优选的是，铁电层包含选自铪、锆和第13族-第15族元素中的一个或多个。
另外，本发明的一个方式是一种包括上述导体装置及CPU的电子设备。
注意，其他本发明的一个方式记载于下面所述的实施方式中的说明及附图中。
发明效果
本发明的一个方式可以提供一种新颖半导体装置以及其驱动方法。本发明的一个方式可以提供一种可以在不破坏数据的状态下读出数据的半导体装置以及其驱动方法。另外，本发明的一个方式可以提供一种功耗低的半导体装置以及其驱动方法。另外，本发明的一个方式可以提供一种可靠性高的半导体装置以及其驱动方法。
注意，本发明的一个方式的效果不局限于上述效果。上述效果并不妨碍其他效果的存在。其他效果是指将在下面的记载中描述的上述以外的效果。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的效果。此外，本发明的一个方式具有上述效果及/或其他效果中的至少一个效果。因此，本发明的一个方式根据情况而有时不具有上述效果。
附图简要说明
图1A、图1B是示出半导体装置的结构例子的图。
图2A、图2B是示出半导体装置的结构例子的图。
图3A、图3B是示出半导体装置的结构例子的图。
图4A、图4B、图4C是示出半导体装置的结构例子的图。
图5A、图5B是示出半导体装置的结构例子的图。
图6是示出半导体装置的结构例子的图。
图7A、图7B是示出半导体装置的结构例子的图。
图8是示出半导体装置的时序图的图。
图9是示出半导体装置的时序图的图。
图10是示出半导体装置的结构例子的图。
图11是示出半导体装置的时序图的图。
图12是示出半导体装置的时序图的图。
图13是示出半导体装置的结构例子的图。
图14A、图14B是示出半导体装置的结构例子的图。
图15A、图15B是示出半导体装置的结构例子的图。
图16A是说明结晶结构的分类的图，图16B是说明结晶性IGZO的XRD谱的图，图16C是说明结晶性IGZO的纳米束电子衍射图案的图。
图17A是示出半导体晶片的一个例子的立体图。图17B是示出芯片的一个例子的立体图。图17C及图17D是示出电子构件的一个例子的立体图。
图18A至图18J是说明电子设备的一个例子的图。
图19A至图19E是说明电子设备的一个例子的图。
图20A至图20C是说明电子设备的一个例子的图。
实施发明的方式
以下，参照附图说明实施方式。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下实施方式所记载的内容中。
此外，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加上的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。例如，本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他的实施方式或权利要求书中附有“第二”。此外，例如，本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他实施方式或权利要求书中被省略。
在附图中，有时使用同一附图标记表示同一构成要素、具有相同功能的构成要素、由同一材料形成的构成要素或者同时形成的构成要素等，并且有时省略重复说明。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也简称为OS)等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物能够构成具有放大作用、整流作用及开关作用中的至少一个的晶体管的沟道形成区域时，可以将该金属氧化物称为金属氧化物半导体(metal oxide semiconductor)。此外，也可以将OS FET或OS晶体管称为包含金属氧化物或氧化物半导体的晶体管。
(实施方式1)
在本实施方式中，对半导体装置的结构例子进行说明。通过采用本发明的一个方式，可以实现包括电特性良好的铁电层的半导体装置。另外，可以提高半导体装置的设计自由度。另外，通过层叠设置存储单元中的各元件，可以提高半导体装置的集成度。
图1A是本发明的一个方式的半导体装置的俯视图的一个例子，图1B是图1A的点划线X1-X2的截面示意图的一个例子。作为一个例子，图1A及图1B所示的本发明的一个方式的半导体装置包括晶体管500A、晶体管500B、电容600A、电容600B以及布线401。
晶体管500A与电容600A的一个电极电连接。晶体管500B与电容600B的一个电极电连接。布线401位于晶体管500A及晶体管500B的下方并与晶体管500A及晶体管500B电连接。电容600A及电容600B都是包括铁电层的电容。图1A所示的布线410是连接到电容600A的另一个电极及电容600B的另一个电极的布线。布线410还被称为板线。图1A及图1B所示的503A、503B是用作晶体管500A或晶体管500B的背栅电极的布线。图1A及图1B所示的560A、560B是用作晶体管500A或晶体管500B的栅电极的布线。
晶体管A和电容600A构成一个存储单元，并且晶体管B和电容600B构成一个存储单元。通过在各存储单元间共用用作位线的布线401，可以提高存储密度。
布线401例如可以设置在沟道形成区域中包含硅的晶体管(Si晶体管)的上方。布线401与下层的晶体管电连接。另外，布线401通过导电体402与晶体管500A、500B电连接。通过作为用来电连接布线401与晶体管500A、500B的电极共用导电体402，可以提高存储密度。
用作位线的布线401被供应用来驱动包括晶体管500A及电容600A(或者晶体管500B及电容600B)的存储单元的信号。当使用Si晶体管构成位线驱动电路等时，通过在布线401的下层设置该电路，可以缩短连接位线和位线驱动电路的布线。
通过将布线401设置在晶体管500A、500B的下层，可以增大设置电容600A、600B的面积。在增大设置电容600A、600B的面积时，可以将铁电层设置在平坦性得到提高的表面上。
晶体管500A、500B是在沟道形成区域中包含金属氧化物的晶体管(OS晶体管)。晶体管500A、500B具有关态电流小且场效应迁移率在高温下也不容易变化的特性。通过将晶体管500A、500B用于半导体装置，可以实现在高温下也工作能力不容易降低的半导体装置。
晶体管500A、500B可以设置在布线401的上方。电容600A、600B设置在晶体管500A、500B的上方。通过作为晶体管500A、500B使用OS晶体管，可以在绝缘层上层叠配置晶体管。
晶体管500A、500B中的用作半导体的氧化物530优选使用其带隙为2eV以上，优选为2.5eV以上的氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
例如，作为氧化物530优选使用包含铟、元素M及锌的In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。此外，作为氧化物530也可以使用In-Ga氧化物、In-Zn氧化物、铟氧化物。
通过采用将OS晶体管用作晶体管500A、500B的结构，可以提供一种晶体管特性不均匀小的半导体装置。此外，可以提供一种可靠性良好的半导体装置。此外，可以提供一种具有良好的电特性的半导体装置。
电容600A及电容600B在电极610A和电极620A(或者电极610B和电极620B)之间包括铁电层630。包括铁电层630的电容600A及电容600B还被称为铁电电容器。
在本发明的一个方式的结构中，可以将电容600A及电容600B配置在与用作位线的布线401不同的层中来实现电容600A和电容600B配置在同一平面上的结构。通过采用该结构，可以增大设置铁电层的被形成面的面积。因此，可以形成包括电特性良好的铁电体的层(铁电层)。例如，可以实现包括铁电层的极化(Pr)增大的电容600A及电容600B的存储单元。
注意，图1A及图1B示出将电容600A、600B设置在同一绝缘层上的结构，但是也可以采用其他结构。例如，如图2A所示，通过将电容600A所包括的铁电层630A和电容600B所包括的铁电层630B设置在互不相同的层中，可以进一步增大设置电容600A、600B的面积。此外，图2A示出将铁电层设置在两个不同层中的结构，但是本发明的一个方式不局限于此，如图2B所示，在三层至十层等不同的层中配置铁电层并设置电容(图2B中的电容600N)，由此可以进一步增大电容的面积。
如图2A及图2B所示，在本发明的一个方式的结构中，可以将电容600A及电容600B配置在与用作位线的布线401不同的层中来实现电容600A和电容600B配置在彼此重叠的区域中的结构。通过采用该结构，可以进一步增大设置铁电层的被形成面的面积。因此，可以形成包括电特性良好的铁电体的层(铁电层)。例如，可以实现包括铁电层的极化(Pr)增大的电容600A及电容600B的存储单元。此外，也可以将该存储单元称为通用存储器。
在本发明的一个方式中的晶体管采用OS晶体管并与包括铁电层的电容组合时，可以实现层叠构成存储单元的晶体管及电容等各元件的结构。通过采用层叠晶体管和电容的结构，如图1A、图1B、图2A及图2B中说明，可以增大设置铁电层的被形成面的面积。因此，可以形成包括电特性良好的铁电体的层(铁电层)。
作为可用于铁电层630的可具有铁电性材料，可以举出氧化铪、氧化锆、氧化铈等。此外，作为可具有铁电性材料，可以举出对氧化铪添加元素J1(在此，元素J1为锆(Zr)、硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)而成的材料、对氧化锆添加元素J2(在此，元素J2为铪(Hf)、硅(Si)、铝(Al)、钆(Gd)、钇(Y)、镧(La)、锶(Sr)等)而成的材料等。例如，优选的是对氧化铪添加锆而成的氧化铪锆(HfZrOX：X为大于0的实数)。
另外，作为可具有铁电性材料，也可以使用钛酸铅、钛酸钡锶(BST)、钛酸锶、锆钛酸铅(PZT)、钽酸锶铋(SBT)、铁酸铋(BFO)、钛酸钡等具有钙钛矿结构的压电陶瓷。另外，作为可具有铁电性的材料，例如可以使用选自上述列举的材料中的多个材料或由选自上述列举的材料中的多个材料构成的叠层结构。此外，对氧化铪、氧化锆、HfZrOX及氧化铪添加元素J1而成的材料等的结晶结构(特性)有可能不仅由于沉积条件而且由于各种工艺等而变化，所以在本说明书等中呈现铁电性的材料不仅被称为铁电体而且被称为可具有铁电性的材料或赋予铁电性的材料。
此外，作为可具有铁电性的材料，可以举出氮化铝钪(Al1-aScaNb(a为大于0且小于0.5的实数，b为1或其附近的值))、Al-Ga-Sc氮化物、Ga-Sc氮化物等。此外，作为可具有铁电性的材料，可以举出包含元素M1、元素M2及氮的金属氮化物。在此，元素M1为选自铝(Al)、镓(Ga)、铟(In)等中的一个或多个。此外，元素M2为选自硼(B)、钪(Sc)、钇(Y)、镧(La)、铈(Ce)、钕(Nd)、铕(Eu)、钛(Ti)、锆(Zr)、铪(Hf)、钒(V)、铌(Nb)、钽(Ta)、铬(Cr)等中的一个或多个。此外，可以适当地设定元素M1与元素M2的原子个数比。另外，包含元素M1及氮的金属氧化物即便不包含元素M2也有时具有铁电性。此外，作为可具有铁电性的材料，可以举出对上述金属氮化物添加元素M3而成的材料。注意，元素M3为选自镁(Mg)、钙(Ca)、锶(Sr)、锌(Zn)、镉(Cd)等中的一个或多个。在此，可以适当地设定元素M1、元素M2与元素M3的原子个数比。注意，因为上述金属氮化物至少包含第13族元素和第15族元素的氮，所以有时将该金属氮化物称为第13族-第15族铁电体、第13族氮化物的铁电体等。
尤其是，作为用于铁电层的材料，优选使用HfZrOX，因为它即使被加工为几nm的薄膜也可具有铁电性。在此，铁电层的厚度可以为100nm以下，优选为50nm以下，更优选为20nm以下，进一步优选为10nm以下(典型的是，2nm以上且9nm以下)。通过使用可以被薄膜化的铁电层，可以实现与被微型化了的晶体管组合的半导体装置。
另外，当作为可具有铁电性的材料使用HfZrOX时，优选通过原子层沉积(ALD：Atomic Layer Deposition)法，尤其优选通过热ALD法进行沉积。另外，当通过热ALD法沉积可具有铁电性的材料时，优选作为前驱物使用不包含碳氢(Hydro Carbon，也称为HC)的材料。当可具有铁电性的材料包含氢和碳中的一方或双方时，可具有铁电性的材料的晶化有时被阻挡。因此，优选的是，如上所述，通过使用不包含碳氢的前驱物来降低可具有铁电性的材料中的氢和碳中的一方或双方的浓度。例如，作为不包含碳氢的前驱物可以举出氯类材料。此外，当作为可具有铁电性的材料使用包含氧化铪及氧化锆的材料(HfZrOx)时，作为前驱物使用HfCl4及/或ZrCl4即可。
此外，当沉积使用可具有铁电性的材料的膜时，通过彻底排除膜中的杂质，这里是指氢、碳氢和碳中的一个以上，可以形成高纯度本征的具有铁电性的膜。高纯度本征的具有铁电性的膜与后面的实施方式所示的高纯度本征的氧化物半导体之间的制造工艺整合性非常高。因此，可以提供一种生产率高的半导体装置的制造方法。
另外，当作为可具有铁电性的材料使用HfZrOX时，优选通过热ALD法以具有1:1的组成的方式交替沉积氧化铪和氧化锆。
另外，当通过热ALD法沉积可具有铁电性的材料时，作为氧化剂可以使用H2O或O3。注意，热ALD法中的氧化剂不局限于此。例如，作为热ALD法中的氧化剂，也可以包含选自O2、O3、N2O、NO2、H2O和H2O2中的任一个或多个。
另外，对可具有铁电性的材料的结晶结构没有特别的限制。例如，作为可具有铁电性的材料的结晶结构具有等轴晶系、四方晶系、正交晶系和单斜晶系中的任一个或多个即可。尤其是，当可具有铁电性的材料具有正交晶系结晶结构时呈现铁电性，所以是优选的。或者，作为可具有铁电性的材料也可以采用具有非晶结构和结晶结构的复合结构。
另外，作为铁电层的基底的膜(例如，导电体等)优选具有良好的顶面平坦性。例如，作为基底的导电体的顶面粗糙度在表示为算术平均表面粗糙度(Ra)或均方根面粗糙度(RMS：Root Mean Square)时可以为2nm以下，优选为1nm以下，更优选为0.8nm以下，进一步优选为0.5nm以下，更进一步优选为0.4nm以下。如此，通过提高导电体的顶面平坦性，可以提高铁电层的结晶性，而提高铁电性。
另外，例如铁电层包括层状结晶时，也可以在该铁电层的上部及/或下部形成提高结晶性的层。作为提高结晶性的层，例如优选使用包含铁电层含有的元素的至少一个的层。提高结晶性的层的组成和铁电层的组成优选不同。例如，当铁电层使用HfZrOx时，作为提高结晶性的层，具体而言优选使用氧化铪或氧化锆等金属氧化物、铪或锆。
注意，作为提高结晶性的层的组成，也可以不包含铁电层含有的元素。此时，作为可用的元素，可以举出硅、钇、铝、钪等。通过设置提高结晶性的层，可以提高铁电层的结晶性来提高铁电性。因为通过提高铁电层的结晶性可以提高铁电性，所以可以将提高结晶性的层换称为增大铁电层的剩余极化的层。
作为使用包含氧化物半导体的晶体管及包括铁电层的电容的半导体装置采用本实施方式中说明的本结构，可以实现微型化或高集成化。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式2)
在本实施方式中，对包括实施方式1中说明的存储单元的半导体装置的驱动方法进行说明。
本发明的一个方式涉及一种包括存储单元的半导体装置。可以将包括存储单元的半导体装置称为存储装置。存储单元具有保持数据的功能。具体而言，存储单元包括电容器(电容)。电容器具有在第一电极和第二电极之间包括铁电层的结构。有时将包括铁电层的电容器称为铁电电容器(铁电电容)。
在铁电电容器中，在电极间被施加电压(电场)时，根据该电压的施加方向及施加量铁电层的极化方向及极化量发生变化。利用铁电层的极化状态的变化，信号(数据)储存在(写入到)包括铁电电容器的存储单元中。在铁电电容器中，即使电极间的电压为零极化也残留在铁电层内(剩余极化)。为了改写极化施加用来使极化反转(极化反转)的电压(极化反转电压)。
当从存储单元读出数据时，在将超过极化反转电压的电压施加到铁电电容器的情况下，铁电层的极化状态(剩余极化的极化方向)发生变化，因此需要为再次恢复极化状态的工作。就是说，当将超过极化反转电压的电压施加到铁电电容器来从铁电电容器读出数据时，需要刷新数据。换言之，当将超过极化反转电压的电压施加到铁电电容器来从铁电电容器读出数据时，从存储单元读出数据的工作为破坏性读出。
本发明的一个方式涉及一种半导体装置的驱动方法，其中在包括铁电电容器的存储单元中，可以在不进行破坏性读出的状态下从存储单元读出数据。
具体而言，在包括铁电电容器的存储单元的读出工作中，分阶段地增大铁电电容器的对电极一侧的电压来进行读出工作以便不破坏铁电电容器的极化。从存储单元读出数据的工作通过对铁电电容器施加不使铁电层的极化反转的电压来进行。在该驱动方法中，在接下来进行的从存储单元读出数据的工作中，作为不使铁电层的极化反转的电压，对铁电电容器施加比上一个读出工作中施加的电压高的电压。
在本发明的一个方式的数据的读出工作中，因为对铁电电容器施加不超过极化反转电压的电压，所以可以在数据读出的前后维持铁电层的剩余极化的极化方向。因此，本发明的一个方式的半导体装置可以长期间保持数据。由此，可以降低刷新(对存储单元的数据重写)频率，由此可以降低本发明的一个方式的半导体装置的功耗。另外，电极间设置有铁电层的铁电电容器可以长期间保持数据，而无需具有用来增大电容的结构例如沟槽结构。因此，可以实现具有容易制造的结构的半导体装置。
图3A是包括铁电电容器的存储单元MC的电路图。存储单元MC还被称为单元。存储单元MC包括晶体管M1及铁电电容器C1。
将铁电电容器C1示意性地示出为在电极UE和电极LE之间包括铁电层FE的电容器。作为一个例子，在存储单元MC的读出工作中，在使连接到晶体管M1的布线BL(也称为位线)具有规定电位来处于浮动状态的状态下，通过布线WL(也称为字线)的控制使晶体管M1处于导通状态(开启)，使电极UE一侧的布线PL(也称为板线)的电压发生变化。由此，通过铁电电容器的电容耦合布线BL的电位发生变化。该布线BL的电位变化根据铁电电容器中的铁电层的极化状态而变化，因此可以将对应写入的数据的电位读出到布线BL。
图3B是示出根据向铁电层FE的电场的极化的大小(极化量)的图表。注意，在图3B中，为了明确起见，用直线表示相对于铁电层FE的电场的极化变化，但是实测数据是用曲线表示的数据。在图3B中，横轴表示施加到铁电层的电场E。另外，纵轴表示铁电层的极化P。此外，将电场0时的正负的极化之差记载为2PR。
随着增强施加到铁电层FE的电场，铁电层的极化增大。通过在对铁电层施加电场EH之后减小施加到铁电层的电场，正电荷向电容的一个电极一侧偏移，负电荷向电容的另一个电极一侧偏移，因此在电场变为0时正的极化残留。随着减小施加到铁电层FE的电场，铁电层的极化减小。通过在对铁电层施加电场EL增强施加到铁电层的电场，正电荷向电容C1的另一个电极一侧偏移，负电荷向电容的一个电极一侧偏移，因此在电场变为0时负的极化残留。用来将电场EH及电场EL施加到铁电层FE的电压可以被称为极化反转电压。通过将极化反转电压施加到铁电电容器C1，可以将数据写入到存储单元MC。
当从存储单元MC读出数据时，在将超过极化反转电压的电压施加到电容C1的状态下，铁电层FE的极化状态(剩余极化的极化方向)发生变化，因此需要再次恢复极化状态的工作。就是说，当将超过极化反转电压的电压施加到电容C1来从存储单元MC读出数据时，需要刷新数据。
在本发明的一个方式中，在从存储单元MC读出数据时，对铁电电容器C1施加不超过极化反转电压的电压，以维持铁电层FE的剩余极化的极化方向的方式进行工作。具体而言，在从存储单元MC读出数据时，分阶段地增强电场以便维持铁电层FE的剩余极化的极化方向。具体而言，按每个读出工作依次施加图3B所例示的不超过电场EH的电场E1至E4。用来供应对铁电层FE施加的电场E1至E4的电压可以被称为不产生极化反转的电压。在本发明的一个方式中，可以在没有进行所谓的破坏性读出的状态下从存储单元MC读出数据。
注意，当由于反复进行从铁电电容器读出的工作而铁电层FE的剩余极化的极化方向反转时，优选进行作为重写数据的工作的数据刷新。
此外，在上述本发明的一个方式的读出工作中，在图3B的示出根据向铁电层FE的电场的极化的大小(极化量)的图表中，在施加不同电场时极化的大小优选互不相同。并且，在本发明的一个方式的读出工作中，在图3B的示出根据向铁电层FE的电场的极化的大小(极化量)的图表中，在施加不同电场时各极化的变化量优选为可以读出数据的大小。例如，如图4A所示，在示出根据向铁电层FE的电场的极化的大小(极化量)的图表的形状中，相对于电场变化的极化的变化程度TVS(倾斜度)优选为正的倾斜度。并且，相对于电场变化的极化变化优选不大。通过采用该结构，在以使铁电层FE的剩余极化的极化方向部分地反转而不完全反转的方式进行工作的工作中，可以减小每读出工作的剩余极化的变化程度。
如图4B所示，实际上铁电层中的电场和极化的图表呈曲线变化。此时，可以将上述TVS等倾斜度表示为切线的倾斜度。注意，这在图4C所示的图表的形状的情况下也有效。
另一方面，在上述本发明的一个方式的读出工作中，如图5A的示出根据电场的极化的大小的图表的形状那样，相对于电场变化的极化的变化程度(倾斜度)为正的倾斜度且相对于电场变化的极化的变化大而倾斜度陡峭的情况是不优选的。这是因为：此时，相对于电场变化的极化的变化程度变大，以使铁电层FE的剩余极化的极化方向部分地反转的方式进行工作变难。图5B所示的图表的形状也是与图5A同样的。
<半导体装置的结构例子>
图6是示出本发明的一个方式的半导体装置的半导体装置10的结构例子的方框图。半导体装置10例如可以为存储装置。
半导体装置10设置有m行n列(m、n为1以上的整数)的存储单元MC以矩阵状排列的存储单元阵列MCA。另外，半导体装置10包括字线驱动电路WD、板线驱动电路PD、电位生成电路SD以及位线驱动电路BD。
字线驱动电路WD通过布线WL与存储单元MC电连接且通过布线RWL与存储单元MC电连接。板线驱动电路PD通过布线PL与存储单元MC电连接。位线驱动电路BD通过布线BL与存储单元MC电连接。
在此，相同行上的存储单元MC可以通过相同布线WL与字线驱动电路WD电连接，并且可以通过相同布线PL与板线驱动电路PD电连接。另外，相同列上的存储单元MC可以通过相同布线BL与位线驱动电路BD电连接。
在本说明书等中，例如将第1行第1列的存储单元MC记作存储单元MC[1，1]，将第m行第n列的存储单元MC记作存储单元MC[m，n]。另外，例如将与第1行的存储单元MC电连接的布线WL和布线PL分别记作布线WL[1]和布线PL[1]，将与第m行的存储单元MC电连接的布线WL和布线PL分别记作布线WL[m]和布线PL[m]。另外，例如将与第1列的存储单元MC电连接的布线BL记作布线BL[1]，将与第n列的存储单元MC电连接的布线BL记作布线BL[n]。注意，其他构成要素也有时同样地记载。
字线驱动电路WD具有控制布线WL的电位的功能。具体而言，字线驱动电路WD具有通过控制布线WL的电位而选择写入数据的存储单元MC的功能。
板线驱动电路PD具有控制布线PL的电位的功能。
位线驱动电路BD具有生成写入到存储单元MC的数据而将其供应到规定列的存储单元MC的功能。另外，位线驱动电路BD具有读出并输出写入到存储单元MC的数据的功能。
详细地说明位线驱动电路BD。位线驱动电路BD包括读出放大器电路SA[1]至读出放大器电路SA[n]。读出放大器电路SA与布线BL、布线REF、布线EL及布线PRE电连接。另外，读出放大器电路SA[1]至读出放大器电路SA[n]与布线OUT[1]至布线OUT[n]电连接。
读出放大器电路SA具有放大布线BL的电位与布线REF的电位之差的功能。例如，在布线BL的电位高于布线REF的电位时，读出放大器电路SA可以输出高电位。另一方面，在布线BL的电位低于布线REF的电位时，读出放大器电路SA可以输出低电位。由此，位线驱动电路BD可以将二值数据，具体而言二值数字数据写入到存储单元MC，并且可以读出写入到存储单元MC的二值数据。例如，在布线BL的电位高于布线REF的电位时，可以看作“0”写入到存储单元MC或者从存储单元MC读出“0”。另一方面，在布线BL的电位低于布线REF的电位时，可以看作“1”写入到存储单元MC或者从存储单元MC读出“1”。
可以对布线EL供应控制是否使读出放大器电路SA活化的使能信号。使能信号例如可以为二值数字信号。例如，在布线EL的电位为高电位的情况下，读出放大器电路SA可以处于活化状态，布线BL的电位与布线REF的电位之差被放大。另一方面，在布线EL的电位为低电位的情况下，读出放大器电路SA可以处于非活化状态，不进行上述放大。
可以对布线PRE供应控制是否对布线BL及布线REF的电位进行预充电的预充电信号。预充电信号例如可以为二值数字信号。例如，在布线PRE的电位为高电位的情况下，可以将布线BL预充电到高电位。另外，可以将布线REF的电位设定为从存储单元MC读出值为“0”的数据时的布线BL的电位和从存储单元MC读出值为“1”的数据时的布线BL的电位之间的电位。
另外，供应到布线EL[1]至布线EL[n]的电位也可以相同。在此情况下，布线EL[1]至布线EL[n]可以彼此电连接。另外，供应到布线PRE[1]至布线PRE[n]的电位也可以相同。在此情况下，布线PRE[1]至布线PRE[n]可以彼此电连接。
从读出放大器电路SA输出的数据从布线OUT输出。读出放大器电路SA[1]的数据可以从布线OUT[1]输出。另外，读出放大器电路SA[n]的数据可以从布线OUT[n]输出。
<存储单元的结构例子1>
图7A示出可用于图6的存储单元MC1的存储单元的电路图。存储单元MC1包括晶体管M1及铁电电容器C1。在存储单元MC1中，晶体管M1及铁电电容器C1的各元件与布线BL、布线PL及/或布线WL如图7A所示地连接。在图7A中，将电连接晶体管M1和铁电电容器C1的布线记载为节点N1。
图7B是说明存储单元MC1所包括的晶体管M1及铁电电容器C1等各结构与读出放大器电路SA的电连接的图。布线BL、布线REF及布线OUT如图7B所示地连接到读出放大器电路SA。读出放大器电路SA放大布线BL的电位与布线REF的电位之差。给布线BL及布线REF分别赋予作为寄生电容的负载CBL及CREF。负载CBL及CREF作为同等的负载设置。图7B所示的结构与图7A的说明同样。
通过对铁电电容器C1施加电压，对存储单元MC1写入数据。通过以对节点N1和布线PL分别供应H电平和L电平的电位的方式控制供应到布线WL及布线BL的信号，铁电电容器C1中的铁电体极化成状态“1”。通过对节点N1和布线PL分别供应L电平和H电平的电位，铁电电容器C1中的铁电体极化成状态“0”。作为施加到节点N1及布线PL的电压，可以将L电平设定为0V且将H电平设定为2.5V或3.3V等。
图8及图9示出将本发明的一个方式的读出工作用于图7A及图7B所示的存储单元MC1时的时序图。图8和图9分别是铁电电容器C1中的铁电体极化成状态“0”的情况和铁电电容器C1中的铁电体极化成状态“1”的情况下的数据读出工作的时序图。
在图8及图9中，通过在时间T0将布线WL设定为H电平，晶体管M1开启。通过在时间T1将布线PL设定为电压Va，由于通过铁电电容器C1的电容耦合布线BL的电压被上升。此时，将布线REF的预充电电压设定为对应电压Va的电压Va’。在此，在图8中，铁电电容器C1极化成状态“0”，因此升压后布线BL的电压比布线REF的电压低。另一方面，在图9中，铁电电容器C1极化成状态“1”，因此升压后布线BL的电压比布线REF的电压高。
在时间T2将布线EL设定为H电平。布线EL被供应读出放大器电路SA的使能信号，通过将该使能信号设定为H电平，读出放大器电路SA被活化。在将布线EL设定为H电平时，读出放大器电路SA放大布线REF和布线BL的电位差。将对应该电位差的信号输出到布线OUT。
与以破坏性读出的方式从铁电电容器C1读出数据的情况相比，在本发明的一个方式的结构中，用来读出数据的电压不超过极化反转电压。因此，铁电层的极化方向在读出工作前后被维持。因此，可以不需要为了写回数据施加高电压。
在时间T3将布线PL及布线EL设定为L电平。读出放大器电路SA变为非活性。通过在时间T4将布线WL设定为L电平，晶体管M1关闭而读出工作结束。
接着，在时间T5以后进行第二次读出工作。
通过在时间T5将布线WL设定为H电平，晶体管M1开启。通过在时间T6将布线PL设定为电压Vb(>电压Va)，由于通过铁电电容器C1的电容耦合布线BL的电压被上升。此时，将布线REF的预充电电压设定为对应电压Vb的电压Vb’。在此，在图9中，铁电电容器C1极化成状态“0”，因此升压后布线BL的电压比布线REF的电压低。另一方面，在图9中，铁电电容器C1极化成状态“1”，因此升压后布线BL的电压比布线REF的电压高。
在时间T7通过将布线EL设定为H电平，读出放大器电路SA被活化。在将布线EL设定为H电平时，读出放大器电路SA放大布线REF和布线BL的电位差。将对应该电位差的信号输出到布线OUT。
在时间T8将布线PL及布线EL设定为L电平，读出放大器电路SA变为非活性。通过在时间T9将布线WL设定为L电平，晶体管M1关闭而读出工作结束。
接着，在时间T10以后进行第三次读出工作。
通过在时间T10将布线WL设定为H电平，晶体管M1开启。通过在时间T11将布线PL设定为电压Vc(>电压Vb)，由于通过铁电电容器C1的电容耦合布线BL的电压被上升。此时，将布线REF的预充电电压设定为对应电压Vc的电压Vc’。在此，在图9中，铁电电容器C1极化成状态“0”，因此升压后布线BL的电压比布线REF的电压低。另一方面，在图9中，铁电电容器C1极化成状态“1”，因此升压后布线BL的电压比布线REF的电压高。
在时间T12通过将布线EL设定为H电平，读出放大器电路SA被活化。在将布线EL设定为H电平时，读出放大器电路SA放大布线REF和布线BL的电位差。将对应该电位差的信号输出到布线OUT。
在时间T13将布线PL及布线EL设定为L电平，读出放大器电路SA变为非活性。通过在时间T14将布线WL设定为L电平，晶体管M1关闭而读出工作结束。
如上所述，通过每次进行读出工作都分阶段性地增大布线PL的驱动电压和布线REF的预充电电压，可以在不进行对铁电电容器C1的写回工作的状态下实现多次的读出工作。
当布线PL的电压增大到规定电压以上(例如3.3V)时，优选进行刷新数据工作。此时，对铁电电容器C1施加高电压来进行刷新数据工作。
作为图7A及图7B的晶体管M1使用在沟道形成区域中包含氧化物半导体的晶体管(OS晶体管)是很有效的。因为OS晶体管的耐压性高，所以通过与驱动电压高的铁电电容器组合而使用可以实现存储单元中的各元件的微型化。另外，OS晶体管具有关态电流极小的特征，因此可以长时间保持节点N1的电压。注意，在此节点N1的电压有可能因经过铁电电容器C1的泄漏而下降，但是在施加到铁电电容器C1的电场小时，可以抑制泄漏电流。
当作为图3的晶体管M1使用OS晶体管时，也可以利用保持在节点N1中的电荷进行数据读出工作。具体而言，可以将保持在节点N1中的电荷分配给布线BL，由读出放大器放大电位变化来读出数据。另外，当保持在节点N1中的电荷消失时，可以将布线PL设定为3.0V以上来将电荷通过铁电电容器C1补充到节点N1。
<存储单元的结构例子2>
图10示出不同于图7B的结构的结构例子。图10是说明存储单元MC1、储存写入到存储单元MC1的数据的反转数据的存储单元MC1B以及读出放大器电路SA的电连接的图。在图10中，作为与存储单元MC1的结构成对的存储单元MC1B的结构，示出晶体管M1B、铁电电容器C1B及节点N1B。以下，将从成对的储存数据的存储单元读出数据的方式称为双单元型。此外，在图8中，示出与存储单元MC1B连接的布线BLB。读出放大器电路SA放大布线BL的电位与布线BLB的电位之差。给布线BL及布线BLB分别赋予作为寄生电容的负载CBL及CBLB。负载CBL及CBLB作为同等的负载设置。
图11及图12示出将本发明的一个方式的读出工作用于图10所示的存储单元MC1、MC1B时的时序图。图11和图12分别是铁电电容器C1中的铁电体极化成状态“0”的情况和铁电电容器C1中的铁电体极化成状态“1”的情况下的数据读出工作的时序图。注意，铁电电容器C1B中的铁电体都极化成与铁电电容器C1不同的状态。
因为图10的电路结构采用双单元型，所以没有图7B所示的布线REF。因此，不需要根据布线PL的电压而改变布线REF的预充电电压。在数据读出工作中，将布线BL及布线BLB的预充电例如设定为L电平的电位即可。因为图10的电路结构采用双单元型，所以对存储单元MC1及存储单元MC1B写入反转数据。
在图11及图12中，通过在时间T0将布线WL设定为H电平，晶体管M1及晶体管M1B开启。通过在时间T1将布线PL设定为电压Va，由于通过铁电电容器C1及铁电电容器C1B的电容耦合布线BL及布线BLB的电压被上升。在此，在图11中，铁电电容器C1极化成状态“0”(铁电电容器C1B极化成状态“1”)，因此升压后布线BL的电压比布线BLB的电压低。另一方面，在图12中，铁电电容器C1极化成状态“1”(铁电电容器C1B极化成状态“0”)，因此升压后布线BL的电压比布线BLB的电压高。
在时间T2将布线EL设定为H电平。布线EL被设定为读出放大器电路SA的使能信号并被设定为H电平，由此读出放大器电路SA被活化。在将布线EL设定为H电平时，布线BLB和布线BL的电位差被放大。将对应该电位差的信号输出到布线OUT。
与以破坏性读出的方式从铁电电容器C1读出数据的情况相比，在本发明的一个方式的结构中，用来读出数据的电压不超过极化反转电压。因此，铁电层的极化方向在读出工作前后被维持。因此，可以不需要为了写回数据施加高电压。
在时间T3将布线PL及布线EL设定为L电平，读出放大器电路SA变为非活性。通过在时间T4将布线WL设定为L电平，晶体管M1及晶体管M1B关闭而读出工作结束。
接着，在时间T5以后进行第二次读出工作。
通过在时间T5将布线WL设定为H电平，晶体管M1及晶体管M1B开启。通过在时间T6将布线PL设定为电压Vb(>电压Va)，由于通过铁电电容器C1及铁电电容器C1B的电容耦合布线BL及布线BLB的电压被上升。在此，在图11中，铁电电容器C1极化成状态“0”(铁电电容器C1B极化成状态“1”)，因此升压后布线BL的电压比布线BLB的电压低。另一方面，在图12中，铁电电容器C1极化成状态“1”(铁电电容器C1B极化成状态“0”)，因此升压后布线BL的电压比布线BLB的电压高。
在时间T7通过将布线EL设定为H电平，读出放大器电路SA被活化。在将布线EL设定为H电平时，读出放大器电路SA放大布线BLB和布线BL的电位差。将对应该电位差的信号输出到布线OUT。
在时间T8将布线PL及布线EL设定为L电平，读出放大器电路SA变为非活性。通过在时间T9将布线WL设定为L电平，晶体管M1及晶体管M1B关闭而读出工作结束。
接着，在时间T10以后进行第三次读出工作。
通过在时间T11将布线WL设定为H电平，晶体管M1及晶体管M1B开启。通过在时间T12将布线PL设定为电压Vc(>电压Vb)，由于通过铁电电容器C1及铁电电容器C1B的电容耦合布线BL及布线BLB的电压被上升。在此，在图11中，铁电电容器C1极化成状态“0”(铁电电容器C1B极化成状态“1”)，因此升压后布线BL的电压比布线BLB的电压低。另一方面，在图12中，铁电电容器C1极化成状态“1”(铁电电容器C1B极化成状态“0”)，因此升压后布线BL的电压比布线BLB的电压高。
在时间T12通过将布线EL设定为H电平，读出放大器电路SA被活化。在将布线EL设定为H电平时，读出放大器电路SA放大布线BLB和布线BL的电位差。将对应该电位差的信号输出到布线OUT。
在时间T13将布线PL及布线EL设定为L电平，读出放大器电路SA变为非活性。通过在时间T14将布线WL设定为L电平，晶体管M1及晶体管M1B关闭而读出工作结束。
如上所述，通过每次进行读出工作都分阶段性地增大布线PL的驱动电压，可以在不进行对铁电电容器C1的写回工作的状态下实现多次的读出工作。
当布线PL的电压增大到规定电压以上(例如3.3V)时，优选进行刷新数据工作。此时，对铁电电容器C1及铁电电容器C1B施加高电压来进行刷新数据工作。
与图7A及图7B的晶体管M1同样，在图10的晶体管M1、M1B中使用在沟道形成区域中包含氧化物半导体的晶体管(OS晶体管)是很有效的。
<存储单元的结构例子3>
图13示出不同于上述存储单元MC1的存储单元的电路图。图13的存储单元MC2包括晶体管M1、晶体管M2、晶体管M3、铁电电容器C1。在存储单元MC2中，晶体管M1至M3以及铁电电容器C1等各元件与布线WBL(也称为写入位线)、布线RBL(也称为读出位线)、布线PL、布线SL(也称为源极线)、布线WWL(也称为写入字线)及/或布线RWL(也称为读出字线)如图13所示地连接。在图13中，将电连接晶体管M1、晶体管M2及铁电电容器C1的布线记载为节点SN。
在图13的存储单元MC2中，通过改变布线PL的电压，由于铁电电容器C1的电容耦合而节点SN的电位发生变化。此时，根据铁电电容器C1中的铁电层的极化的差异而节点SN的电位产生差异，因此可以由晶体管M2放大该差异来进行读出。
通过将用作位线的布线分为布线WBL和布线RBL，可以对布线WBL施加高电压(例如3.3V)，布线RBL可以以低电压(例如1.2V以下)读出数据。
在图13的结构中，在多次进行读出工作时分阶段性地增大布线PL的电压也是有效的。在分阶段性地增大布线PL的电压时，每次进行读出工作都增大节点SN的电压。因此，连接到布线RBL的读出电路具有根据读出次数调节读出电压的范围的功能。
通过进行这样的驱动，在通常的读出工作中，只有使可以以低电压工作的布线RBL活化而使需要高电压的布线WBL变为非活性，因此可以降低功耗。
作为图13的晶体管M1、M3使用在沟道形成区域中包含氧化物半导体的晶体管(OS晶体管)是很有效的。OS晶体管具有关态电流极小的特征，因此可以长时间保持节点SN的电压。注意，在此节点SN的电压有可能因经过铁电电容器C1的泄漏而下降，但是在施加到铁电电容器C1的电场小时，可以抑制泄漏电流。
当作为图3的晶体管M1、M3使用OS晶体管时，也可以利用保持在节点SN中的电荷进行数据读出工作。具体而言，可以根据对应保持在节点SN的电荷的电位而决定流过晶体管M2的电流量，利用该特性读出数据。另外，当保持在节点SN中的电荷消失时，可以将布线PL设定为3.0V以上来将电荷通过铁电电容器C1补充到节点SN。
<存储单元的变形例子>
图14A是示出以上说明的存储单元MC1的变形例子的电路图。图14A所示的存储单元MC1_A具有图7A的存储单元MC1中的晶体管M1包括被施加背栅极电压VBG的背栅电极的结构。通过采用图14A的结构，可以增大流过各晶体管的电流之量。
图14B是示出以上说明的存储单元MC2的变形例子的电路图。图14B所示的存储单元MC2_A具有图13的存储单元MC2中的晶体管M1至M3包括被施加背栅极电压VBG的背栅电极的结构。通过采用图14B的结构，可以增大流过各晶体管的电流之量。供应到各晶体管的背栅极的背栅极电压既可以是相同的电压，又可以是不同的电压。
图15A是示出以上说明的存储单元MC2的变形例子的电路图。在图15A所示的存储单元MC2_B中将图13的存储单元MC2中的布线WBL和布线RBL组合为布线BL。通过采用图15A的结构，可以减少连接到存储单元的布线的个数。
图15B是示出以上说明的存储单元MC2的变形例子的电路图。作为图15B所示的存储单元MC2_C示出省略图13的存储单元MC2中的晶体管M3且将布线RWL连接到晶体管M2的背栅极的电路图。供应到布线RWL的选择信号通过控制晶体管M2的阈值电压来控制是否使电流流过布线RWL和布线SL之间。通过采用图15B的结构，可以减少存储单元中的晶体管的个数。
如上所述，在本发明的一个方式中，在施加用来读出数据的电场的工作中，以使铁电层FE的剩余极化的极化方向部分地反转而不完全反转的方式进行工作。每经过读出工作，失去铁电层FE的剩余极化的极化方向的平衡，因此在该工作中，以分阶段地增大铁电电容器的对电极一侧的电压的方式进行读出工作以便不破坏铁电电容器的极化。通过采用该结构，即使由于反复读出工作而铁电层FE的剩余极化变小，也可以读出数据。
本实施方式可以与本说明书等所示的其他实施方式适当地组合。
(实施方式3)
在本实施方式中，说明可用于上述实施方式中说明的OS晶体管的金属氧化物(下面称为氧化物半导体)。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇、锡等。此外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
<结晶结构的分类>
首先，对氧化物半导体中的结晶结构的分类参照图16A进行说明。图16A是说明氧化物半导体，典型为IGZO(包含In、Ga、Zn的金属氧化物)的结晶结构的分类的图。
如图16A所示，氧化物半导体大致分为“Amorphous(无定形)”、“Crystalline(结晶性)”、“Crystal(结晶)”。此外，completely amorphous包含在“Amorphous”中。此外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(Cloud-Aligned Composite)。此外，在“Crystalline”的分类中不包含single crystal(单晶)、poly crystal(多晶)及completely amorphous。此外，在“Crystal”中包含singlecrystal及poly crystal。
此外，图16A所示的外框线被加粗的部分中的结构是介于“Amorphous(无定形)”与“Crystal(结晶)”之间的中间状态，是属于新的边界区域(New crystalline phase)的结构。换言之，该结构与“Crystal(结晶)”及在能量性上不稳定的“Amorphous(无定形)”可以说是完全不同的结构。
可以使用X射线衍射(XRD：X-Ray Diffraction)谱对膜或衬底的结晶结构进行评价。在此，图16B示出被分类为“Crystalline”的CAAC-IGZO膜的通过GIXD(Grazing-Incidence XRD)测量而得到的XRD谱(纵轴以任意单位(a.u.)表示强度(Intensity))。此外，将GIXD法也称为薄膜法或Seemann-Bohlin法。下面，将图16B所示的通过GIXD测量而得到的XRD谱简单地记为XRD谱。此外，图16B所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，图16B所示的CAAC-IGZO膜的厚度为500nm。
如图16B所示，在CAAC-IGZO膜的XRD谱中检测出表示明确的结晶性的峰值。具体而言，在CAAC-IGZO膜的XRD谱中，2θ＝31°附近检测出表示c轴取向的峰值。此外，如图16B所示那样，2θ＝31°附近的峰值在以检测出峰值强度的角度为轴时左右非对称。
此外，可以使用通过纳米束电子衍射法(NBED：Nano Beam ElectronDiffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图16C示出CAAC-IGZO膜的衍射图案。图16C是将通过电子束向平行于衬底的方向入射的NBED观察的衍射图案。此外，图16C所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，在纳米束电子衍射法中，进行束径为1nm的电子衍射。
如图16C所示那样，在CAAC-IGZO膜的衍射图案中观察到表示c轴取向的多个斑点。
<<氧化物半导体的结构>>
此外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图16A不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS及nc-OS。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。
在此，对上述CAAC-OS、nc-OS及a-like OS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向或者CAAC-OS膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
此外，在In-M-Zn氧化物(元素M为选自铝、镓、钇、锡及钛等中的一种或多种)中，有CAAC-OS具有层叠含有铟(In)及氧的层(以下，In层)、含有元素M、锌(Zn)及氧的层(以下，(M，Zn)层)的层状结晶结构(也称为层状结构)的趋势。此外，铟和元素M可以彼此置换。因此，有时(M，Zn)层包含铟。此外，有时In层包含元素M。注意，有时In层包含Zn。该层状结构例如在高分辨率TEM图像中被观察作为晶格像。
例如，当对CAAC-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，在2θ＝31°或其附近检测出表示c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成CAAC-OS的金属元素的种类、组成等变动。
此外，例如在CAAC-OS膜的电子衍射图案中观察到多个亮点(斑点)。此外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。此外，在上述畸变中，有时具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，晶格排列的畸变抑制晶界的形成。这可能是由于CAAC-OS因为a-b面方向上的氧原子的排列的低密度或因金属原子被取代而使原子间的键合距离产生变化等而能够包容畸变。
此外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为复合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的CAAC-OS是使晶体管的半导体层具有优异的结晶结构的结晶性氧化物之一。注意，为了构成CAAC-OS，优选为包含Zn的结构。例如，与In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入及缺陷的生成等而降低，因此可以说CAAC-OS是杂质及缺陷(氧空位等)等较少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及可靠性良好。此外，CAAC-OS对制造工序中的高温度(所谓热积存：thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS及非晶氧化物半导体没有差别。例如，在对nc-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，检测不出表示结晶性的峰值。此外，在对nc-OS膜进行使用其束径比纳米晶大(例如，50nm以上)的电子束的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子束的电子衍射(也称为纳米束电子衍射)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[a-like OS]
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。此外，a-like OS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
<<氧化物半导体的构成>>
接着，说明上述的CAC-OS的详细内容。此外，CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(下面也称为云状)。就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
在此，将相对于构成In-Ga-Zn氧化物的CAC-OS的金属元素的In、Ga及Zn的原子个数比的每一个记为[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一区域是其[In]大于CAC-OS膜的组成中的[In]的区域。此外，第二区域是其[Ga]大于CAC-OS膜的组成中的[Ga]的区域。此外，例如，第一区域是其[In]大于第二区域中的[In]且其[Ga]小于第二区域中的[Ga]的区域。此外，第二区域是其[Ga]大于第一区域中的[Ga]且其[In]小于第一区域中的[In]的区域。
具体而言，上述第一区域是以铟氧化物或铟锌氧化物等为主要成分的区域。此外，上述第二区域是以镓氧化物或镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以In为主要成分的区域。此外，可以将上述第二区域称为以Ga为主要成分的区域。
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根据通过能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX面分析(mapping)图像，可确认到具有以In为主要成分的区域(第一区域)及以Ga为主要成分的区域(第二区域)不均匀地分布而混合的结构。
在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制导通/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现大通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
<包含氧化物半导体的晶体管>
接着，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。此外，可以实现可靠性高的晶体管。
此外，优选将载流子浓度低的氧化物半导体用于晶体管。例如，氧化物半导体中的载流子浓度为1×1017cm-3以下，优选为1×1015cm-3以下，更优选为1×1013cm-3以下，进一步优选为1×1011cm-3以下，更进一步优选低于1×1010cm-3且为1×10-9cm-3以上。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征。此外，有时将载流子浓度低的氧化物半导体称为高纯度本征或实质上高纯度本征的氧化物半导体。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
<杂质>
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷态。因此，将氧化物半导体中的硅或碳的浓度、与氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
此外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，将利用SIMS分析测得的氧化物半导体中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启型特性。或者，在氧化物半导体包含氮时，有时形成陷阱态。其结果，有时晶体管的电特性不稳定。因此，将利用SIMS测得的氧化物半导体中的氮浓度设定为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时生成作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用含有氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式4)
本实施方式示出形成有上述实施方式所示的半导体装置等的半导体晶片及组装有该半导体装置的电子构件的一个例子。
<半导体晶片>
首先，使用图17A说明形成有半导体装置等的半导体晶片的例子。
图17A所示的半导体晶片4800包括晶片4801及设置在晶片4801的顶面的多个电路部4802。在晶片4801的顶面上没设置有电路部4802的部分相当于空隙4803，其为用于切割的区域。
半导体晶片4800可以通过在前工序中在晶片4801的表面上形成多个电路部4802来制造。此外，也可以之后对晶片4801的形成有多个电路部4802的面的背面进行抛光来减薄晶片4801。通过上述工序，可以减少晶片4801翘曲等而实现构件的小型化。
下面进行切割工序。沿点划线所示的划分线SCL1及划分线SCL2(有时称为切割线或截断线)进行切割。为了容易进行切割工序，优选以多个划分线SCL1平行，多个划分线SCL2平行，且划分线SCL1与划分线SCL2垂直的方式设置空隙4803。
通过进行切割工序，可以从半导体晶片4800切割出图17B所示的芯片4800a。芯片4800a包括晶片4801a、电路部4802以及空隙4803a。此外，空隙4803a优选尽可能小。在此情况下，相邻的电路部4802之间的空隙4803的宽度只要与划分线SCL1的划分用部或划分线SCL2的划分用部大致相等即可。
此外，本发明的一个方式的元件衬底的形状不局限于图17A所示的半导体晶片4800的形状。例如，可以为矩形形状的半导体晶片。此外，可以根据元件的制造工序及制造用设备适当地改变元件衬底的形状。
<电子构件>
图17C示出电子构件4700及安装有电子构件4700的衬底(安装衬底4704)的立体图。图17C所示的电子构件4700在模子4711中包括芯片4800a。作为芯片4800a可以使用根据本发明的一个方式的存储装置等。
在图17C中，省略电子构件4700的一部分以表示其内部。电子构件4700在模子4711的外侧包括连接盘(land)4712。连接盘4712与电极焊盘4713电连接，电极焊盘4713通过引线4714与芯片4800a电连接。电子构件4700例如安装于印刷电路板4702。通过组合多个该电子构件并使其分别在印刷电路板4702上电连接，由此完成安装衬底4704。
图17D示出电子构件4730的立体图。电子构件4730是SiP(System in package：系统封装)或MCM(Multi Chip Module：多芯片模块)的一个例子。在电子构件4730中，封装衬底4732(印刷电路板)上设置有插板(interposer)4731，插板4731上设置有半导体装置4735及多个半导体装置4710。
半导体装置4710例如可以使用芯片4800a、在上述实施方式中说明的半导体装置、高带宽存储器(HBM：High Bandwidth Memory)等。此外，半导体装置4735可以使用CPU、GPU、FPGA、存储装置等集成电路(半导体装置)。
封装衬底4732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板4731可以使用硅插板、树脂插板等。
插板4731具有多个布线且具有与端子间距不同的多个集成电路电连接的功能。多个布线由单层或多层构成。此外，插板4731具有将设置于插板4731上的集成电路与设置于封装衬底4732上的电极电连接的功能。因此，有时也将插板称为“重布线衬底(rewiringsubstrate)”或“中间衬底”。此外，有时通过在插板4731中设置贯通电极，通过该贯通电极使集成电路与封装衬底4732电连接。此外，在使用硅插板的情况下，也可以使用TSV(Through Silicon Via：硅通孔)作为贯通电极。
作为插板4731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。硅插板的布线形成可以在半导体工艺中进行，因此很容易形成在使用树脂插板时很难形成的微细布线。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
此外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。此外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路横着排放并配置于插板上。
此外，也可以与电子构件4730重叠地设置散热器(散热板)。在设置散热器的情况下，优选使设置于插板4731上的集成电路的高度一致。例如，在本实施方式所示的电子构件4730中，优选使半导体装置4710与半导体装置4735的高度一致。
为了将电子构件4730安装在其他的衬底上，可以在封装衬底4732的底部设置电极4733。图17D示出用焊球形成电极4733的例子。通过在封装衬底4732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。此外，电极4733也可以使用导电针形成。通过在封装衬底4732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。
电子构件4730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。例如，可以采用SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(Land Grid Array：地栅阵列)、QFP(Quad Flat Package：四侧引脚扁平封装)、QFJ(Quad Flat J-leadedpackage：四侧J形引脚扁平封装)或QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)等安装方法。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合。
(实施方式5)
在本实施方式中说明根据本发明的一个方式的半导体装置的应用例子。
根据本发明的一个方式的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机、录像再现装置、导航系统、游戏机等)的存储装置。此外，可以用于图像传感器、IoT(Internet of Things：物联网)以及医疗设备等。这里，计算机包括平板电脑、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。
对包括根据本发明的一个方式的半导体装置的电子设备的一个例子进行说明。图18A至图18J、图19A至图19E示出具有该半导体装置的电子构件4700或电子构件4730包括在各电子设备中的情况。
[移动电话机]
图18A所示的信息终端5500是信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入界面在显示部5511中包括触摸面板，并且在外壳5510上设置有按钮。
通过将根据本发明的一个方式的半导体装置应用于信息终端5500，可以保持在执行程序时生成的临时文件(例如，使用网页浏览器时的缓存等)。
[可穿戴终端]
此外，图18B示出可穿戴终端的一个例子的信息终端5900。信息终端5900包括外壳5901、显示部5902、操作开关5903、操作开关5904、表带5905等。
与上述信息终端5500同样，通过将根据本发明的一个方式的半导体装置应用于可穿戴终端，可以保持在执行程序时生成的临时文件。
[信息终端]
图18C示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示部5302及键盘5303。
与上述信息终端5500同样，通过将根据本发明的一个方式的半导体装置应用于台式信息终端5300，可以保持在执行程序时生成的临时文件。
注意，在上述例子中，图18A至图18C分别示出智能手机、可穿戴终端及台式信息终端作为电子设备的例子，但是也可以应用智能手机、可穿戴终端及台式信息终端以外的信息终端。作为智能手机、可穿戴终端及台式信息终端以外的信息终端，例如可以举出PDA(Personal Digital Assistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
此外，图18D示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。例如，电冷藏冷冻箱5800是对应于IoT(Internet of Things：物联网)的电冷藏冷冻箱。
可以将根据本发明的一个方式的半导体装置应用于电冷藏冷冻箱5800。通过利用互联网等，可以使电冷藏冷冻箱5800对信息终端等发送储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等的信息。电冷藏冷冻箱5800可以在该半导体装置中保持在发送该信息时生成的临时文件。
在本例子中，作为电器产品说明电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
此外，图18E示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括外壳5201、显示部5202、按钮5203等。
此外，图18F示出游戏机的一个例子的固定式游戏机7500。固定式游戏机7500包括主体7520及控制器7522。主体7520可以以无线方式或有线方式与控制器7522连接。此外，虽然在图18F中未图示，但是控制器7522可以包括显示游戏的图像的显示部、作为按钮以外的输入接口的触摸面板及控制杆、旋转式抓手、滑动式抓手等。此外，控制器7522不局限于图18F所示的形状，也可以根据游戏的种类改变控制器7522的形状。例如，在FPS(FirstPerson Shooter，第一人称射击类游戏)等射击游戏中，作为扳机使用按钮，可以使用模仿枪的形状的控制器。此外，例如，在音乐游戏等中，可以使用模仿乐器、音乐器件等的形状的控制器。再者，固定式游戏机也可以设置照相机、深度传感器、麦克风等，由游戏玩者的手势及/或声音等操作以代替控制器操作。
此外，上述游戏机的影像可以由电视装置、个人计算机用显示器、游戏用显示器、头戴显示器等显示装置输出。
通过将上述实施方式所说明的半导体装置用于便携式游戏机5200或固定式游戏机7500，可以实现低功耗的便携式游戏机5200或固定式游戏机7500。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
并且，通过将上述实施方式所说明的半导体装置用于便携式游戏机5200或固定式游戏机7500，可以保持在执行游戏时生成的用于运算用的临时文件。
在图18E中，作为游戏机的例子示出便携式游戏机。另外，图18F示出家用固定式游戏机。本发明的一个方式的电子设备不局限于此。作为本发明的一个方式的电子设备，例如可以举出设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
上述实施方式所说明的半导体装置可以应用于作为移动体的汽车及汽车的驾驶座位附近。
图18G示出作为移动体的一个例子的汽车5700。
汽车5700的驾驶座位附近设置有能够显示速度表或转速计以及行驶距离、加油量、排档状态、空调的设定等以提供各种信息的仪表板。此外，驾驶座位附近也可以设置有表示上述信息的显示装置。
尤其是，通过将由设置在汽车5700上的摄像装置(未图示)拍摄的影像显示在上述显示装置上，可以补充被支柱等遮挡的视野、驾驶座位的死角等，从而可以提高安全性。也就是说，通过显示设置在汽车5700外侧的拍摄装置所拍摄的图像，可以补充视野来避免死角，以提高安全性。
上述实施方式所说明的半导体装置能够暂时储存信息。因此，可以将该半导体装置用于汽车5700的自动驾驶系统或进行导航、危险预测等的系统等来暂时储存必要信息。此外，也可以在该显示装置上暂时显示导航、危险预测等信息。此外，也可以保持安装在汽车5700上的行车记录仪的录像。
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等。
[照相机]
上述实施方式所说明的半导体装置可以应用于照相机。
图18H示出摄像装置的一个例子的数码相机6240。数码相机6240包括外壳6241、显示部6242、操作开关6243、快门按钮6244等，并且安装有可装卸的镜头6246。在此，数码相机6240采用能够从外壳6241拆卸下镜头6246的结构，但是镜头6246及外壳6241也可以被形成为一体。此外，数码相机6240还可以包括另外安装的闪光灯装置或取景器等。
通过将上述实施方式所说明的半导体装置用于数码相机6240，可以实现低功耗的数码相机6240。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
[视频摄像机]
上述实施方式所说明的半导体装置可以应用于视频摄像机。
图18I示出摄像装置的一个例子的视频摄像机6300。视频摄像机6300包括第一外壳6301、第二外壳6302、显示部6303、操作开关6304、镜头6305、连接部6306等。操作开关6304及镜头6305设置在第一外壳6301上，显示部6303设置在第二外壳6302上。第一外壳6301与第二外壳6302由连接部6306连接，第一外壳6301与第二外壳6302间的角度可以由连接部6306改变。显示部6303的图像也可以根据连接部6306中的第一外壳6301与第二外壳6302间的角度切换。
当记录由视频摄像机6300拍摄的图像时，需要进行根据数据记录方式的编码。借助于上述半导体装置，上述视频摄像机6300可以保持在进行编码时生成的临时文件。
[ICD]
可以将上述实施方式所说明的半导体装置应用于埋藏式心律转复除颤器(ICD)。
图18J是示出ICD的一个例子的截面示意图。ICD主体5400至少包括电池5401、电子构件4700、调节器、控制电路、天线5404、向右心房的金属丝5402、向右心室的金属丝5403。
ICD主体5400通过手术设置在体内，两个金属丝穿过人体的锁骨下静脉5405及上腔静脉5406，并且其中一个金属丝的先端设置于右心室，另一个金属丝的先端设置于右心房。
ICD主体5400具有心脏起搏器的功能，并在心律在规定范围之外时对心脏进行起搏。此外，在即使进行起搏也不改善心律而快速的心室頻脉或心室颤动等继续发生时进行利用去颤的治疗。
为了适当地进行起搏及去颤，ICD主体5400需要经常监视心律。因此，ICD主体5400包括用来检测心律的传感器。此外，ICD主体5400可以在电子构件4700中储存通过该传感器测得的心律的数据、利用起搏进行治疗的次数、时间等。
此外，因为由天线5404接收电力，且该电力被充电到电池5401。此外，通过使ICD主体5400包括多个电池，可以提高安全性。具体而言，即使ICD主体5400中的部分电池产生故障，其他电池可以起作用而被用作辅助电源。
此外，除了能够接收电力的天线5404，还可以包括能够发送生理信号的天线，例如，也可以构成能够由外部的监视装置确认脉搏、呼吸数、心律、体温等生理信号的监视心脏活动的系统。
[PC用扩展装置]
上述实施方式所说明的半导体装置可以应用于PC(Personal Computer；个人计算机)等计算机、信息终端用扩展装置。
图19A示出该扩展装置的一个例子的可以携带且安装有能够储存信息的芯片的设置在PC的外部的扩展装置6100。扩展装置6100例如通过由USB(Universal Serial Bus；通用串行总线)等连接于PC，可以利用该芯片储存信息。注意，虽然图19A示出可携带的扩展装置6100，但是根据本发明的一个方式的扩展装置不局限于此，例如也可以采用安装冷却风机等的较大结构的扩展装置。
扩展装置6100包括外壳6101、盖子6102、USB连接器6103及衬底6104。衬底6104被容纳在外壳6101中。衬底6104设置有驱动上述实施方式所说明的半导体装置等的电路。例如，衬底6104安装有电子构件4700、控制器芯片6106。USB连接器6103被用作连接于外部装置的接口。
[SD卡]
上述实施方式所说明的半导体装置可以应用于能够安装在信息终端及数码相机等电子设备上的SD卡。
图19B是SD卡的外观示意图，图19C是SD卡的内部结构的示意图。SD卡5110包括外壳5111、连接器5112及基板5113。连接器5112具有连接到外部装置的接口的功能。基板5113被容纳在外壳5111中。基板5113设置有半导体装置及驱动该半导体装置的电路。例如，基板5113安装有电子构件4700、控制器芯片5115。此外，电子构件4700及控制器芯片5115的各电路结构不局限于上述记载，可以根据情况适当地改变电路结构。例如，电子构件所包括的写入电路、行驱动器、读出电路等也可以不安装在电子构件4700上而安装在控制器芯片5115上。
通过在基板5113的背面一侧也设置电子构件4700，可以增大SD卡5110的容量。此外，也可以将具有无线通信功能的无线芯片设置于基板5113。由此，可以进行外部装置与SD卡5110之间的无线通信，可以进行电子构件4700的数据的读出及写入。
[SSD]
上述实施方式所说明的半导体装置可以应用于能够安装在信息终端等电子设备上的SSD(Solid State Drive：固态驱动器)。
图19D是SSD的外观示意图，图19E是SSD的内部结构的示意图。SSD5150包括外壳5151、连接器5152及基板5153。连接器5152具有连接到外部装置的接口的功能。基板5153被容纳在外壳5151中。基板5153设置有半导体装置及驱动该半导体装置的电路。例如，基板5153安装有电子构件4700、存储器芯片5155、控制器芯片5156。通过在基板5153的背面一侧也设置电子构件4700，可以增大SSD5150的容量。存储器芯片5155中安装有工作存储器。例如，可以将DRAM芯片用于存储器芯片5155。控制器芯片5156中安装有处理器、ECC电路等。注意，电子构件4700、存储器芯片5155及控制器芯片5115的各电路结构不局限于上述记载，可以根据情况适当地改变电路结构。例如，控制器芯片5156中也可以设置用作工作存储器的存储器。
[计算机]
图20A所示的计算机5600是大型计算机的例子。在计算机5600中，多个机架式计算机5620收纳在机架5610中。
计算机5620例如可以具有图20B所示的立体图的结构。在图20B中，计算机5620包括母板5630，母板5630包括多个插槽5631以及多个连接端子。插槽5631插入有个人计算机卡5621。并且，个人计算机卡5621包括连接端子5623、连接端子5624、连接端子5625，它们连接到母板5630。
图20C所示的个人计算机卡5621是包括CPU、GPU、半导体装置等的处理板的一个例子。个人计算机卡5621具有板5622。此外，板5622包括连接端子5623、连接端子5624、连接端子5625、半导体装置5626、半导体装置5627、半导体装置5628以及连接端子5629。注意，图20C示出半导体装置5626、半导体装置5627以及半导体装置5628以外的半导体装置，关于这些半导体装置的说明，可以参照以下记载的半导体装置5626、半导体装置5627以及半导体装置5628的说明。
连接端子5629具有可以插入母板5630的插槽5631中的形状，连接端子5629被用作连接个人计算机卡5621与母板5630的接口。作为连接端子5629的规格例如可以举出PCIe等。
连接端子5623、连接端子5624、连接端子5625例如可以用作用来对个人计算机卡5621供电或输入信号等的接口。此外，例如，可以用作用来进行个人计算机卡5621所计算的信号的输出等的接口。作为连接端子5623、连接端子5624、连接端子5625各自的规格例如可以举出USB(Universal Serial Bus：通用串行总线)、SATA(Serial ATA：串行ATA)、SCSI(Small Computer System Interface：小型计算机系统接口)等。此外，当从连接端子5623、连接端子5624、连接端子5625输出视频信号时，作为各规格可以举出HDMI(注册商标)等。
半导体装置5626包括进行信号的输入及输出的端子(未图示)，通过将该端子插入板5622所包括的插座(未图示)，可以电连接半导体装置5626与板5622。
半导体装置5627包括多个端子，通过将该端子以回流焊方式焊接到板5622所包括的布线，可以电连接半导体装置5627与板5622。作为半导体装置5627，例如，可以举出FPGA(Field Programmable Gate Array：现场可编程门阵列)、GPU、CPU等。作为半导体装置5627，例如可以使用电子构件4730。
半导体装置5628包括多个端子，通过将该端子以回流焊方式焊接到板5622所包括的布线，可以电连接半导体装置5628与板5622。作为半导体装置5628，例如，可以举出半导体装置等。作为半导体装置5628，例如可以使用电子构件4700。
计算机5600可以用作并行计算机。通过将计算机5600用作并行计算机，例如可以进行人工智能的学习及推理所需要的大规模计算。
通过将本发明的一个方式的半导体装置用于上述各种电子设备等，可以降低电子设备的功耗。
本实施方式所示的结构可以与其他实施方式所示的结构适当地组合。
(关于本说明书等的记载的注释)
下面，对上述实施方式及实施方式中的各结构的说明附加注释。
各实施方式所示的结构可以与其他实施方式所示的结构适当地组合而构成本发明的一个方式。此外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
此外，可以将某一实施方式中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)及/或另一个或多个其他实施方式中说明的内容(或其一部分)。
注意，实施方式中说明的内容是指各实施方式中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
此外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)及/或另一个或多个其他实施方式中示出的附图(或其一部分)组合，可以构成更多图。
在本说明书等中，根据功能对构成要素进行分类并在方框图中以彼此独立的方框表示。然而，在实际的电路等中难以根据功能对构成要素进行分类，有时一个电路涉及到多个功能或者多个电路涉及到一个功能。因此，方框图中的方框不局限于说明书中说明的构成要素，而可以根据情况适当地改变。
为了便于说明，在附图中，任意示出尺寸、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。附图是为了明确起见而示意性地示出的，而不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。这是因为晶体管的源极和漏极根据晶体管的结构或工作条件等改变的缘故。注意，根据情况可以将晶体管的源极和漏极适当地换称为源极(漏极)端子或源极(漏极)电极等。
此外，在本说明书等中，“电极”及“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”及“布线”还包括多个“电极”及“布线”被形成为一体的情况等。
此外，在本说明书等中，可以适当地对电压和电位进行调换。电压是指与基准电位的电位差，例如在基准电位为地电压(接地电压)时，也可以将电压称为电位。接地电位不一定意味着0V。注意，电位是相对的，对布线等供应的电位有时根据基准电位而变化。
注意，在本说明书等中，根据情况或状况，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，例如，有时可以将“绝缘膜”调换为“绝缘层”。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。
在本说明书等中，例如，沟道长度是指在晶体管的俯视图中，半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅极重叠的区域或者形成沟道的区域中的源极和漏极之间的距离。
在本说明书等中，例如，沟道宽度是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极重叠的区域、或者形成沟道的区域中的源极和漏极相对的部分的长度。
在本说明书等中，“A与B连接”除了包括A与B直接连接的情况以外，还包括A与B电连接的情况。在此，“A与B电连接”是指在A与B之间存在具有某种电作用的物件，能够在A和B之间进行电信号的授受。
[符号说明]
BL：布线、FE：铁电层、LE：电极、MC：存储单元、M1：晶体管、PL：布线、UE：电极、WL：布线

Claims (5)

1.一种半导体装置，包括：
第一晶体管；
第二晶体管；
第一电容；
第二电容；以及
布线，
其中，所述第一晶体管与所述第一电容电连接，
所述第二晶体管与所述第二电容电连接，
所述布线位于所述第一晶体管及所述第二晶体管的下方并与所述第一晶体管或所述第二晶体管电连接，
所述第一电容及所述第二电容都包括铁电层，
并且，所述第一电容及所述第二电容配置在同一平面上。
2.一种半导体装置，包括：
第一晶体管；
第二晶体管；
第一电容；
第二电容；以及
布线，
其中，所述第一晶体管与所述第一电容电连接，
所述第二晶体管与所述第二电容电连接，
所述布线位于所述第一晶体管及所述第二晶体管的下方并与所述第一晶体管或所述第二晶体管电连接，
所述第一电容及所述第二电容都包括铁电层，
并且，所述第一电容和所述第二电容具有彼此重叠的区域。
3.根据权利要求1或2所述的半导体装置，
其中所述第一晶体管和所述第二晶体管都在沟道中包含氧化物半导体。
4.根据权利要求1或2所述的半导体装置，
其中所述铁电层包含选自铪、锆和第13族-第15族元素中的一个或多个。
5.一种电子设备，包括：
权利要求1至4中任一项所述的半导体装置；以及
CPU。
CN202180069527.8A 2020-10-21 2021-10-08 半导体装置及电子设备 Pending CN116325125A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020-177007 2020-10-21
JP2020177007 2020-10-21
PCT/IB2021/059226 WO2022084786A1 (ja) 2020-10-21 2021-10-08 半導体装置、及び電子機器

Publications (1)

Publication Number Publication Date
CN116325125A true CN116325125A (zh) 2023-06-23

Family

ID=81290162

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180069527.8A Pending CN116325125A (zh) 2020-10-21 2021-10-08 半导体装置及电子设备

Country Status (5)

Country Link
US (1) US20230397437A1 (zh)
JP (1) JPWO2022084786A1 (zh)
KR (1) KR20230091874A (zh)
CN (1) CN116325125A (zh)
WO (1) WO2022084786A1 (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360592B1 (ko) * 1999-12-08 2002-11-13 동부전자 주식회사 반도체 장치 및 그 제조 방법
JP3591497B2 (ja) * 2001-08-16 2004-11-17 ソニー株式会社 強誘電体型不揮発性半導体メモリ
TWI657565B (zh) * 2011-01-14 2019-04-21 日商半導體能源研究所股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
JPWO2022084786A1 (zh) 2022-04-28
WO2022084786A1 (ja) 2022-04-28
KR20230091874A (ko) 2023-06-23
US20230397437A1 (en) 2023-12-07

Similar Documents

Publication Publication Date Title
US11985827B2 (en) Semiconductor device, driving method of semiconductor device, and electronic device
CN115349169A (zh) 存储装置及电子设备
US11961916B2 (en) Memory device
US20230320100A1 (en) Semiconductor device
CN116325125A (zh) 半导体装置及电子设备
WO2023089440A1 (ja) 記憶素子、記憶装置
US20230377625A1 (en) Semiconductor device and method for driving semiconductor device
WO2022084785A1 (ja) 半導体装置の駆動方法
WO2023047224A1 (ja) 半導体装置
US20240013829A1 (en) Semiconductor device
WO2024100511A1 (ja) 半導体装置
US20230298650A1 (en) Driving method of semiconductor device
WO2024042404A1 (ja) 半導体装置
WO2023161757A1 (ja) 半導体装置
WO2023156882A1 (ja) 記憶装置、記憶装置の動作方法、およびプログラム
WO2022064308A1 (ja) 半導体装置の駆動方法
WO2022064304A1 (ja) 半導体装置の駆動方法
WO2022084800A1 (ja) 半導体装置、及び電子機器
WO2023175422A1 (ja) 半導体装置
WO2023144653A1 (ja) 記憶装置
WO2023144652A1 (ja) 記憶装置
US20220375956A1 (en) Memory device and electronic device
WO2023242664A1 (ja) 半導体装置、記憶装置
WO2023156883A1 (ja) 半導体装置、及び半導体装置の作製方法
US20230147770A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination