WO2024100511A1 - 半導体装置 - Google Patents

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WO2024100511A1
WO2024100511A1 PCT/IB2023/061146 IB2023061146W WO2024100511A1 WO 2024100511 A1 WO2024100511 A1 WO 2024100511A1 IB 2023061146 W IB2023061146 W IB 2023061146W WO 2024100511 A1 WO2024100511 A1 WO 2024100511A1
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WO
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potential
wiring
transistor
electrode
capacitor
Prior art date
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PCT/IB2023/061146
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English (en)
French (fr)
Inventor
松嵜隆徳
大嶋和晃
Original Assignee
株式会社半導体エネルギー研究所
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region

Definitions

  • One aspect of the present invention relates to a semiconductor device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical fields of the invention disclosed in this specification relate to objects, methods, or manufacturing methods.
  • one aspect of the present invention relates to a process, machine, manufacture, or composition of matter.
  • examples of technical fields related to one aspect of the present invention include semiconductor devices, display devices, liquid crystal display devices, light-emitting devices, power storage devices, imaging devices, memory devices, signal processing devices, processors, electronic devices, systems, driving methods thereof, manufacturing methods thereof, inspection methods thereof, and methods of using thereof.
  • Non-Patent Document 1 As shown in Non-Patent Document 1, research and development is being conducted on memory devices using materials with anti-ferroelectricity (anti-ferroelectric: AFE).
  • Non-Patent Document 1 discloses a configuration in which materials with different work functions are used for the electrodes in order to maintain the retention of polarization in antiferroelectric materials. With this configuration, a memory device using antiferroelectric materials achieves the same functionality as a memory device using ferroelectric materials.
  • Memory devices using ferroelectric materials are capable of retaining polarization, but are disadvantageous in that a large range of electric fields is required to reverse the polarization.
  • memory devices using antiferroelectric materials are advantageous in that a small range of electric fields is required to reverse the polarization, and, as described in Non-Patent Document 1, by using materials with different work functions for the electrodes, the polarization can be maintained even when the external electric field is zero. However, in this case, it becomes difficult to control the electric field.
  • An object of one embodiment of the present invention is to provide a semiconductor device that functions as a memory device using a material having antiferroelectricity.
  • an object of one embodiment of the present invention is to provide a semiconductor device in which the range of the electric field required for polarization reversal is small.
  • an object of one embodiment of the present invention is to provide a semiconductor device that can retain polarization according to data without using a material with a different work function for an electrode.
  • the problems associated with one embodiment of the present invention are not limited to the problems listed above.
  • the problems listed above do not preclude the existence of other problems.
  • the other problems are problems not mentioned in this section, which will be described below. Problems not mentioned in this section can be derived by a person skilled in the art from the description in the specification or drawings, and can be appropriately extracted from these descriptions.
  • the problems associated with one embodiment of the present invention do not need to solve all of the problems listed above and other problems.
  • One embodiment of the present invention solves at least one of the problems listed above and other problems.
  • One aspect of the present invention is a semiconductor device that includes a memory cell having a transistor and a capacitor, a sense amplifier, a first wiring electrically connected to the sense amplifier and one of the source and drain of the transistor, and a second wiring electrically connected to the capacitor, the capacitor having a material having antiferroelectricity between a first electrode and a second electrode, the sense amplifier has a function of applying a first potential to the first wiring, a function of applying a second potential lower than the first potential to the first wiring, and a function of setting the potential of the first wiring to a third potential higher than the first potential when the potential of the first wiring is higher than a reference potential, and setting the potential of the first wiring to the second potential when the potential of the first wiring is lower than the reference potential, the second wiring has a function of applying the second potential to the second electrode, the other of the source and drain of the transistor is electrically connected to the first electrode, data is held in the memory cell by holding the first electrode at the first potential, and data is read from the memory cell by setting the first
  • One aspect of the present invention is a semiconductor device that includes a memory cell having a transistor and a capacitor, a sense amplifier, a first wiring electrically connected to the sense amplifier and one of the source and drain of the transistor, and a second wiring electrically connected to the capacitor, the capacitor has a material having antiferroelectricity between the first electrode and the second electrode, the second wiring has a function of applying a first potential or a third potential higher than the first potential to the second electrode, the sense amplifier has a function of applying a second potential lower than the first potential to the first wiring, and a function of setting the potential of the first wiring to the third potential when the potential of the first wiring is higher than the reference potential, and setting the potential of the first wiring to the second potential when the potential of the first wiring is lower than the reference potential, the other of the source and drain of the transistor is electrically connected to the first electrode, data is held in the memory cell by holding the first electrode at the second potential and applying the first potential to the second electrode, and data is read from the memory cell by setting the second electrode to the
  • One aspect of the present invention is a semiconductor device that includes a memory cell having a transistor and a capacitor, a sense amplifier, a first wiring electrically connected to the sense amplifier and one of the source and drain of the transistor, and a second wiring electrically connected to the capacitor, the capacitor has a material having antiferroelectricity between the first electrode and the second electrode, the second wiring has a function of applying a first potential or a third potential higher than the first potential to the second electrode, the sense amplifier has a function of applying a second potential lower than the first potential to the first wiring, and a function of setting the potential of the first wiring to the first potential when the potential of the first wiring is higher than the reference potential, and setting the potential of the first wiring to the second potential when the potential of the first wiring is lower than the reference potential, the other of the source and drain of the transistor is electrically connected to the first electrode, data is held in the memory cell by holding the first electrode at the second potential and applying the first potential to the second electrode, and data is read from the memory cell by applying the third potential to the
  • the semiconductor device is preferably such that the reference potential is a potential applied to a third wiring electrically connected to the sense amplifier.
  • the transistor preferably has a semiconductor layer having a channel formation region, and the semiconductor layer preferably contains at least one of indium and zinc.
  • the material is preferably a semiconductor device having hafnium and zirconium.
  • One embodiment of the present invention can provide a semiconductor device that functions as a memory device using a material having antiferroelectricity.
  • one embodiment of the present invention can provide a semiconductor device that requires a small range of electric field for polarization reversal.
  • one embodiment of the present invention can provide a semiconductor device that can hold polarization according to data without using a material with a different work function for an electrode.
  • one embodiment of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects. Therefore, one embodiment of the present invention may not have the effects listed above.
  • the other effects are described below and are not mentioned in this section. Those skilled in the art can derive the other effects from the description in the specification or drawings, etc., and can be extracted appropriately from these descriptions.
  • One embodiment of the present invention has at least one of the effects listed above and other effects.
  • FIG. 1A and 1B are diagrams illustrating an example of the configuration of a semiconductor device.
  • FIG. 2 is a timing chart illustrating the semiconductor device.
  • FIG. 3 is a graph showing an example of the hysteresis characteristic of an antiferroelectric material.
  • 4A to 4C are diagrams illustrating a semiconductor device.
  • FIG. 5 is a diagram for explaining a configuration example of a sense amplifier.
  • FIG. 6 is a timing chart illustrating the semiconductor device.
  • 7A and 7B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 8 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 9 is a timing chart illustrating the semiconductor device.
  • FIG. 1A and 1B are diagrams illustrating an example of the configuration of a semiconductor device.
  • FIG. 2 is a timing chart illustrating the semiconductor device.
  • FIG. 3 is a graph showing an example of the hysteresis characteristic of an antiferroelectric material
  • FIG. 10 is a graph showing an example of the hysteresis characteristic of an antiferroelectric material.
  • 11A and 11B are diagrams illustrating a semiconductor device.
  • FIG. 12 is a diagram for explaining a configuration example of a sense amplifier.
  • FIG. 13 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 14 is a timing chart illustrating the semiconductor device.
  • FIG. 15 is a graph showing an example of the hysteresis characteristic of an antiferroelectric material.
  • 16A to 16D are diagrams illustrating a semiconductor device.
  • FIG. 17 is a diagram for explaining a configuration example of a sense amplifier.
  • FIG. 18 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 19 is a timing chart illustrating the semiconductor device.
  • FIGS. 20A to 20D are diagrams illustrating a semiconductor device.
  • FIG. 21 is a diagram for explaining a configuration example of a sense amplifier.
  • FIG. 22 is a diagram illustrating the crystal structure of hafnium oxide.
  • 23A and 23B are diagrams illustrating a model of the orthorhombic crystal structure of HfZrOx.
  • 24A is a block diagram illustrating a configuration example of a semiconductor device, and FIG 24B is a perspective view illustrating the configuration example of a semiconductor device.
  • 25A to 25D are diagrams illustrating configuration examples of transistors and capacitors.
  • 26A and 26B are diagrams illustrating examples of the configuration of a transistor.
  • 27A and 27B are perspective views showing an example of an electronic component.
  • 28A to 28J are diagrams illustrating an example of an electronic device.
  • 29A to 29E are diagrams illustrating an example of an electronic device.
  • 30A to 30C are diagrams illustrating an example of an electronic device.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having such a circuit, etc. It also refers to any device that can function by utilizing semiconductor characteristics. For example, integrated circuits, chips equipped with integrated circuits, and electronic components that house a chip in a package are examples of semiconductor devices. Also, memory devices, display devices, light-emitting devices, lighting devices, electronic devices, etc. may themselves be semiconductor devices and may have semiconductor devices.
  • arrows may be used to indicate the X direction (direction along the X axis), the Y direction (direction along the Y axis), and the Z direction (direction along the Z axis).
  • the "X direction” is the direction along the X axis, and no distinction is made between the forward direction and the reverse direction unless otherwise specified. The same applies to the "Y direction” and the "Z direction”.
  • the X direction, the Y direction, and the Z direction are directions that intersect with each other. More specifically, the X direction, the Y direction, and the Z direction are directions that are perpendicular to each other.
  • one of the X direction, the Y direction, and the Z direction may be called the “first direction” or “first direction”.
  • the other may be called the “second direction” or “second direction”.
  • the remaining one may be called the "third direction” or "third direction”.
  • ordinal numbers "first,” “second,” and “third” are used to avoid confusion between components. Therefore, they do not limit the number of components. Furthermore, they do not limit the order of the components. For example, a component referred to as “first” in one embodiment of this specification may be a component referred to as “second” in another embodiment or in the claims. Also, for example, a component referred to as “first” in one embodiment of this specification may be omitted in another embodiment or in the claims.
  • electrode B on insulating layer A does not require that electrode B be formed in direct contact with insulating layer A, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • overlap does not limit the state of the stacking order of components.
  • the expression “electrode B overlapping insulating layer A” is not limited to the state in which electrode B is formed on insulating layer A, but does not exclude the state in which electrode B is formed under insulating layer A, the state in which electrode B is formed on the right (or left) side of insulating layer A, and the state in which electrode B is formed in front (or rear) of insulating layer A.
  • electrode B adjacent to insulating layer A does not require that insulating layer A and electrode B are formed in direct contact, and does not exclude the presence of other components (including spaces) between insulating layer A and electrode B.
  • the terms “film” and “layer” can be interchanged depending on the situation.
  • the term “conductive layer” may be changed to the term “conductive film”.
  • the term “insulating film” may be changed to the term “insulating layer”.
  • the term “insulating layer” may be changed to the term “insulating layer”.
  • voltage refers to the potential difference between two points, and potential refers to the electrostatic energy (electrical potential energy) possessed by a unit charge in an electrostatic field at a certain point.
  • potential refers to the electrostatic energy (electrical potential energy) possessed by a unit charge in an electrostatic field at a certain point.
  • a reference potential e.g., ground potential
  • potential and voltage are often used as synonyms. For this reason, in this specification and elsewhere, potential may be read as voltage, and voltage may be read as potential, unless otherwise specified.
  • Electrode may be used as part of a “wiring,” and vice versa.
  • the terms “electrode” and “wiring” include cases where multiple “electrodes” or “wirings” are formed together.
  • a “terminal” may be used as part of a “wiring” or “electrode,” and vice versa.
  • the term “terminal” includes cases where multiple “electrodes,” “wirings,” “terminals,” and the like are formed together.
  • an “electrode” can be part of a “wiring” or “terminal,” and, for example, a “terminal” can be part of a “wiring” or “electrode.”
  • terms such as “electrode,” “wiring,” and “terminal” may be replaced with terms such as "area” depending on the circumstances.
  • wiring may be changed to “signal line”.
  • the term “wiring” may be changed to “power line”.
  • terms such as “signal line” and “power line” may be changed to “wiring”.
  • Terms such as “power line” may be changed to “signal line”.
  • terms such as “signal line” may be changed to “power line”.
  • the term “potential” applied to wiring may be changed to “signal” depending on the circumstances. Also, vice versa, terms such as “signal” may be changed to “potential”.
  • gate refers to a gate electrode and a part or all of a gate wiring.
  • gate wiring refers to wiring that is electrically connected to the gate electrode of at least one transistor.
  • the source refers to the source region, source electrode, and part or all of the source wiring.
  • the source region refers to the region of the semiconductor layer whose resistivity is equal to or lower than a certain value.
  • the source electrode refers to the conductive layer that includes a portion connected to the source region.
  • the source wiring refers to the wiring that is electrically connected to the source electrode of at least one transistor.
  • the drain refers to the drain region, drain electrode, and part or all of the drain wiring.
  • the drain region refers to the region of the semiconductor layer whose resistivity is below a certain value.
  • the drain electrode refers to the conductive layer that is connected to the drain region.
  • the drain wiring refers to the wiring that is electrically connected to the drain electrode of at least one transistor.
  • parallel refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, it also includes cases where the angle is -5° or more and 5° or less.
  • substantially parallel or “roughly parallel” refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less.
  • perpendicular refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, it also includes cases where the angle is 85° or more and 95° or less.
  • substantially perpendicular or “approximately perpendicular” refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
  • conductive layer 242 may be divided into conductive layer 242a and conductive layer 242b.
  • the semiconductor device functions as a memory device having memory cells.
  • the semiconductor device includes a sense amplifier and a plurality of wirings in addition to the memory cells.
  • FIG. 1A is a diagram illustrating an example of the configuration of a semiconductor device.
  • the semiconductor device 10 has a memory cell 100 and a sense amplifier 130.
  • the memory cell 100 has a transistor 110 and a capacitor 120.
  • the gate of transistor 110 is connected to wiring WL.
  • One of the source and drain of transistor 110 is connected to wiring BL.
  • the other of the source and drain of transistor 110 is connected to one electrode of capacitor 120.
  • the other electrode of capacitor 120 is connected to wiring PL.
  • the node where one of the source and drain of the transistor 110 is connected to the capacitor 120 is described as node SN.
  • the conductive or non-conductive state (on or off) of the transistor 110 is controlled in response to a signal supplied to the wiring WL.
  • the transistor 110 functions as a switch.
  • the transistor 110 is preferably a transistor using an oxide semiconductor, which is a type of metal oxide, in a semiconductor layer in which a channel is formed (also referred to as an "OS transistor").
  • an oxide semiconductor which is a type of metal oxide
  • a structure containing at least one of indium and zinc in a semiconductor layer having a channel formation region is preferable. Since an oxide semiconductor has a band gap of 2 eV or more, the off-state current is extremely small. Therefore, when the transistor 110 is turned off, the fluctuation in the potential of the node SN can be reduced. Therefore, compared to a DRAM using a transistor having silicon in a semiconductor layer in which a channel is formed (hereinafter also referred to as an "Si transistor"), the frequency of refresh operations can be reduced. As a result, low power consumption can be achieved.
  • the wiring BL functions as a bit line that connects to the memory cell 100.
  • the wiring WL functions as a word line that connects to the memory cell 100.
  • the wiring PL functions as a storage capacitance line.
  • the wiring BL may be referred to as a first wiring.
  • the wiring PL may be referred to as a second wiring.
  • the circuit symbol attached to capacitor 120 represents a capacitor having antiferroelectric material 122 between electrodes 121A and 121B shown in FIG. 1B.
  • One electrode 121A (first electrode) of capacitor 120 is connected to node SN.
  • the other electrode 121B (second electrode) of capacitor 120 is connected to wiring PL.
  • FIG. 1B illustrates a capacitor with parallel plate type electrodes, but fin type or deep hole stacked type, etc. can also be used.
  • An antiferroelectric material 122 refers to a material that has little or no spontaneous polarization in the absence of an external electric field (an electric field applied to the material from the outside), but exhibits ferroelectricity when an electric field above or below a certain level is applied.
  • a material containing at least one of hafnium and zirconium is preferable.
  • a composite material in which hafnium oxide is doped with zirconium can be made into a material with antiferroelectricity by changing the crystal structure of hafnium oxide, which is mainly monoclinic, to a mainly tetragonal crystal structure.
  • the zirconium content relative to hafnium is large.
  • a composition close thereto includes a range of ⁇ 30% of the desired atomic ratio.
  • a material having antiferroelectricity or an insulator containing a material having antiferroelectricity, may be referred to as an antiferroelectric.
  • a layer of a material having antiferroelectricity may also be referred to as an antiferroelectric layer.
  • a capacitor having such an antiferroelectric layer may also be referred to as an antiferroelectric capacitor.
  • the sense amplifier 130 is controlled by signals SAE, PRE, and EQ, and has the function of amplifying the potential of the wiring BL and wiring BLB.
  • the signal SAE is a signal that controls the function of the sense amplifier 130 to amplify the potential of the wiring BL and wiring BLB.
  • the signal SAE is also called a sense amplifier control signal.
  • the signal PRE is a signal for charging or discharging the wiring BL and wiring BLB to a predetermined potential.
  • the signal PRE is also called a precharge signal.
  • the signal EQ is a signal for balancing the potential difference between the wiring BL and wiring BLB.
  • the sense amplifier 130 has a function of applying a potential V A (also referred to as a first potential) held in the memory cell 100 to the wiring BL.
  • the sense amplifier 130 has a function of setting the wiring BL and the wiring BLB to a potential of 0 V (sometimes referred to as a read potential, a precharge potential, or a second potential) by a signal PRE.
  • the sense amplifier 130 has a function of setting the potentials of the wiring BL and the wiring BLB to a potential V B (also referred to as a third potential) higher than the potential V A or a potential of 0 V according to a signal SAE.
  • the amplification of the potentials of the wiring BL and the wiring BLB according to the signal SAE is performed according to the relationship of the potential with respect to a reference potential V REF .
  • V REF a reference potential
  • the potential of the wiring BL is a potential V B
  • the potential of the wiring BLB is 0 V.
  • the potential of the wiring BL is lower than the reference potential V REF
  • the potential of the wiring BL is a potential 0 V
  • the potential of the wiring BLB is a potential V B.
  • the potential VA is a potential higher than the potential 0V.
  • the material having antiferroelectricity has hysteresis between the polarization of 0 and positive (or 0 and negative). Therefore, the polarization inversion of the material 122 having antiferroelectricity is caused by increasing the positive or negative external electric field, or by setting the electric field to zero.
  • the electric field applied to the capacitor 120 varies depending on factors such as the thickness of the material 122 of the capacitor 120. In this specification and other documents, the potential difference applied to the capacitor 120 may be interpreted as an electric field.
  • the wiring PL has a function of applying a potential of 0 V to the other electrode 121B of the capacitor 120.
  • the wiring PL is described as being at 0 V, but it may be at any potential as long as an electric field that causes the ferroelectricity of the material 122 having antiferroelectricity to be expressed and the polarization of the material 122 having antiferroelectricity to be inverted between potentials V A and V B can be applied to the capacitor 120.
  • the sense amplifier 130 is preferably configured with a Si transistor. With this configuration, when the transistor 110 is configured with an OS transistor, the sense amplifier 130 and the memory cell 100 can be stacked. This shortens the signal propagation distance between the driver circuit having the sense amplifier 130 and the memory array having the memory cell 100. This reduces the resistance and parasitic capacitance between the driver circuit and the memory array, thereby reducing power consumption and signal delay.
  • the wiring BLB is a wiring that provides a reference potential VREF for amplifying the potential read from the memory cell 100 to the wiring BL in the sense amplifier 130.
  • the reference potential VREF is supplied via a switch SW2 connected to the wiring BLB.
  • the on/off state of the switch SW2 is controlled by a signal SWBLB.
  • FIG. 1A also illustrates a switch SW1 that supplies the reference potential VREF to the wiring BL, and the on/off state of the switch SW1 is controlled by a signal SWBL.
  • the switch SW1 is used when reading data from a memory cell (not shown) connected to the wiring BLB.
  • FIG. 2 is a timing chart explaining a method for driving the semiconductor device 10 shown in FIG. 1A.
  • FIG. 3 is a graph showing an example of the hysteresis characteristics of the antiferroelectric material 122 explained in FIG. 1B.
  • FIG. 4A to FIG. 4C are diagrams explaining the hysteresis characteristics of the antiferroelectric material 122 corresponding to the periods of the timing chart shown in FIG. 2.
  • FIG. 2 shows schematic signal waveforms and potentials of wiring WL, wiring BL, wiring PL, signal EQ, signal PRE, signal SAE, node SN, wiring BLB, and signal SWBLB in the semiconductor device 10 shown in FIG. 1A.
  • the signals EQ, PRE, and SAE are at H level, each function of the sense amplifier 130 becomes active (active state), and when they are at L level, each function of the sense amplifier 130 becomes inactive (inactive state).
  • the signal SWBLB is at H level, the switch SW1 turns on, and when it is at L level, it turns off.
  • a period T0 shown in Fig. 2 is a retention period.
  • the capacitor 120 of the memory cell 100 is caused to retain a polarization corresponding to data.
  • the node SN is set to a potential VA
  • the wiring PL is set to 0 V.
  • the capacitor 120 is placed in a state in which a potential difference -VA is applied, as shown in Fig. 3.
  • a state of polarization P D0 corresponding to data 0 (D 0 ) and a state of polarization P D1 corresponding to data 1 (D 1 ) are retained.
  • the signal EQ is set to L level
  • the signal PRE is set to H level.
  • the wirings BL and BLB have a potential of 0 V. Since the wiring WL is at L level, the potential VA of the node SN is maintained. Since there is no change in the potential of the wiring PL, the polarization of the antiferroelectric material 122 is maintained.
  • the wiring WL is set to the H level, and the data held in the memory cell 100 is read out to the wiring BL.
  • the transistor 110 is turned on, and the charge held in the capacitor 120 is distributed between the wiring BL and the transistor 110.
  • the amount of charge held in the capacitor 120 varies depending on the magnitude of the polarization held in the material 122 having antiferroelectricity.
  • the absolute value of the polarization (P D0 ) corresponding to data 0 (D 0 ) is smaller than the polarization (P D1 ) corresponding to data 1 (D 1 ). Therefore, the capacitor 120 holding the state of data 1 holds a smaller amount of charge than the capacitor 120 holding the state of data 0.
  • the signal SWBLB is set to an H level, and the potential of the wiring BLB is set to the reference potential VREF .
  • the material 122 having antiferroelectricity changes its polarization state because the applied electric field changes.
  • the material 122 is given an electric field that passes through a state of zero polarization by making the potential of the node SN the potential of the wiring PL or approaching the potential of the wiring PL. Since the potential of the electrodes at both ends of the capacitor 120 approaches 0V, the polarization of the material 122 according to data 0 (D 0 ) and data 1 (D 1 ) becomes zero or a state close to zero.
  • the state of zero polarization of the material 122 or a state close to zero refers to a state in which an electric field is applied so that the polarization state according to data 0 (D 0 ) (shown in FIG.
  • a period T3 shown in FIG. 2 is a period in which the signal SAE is set to H level and the potentials of the wirings BL and BLB are amplified depending on the level of the wiring BL and the reference potential VREF .
  • the data 1 (Data1) state the potentials of the wiring BL and the node SN are closer to the potential VA , so the potential of the wiring BL is higher than the reference potential VREF .
  • the sense amplifier 130 amplifies the potential of the wiring BL to the potential VB . Since the transistor 110 is in a conductive state, the node SN also behaves in the same way.
  • the wiring BLB is discharged to 0 V.
  • the potentials of the wiring BL and the node SN are closer to 0 V, so that the potential of the wiring BL is lower than the reference potential VREF .
  • the sense amplifier 130 discharges the potential of the wiring BL to 0 V. Since the transistor 110 is on, the node SN also behaves in the same manner.
  • the wiring BLB is amplified to the potential VB .
  • the polarization state of the material 122 having antiferroelectricity changes because the electric field applied changes.
  • the potential of the node SN of the material 122 becomes 0V, so that the polarization of the material 122 becomes zero (dotted arrow in FIG. 4B ).
  • the potential of the node SN of the material 122 becomes potential VB , and the potential difference ⁇ VB shown in FIG. 4B is applied to the capacitor 120 (dashed arrow in FIG. 4B ). Therefore, an electric field that reverses the polarization is applied to the material 122.
  • the signal SAE is at an L level, and then in a period T5, the signal EQ is at an H level, and the wiring BL has a potential V A.
  • the wirings BL and BLB have the same potential, V A. Since the wiring WL is at an H level, the node SN has the potential V A.
  • the polarization state of the antiferroelectric material 122 changes because the applied electric field changes.
  • the potential of the node SN becomes potential V A , so that the material 122 is polarized in the holding state (dotted arrow in FIG. 4C ).
  • the potential of the node SN becomes potential V A , so that the material 122 is polarized in the holding state (dashed arrow in FIG. 4C ).
  • the period T0 after the period T5 is again a retention period.
  • the remanent polarization corresponding to data 0 (D 0 ) is retained in a state of polarization P D0
  • the remanent polarization corresponding to data 1 (D 1 ) is retained in a state of polarization P D1 .
  • the sense amplifier 130 has a circuit 131 that performs amplification according to the potential difference between the wiring BL and the wiring BLB, which operates with the signal SAE and the signal SAEB (the inverted signal of the signal SAE).
  • the sense amplifier 130 has a circuit 132 that charges or discharges the wiring BL and the wiring BLB to a predetermined potential with the signal PRE.
  • the sense amplifier 130 has a circuit 133 for balancing the potential difference between the wiring BL and the wiring BLB with the signal EQ.
  • the sense amplifier 130 has a circuit 134 that transmits the potential of the wiring BL and the potential of the wiring BLB to the potential of the wiring S/A_OUT and the wiring S/A_OUTB with the signal CSEL.
  • the circuit 131 includes transistors M11 to M16, which are n-channel transistors or p-channel transistors.
  • the wiring VBL is a wiring to which a potential VB is applied.
  • the wiring VGL is a wiring to which a potential of 0 V is applied.
  • the circuit 132 has transistors M21 and M22, which are n-channel transistors.
  • the transistors in the circuit 133 may be p-channel transistors.
  • the wiring VGL is a wiring to which a potential of 0 V is applied.
  • the circuit 132 sets the potential of the wiring BL and the wiring BLB to a potential of 0 V by setting the signal PRE to an H level.
  • the circuit 133 includes n-channel transistors M31 to M33.
  • the potentials of the wiring BL and the wiring BLB can be set to the potential VA of the wiring VAL, and the potentials of the wiring BL and the wiring BLB can be set to the same potential.
  • the circuit 134 has n-channel transistors M41 and M42. By setting the signal CSEL to the H level, the circuit 134 can output the potentials of the wiring BL and wiring BLB to the outside via the wiring S/A_OUT and wiring S/A_OUTB.
  • the sense amplifier 130 shown in FIG. 5 has the configuration of circuits 131 to 134, and thus has the following functions: supplying the potential V A held in the memory cell 100 to the wiring BL; setting the potential of the wiring BL and the wiring BLB to 0 V; and setting the potential of the wiring BL to a potential V B and the potential of the wiring BLB to 0 V when the potential of the wiring BL is higher than a reference potential V REF ; and setting the potential of the wiring BL to a potential 0 V and the potential of the wiring BLB to a potential V B when the potential of the wiring BL is lower than the reference potential V REF .
  • the wiring BL has a potential of V A.
  • the period T0 may be divided into a period T0-1 and a period T0-2, and the wiring BL may have a potential of V A in the period T0-1 and a potential of 0 V in the period T0-2.
  • the period in which the wiring BL has a potential of V A can be shortened.
  • the period T0-1 and the period T0-2 may be alternately switched.
  • FIGS. 7A and 7B are diagrams illustrating a modified example of the transistor 110 in the semiconductor device 10 shown in FIG. 1A.
  • the transistor 110A shown in FIG. 7A has a backgate, and is connected to a wiring VBL for applying a backgate voltage to the backgate.
  • the backgate voltage can be adjusted to improve the electrical characteristics of the transistor, such as the threshold voltage.
  • the transistor 110B shown in FIG. 7B has a backgate and is connected to the wiring WL. This configuration can increase the amount of current flowing through the transistor 110B.
  • data is stored in a capacitor having an antiferroelectric material by applying an electric field, and when reading, an electric field is applied to the antiferroelectric material so that the polarization state when data is stored is achieved.
  • an electric field is applied to the antiferroelectric material so that the polarization state of the antiferroelectric material passes through a zero state, data corresponding to the polarization state when data is stored is read, and an electric field is applied to reverse the polarization of the antiferroelectric material, thereby returning the polarization state to the state when data is stored.
  • FIG. 8 is a diagram illustrating an example of the configuration of a semiconductor device.
  • the semiconductor device 10A has a memory cell 100 and a sense amplifier 130A.
  • the memory cell 100 has a transistor 110 and a capacitor 120.
  • Sense amplifier 130A is controlled by signals SAE and EQ, and has the function of amplifying the potential difference between wiring BL and wiring BLB.
  • the difference from sense amplifier 130 described in embodiment 1 is the presence or absence of signal PRE.
  • FIG. 9 is a timing chart explaining a method for driving the semiconductor device 10A shown in FIG. 8.
  • FIG. 10 is a graph showing an example of the hysteresis characteristics of the antiferroelectric material 122 explained in FIG. 8.
  • FIG. 11A and FIG. 11B are diagrams explaining the hysteresis characteristics of the antiferroelectric material 122 corresponding to the period of the timing chart shown in FIG. 9.
  • FIG. 9 shows schematic signal waveforms and potentials of the wiring WL, wiring BL, wiring PL, signal EQ, signal SAE, node SN, wiring BLB, and signal SWBLB shown in the semiconductor device 10A shown in FIG. 8.
  • the signals EQ and SAE are at H level, each function of the sense amplifier 130 becomes active (active state), and when they are at L level, each function of the sense amplifier 130 becomes inactive (inactive state).
  • a period T10 shown in FIG. 9 is a retention period.
  • the capacitor 120 of the memory cell 100 is caused to retain a polarization state corresponding to data.
  • the node SN and the wiring PL are set to 0V.
  • the node SN is set to a potential VB , and the wiring PL is set to 0V.
  • a state of polarization P D1 corresponding to data 1 (D 1 ) is retained by applying a potential difference ⁇ VB to the capacitor 120.
  • a period T11 shown in FIG. 9 is a period in which the signal EQ is set to the L level, the wiring WL is set to the H level, and the data held in the memory cell 100 is read out to the wiring BL.
  • the transistor 110 is in a conductive state, and the charge held in the capacitor 120 is distributed between the wiring BL and the wiring BL.
  • the amount of charge held in the capacitor 120 changes depending on the polarization state of the material 122 having antiferroelectricity.
  • the capacitor 120 holding the state of data 1 holds a larger amount of charge than the capacitor 120 holding the state of data 0. Therefore, when the charge is distributed between the wiring BL held at a potential 0V and the potential V B held at the node SN, in the state of data 1, the potential of the wiring BL and the node SN changes to 0V, but the change is gradual. When charge is distributed between the wiring BL held at a potential of 0 V and the node SN held at a potential of 0 V, the potentials of the wiring BL and the node SN become 0 V in the data 0 state.
  • the signal SWBLB is set to an H level, and the potential of the wiring BLB is set to the reference potential VREF .
  • the material 122 having antiferroelectricity changes its polarization state because the applied electric field changes.
  • the material 122 is given an electric field that passes through a state of zero polarization by bringing the potential of the node SN to the potential of the wiring PL or approaching the potential of the wiring PL.
  • the polarization (P D1 ) corresponding to data 1 (D 1 ) changes toward zero because the potential of the node SN connected to the electrode of the capacitor 120 approaches 0V.
  • the polarization of the material 122 changes to become smaller due to the change in the electric field (dotted arrow in FIG. 11A), the change is gradual because the amount of charge held by the capacitor 120 that holds the state of data 1 is large.
  • the polarization (P D0 ) corresponding to data 0 (D 0 ) does not change in magnitude of polarization because the potential of the electrodes at both ends of the capacitor 120 remains at 0V (dashed arrow in FIG. 11A ).
  • the signal SAE is set to H level and the potentials of the wirings BL and BLB are amplified according to the relationship between the level of the wiring BL and the reference potential VREF .
  • the sense amplifier 130 amplifies the potential of the wiring BL to a potential VB . Since the transistor 110 is in a conductive state, the node SN also behaves in the same way.
  • the wiring BLB is discharged to 0 V.
  • the potentials of the wiring BL and the node SN are 0 V, so that the potential of the wiring BL is lower than the reference potential VREF .
  • the sense amplifier 130 discharges the potential of the wiring BL to 0 V. Since the transistor 110 is on, the node SN also behaves in the same manner.
  • the wiring BLB is amplified to the potential VB .
  • the polarization state of the antiferroelectric material 122 changes because the applied electric field changes.
  • the potential of the node SN becomes 0V, so the polarization of the material 122 becomes zero (dotted arrow in FIG. 11B ).
  • the potential of the node SN becomes potential VB , and a potential difference ⁇ VB is applied to the capacitor 120 (dashed arrow in FIG. 11B ). Therefore, the polarization of the material 122 is inverted.
  • the wiring WL is set to the L level.
  • the potential VB of the node SN is held.
  • a period T10 following the period T13 is again a holding period, that is, a period during which the polarization corresponding to the data is held in the capacitor 120.
  • the signal EQ is set to the H level
  • the signal SAE is set to the L level
  • the wirings BL and BLB are set to 0 V.
  • a state of polarization P D1 is held for the polarization corresponding to data 1 (D 1 ).
  • FIG. 12 is a diagram for explaining a configuration example of the sense amplifier 130A shown in FIG. 7.
  • the same parts as the sense amplifier 130 explained in FIG. 5 of the first embodiment or parts having similar functions may be the same as in the first embodiment, and a repeated explanation thereof will be omitted. A detailed explanation of the same parts will also be omitted.
  • Sense amplifier 130A has a configuration in which circuit 133 in sense amplifier 130 described in FIG. 5 is omitted. In addition, in sense amplifier 130A, by setting signal EQ to the H level in circuit 133, the potentials of wiring BL and wiring BLB can be set to 0V, and the potentials of wiring BL and wiring BLB can be set to the same potential.
  • the sense amplifier 130A can have the following functions: set the potential of the wiring BL and the wiring BLB to 0 V; set the potential of the wiring BL to VB and the potential of the wiring BLB to 0 V when the potential of the wiring BL is higher than the reference potential VREF ; and set the potential of the wiring BL to 0 V and the potential of the wiring BLB to VB when the potential of the wiring BL is lower than the reference potential VREF.
  • data is stored in a capacitor having an antiferroelectric material by applying an electric field, and when reading, an electric field is applied to the antiferroelectric material so that the polarization state when data is stored is achieved.
  • an electric field is applied to the antiferroelectric material so that the polarization of the antiferroelectric material passes through a zero state, data corresponding to the polarization when data is stored is read, and an electric field is applied to reverse the polarization of the antiferroelectric material, thereby returning the polarization state to that when data is stored.
  • FIG. 13 is a diagram illustrating an example of the configuration of a semiconductor device.
  • the semiconductor device 10B has a memory cell 100 and a sense amplifier 130B.
  • the memory cell 100 has a transistor 110 and a capacitor 120.
  • the other electrode of the capacitor 120 is connected to the wiring PL_A.
  • Sense amplifier 130B is controlled by signals SAE and EQ, and has the function of amplifying the potential difference between wiring BL and wiring BLB.
  • the sense amplifier 130B has a function of applying a potential of 0 V (also referred to as a second potential) held in the memory cell 100 to the wiring BL.
  • the sense amplifier 130B has a function of setting the potentials of the wiring BL and the wiring BLB to a potential V A (also referred to as a first potential) or a potential of 0 V in response to a signal SAE.
  • the potentials of the wiring BL and the wiring BLB are amplified in response to the signal SAE depending on whether they are high or low with respect to a reference potential V REF .
  • the potential of the wiring BL when the potential of the wiring BL is higher than the reference potential V REF , the potential of the wiring BL becomes a potential V A , and the potential of the wiring BLB becomes 0 V.
  • the potential of the wiring BL is lower than the reference potential V REF , the potential of the wiring BL becomes a potential 0 V, and the potential of the wiring BLB becomes a potential V A.
  • the wiring PL_A has a function of applying a potential V A or a potential V B to the other electrode 121B of the capacitor 120.
  • the wiring PL_A is configured to apply different potentials when reading data and when storing data. Specifically, the wiring PL_A applies a potential V A when reading data and applies a potential V B when storing data.
  • a potential difference VA (or -VA ) is applied to the capacitor 120 between a potential VA and a potential of 0 V, so that even the material 122 having antiferroelectricity can be used as a material that exhibits ferroelectricity.
  • a potential difference of 0 V is applied to the capacitor 120, so that the polarization of the material 122 having antiferroelectricity can be inverted.
  • FIG. 14 is a timing chart explaining a method for driving the semiconductor device 10B shown in FIG. 13.
  • FIG. 15 is a graph showing an example of the hysteresis characteristics of the antiferroelectric material 122 of the capacitor 120.
  • FIG. 16A to FIG. 16D are diagrams explaining the hysteresis characteristics of the antiferroelectric material 122 corresponding to the period of the timing chart shown in FIG. 14.
  • FIG. 14 shows schematic signal waveforms and potentials of the wiring WL, wiring BL, wiring PL_A, signal EQ, signal SAE, node SN, wiring BLB, and signal SWBLB shown in the semiconductor device 10B shown in FIG. 13.
  • the signals EQ and SAE are at H level, each function of the sense amplifier 130B becomes active (active state), and when they are at L level, each function of the sense amplifier 130B becomes inactive (inactive state).
  • a period T20 shown in Fig. 14 is a retention period.
  • the capacitor 120 of the memory cell 100 is caused to retain a polarization corresponding to data.
  • the node SN is set to a potential of 0 V
  • the wiring PL_A is set to a potential of V A.
  • the capacitor 120 is placed in a state in which a potential difference V A is applied, as shown in Fig. 15.
  • a state of polarization P D0 corresponding to data 0 (D 0 ) and a state of polarization P D1 corresponding to data 1 (D 1 ) are retained.
  • the wiring WL is set to the H level and the wiring PL_A is set to the potential VB , and data stored in the memory cell 100 is read out to the wiring BL.
  • the transistor 110 is turned on, and the charge stored in the capacitor 120 is distributed between the wiring BL and the wiring BL.
  • the capacitor 120 changes to a potential difference VB by switching the wiring PL_A from the potential VA to the potential VB .
  • the polarization (P D0 ) corresponding to data 0 (D 0 ) changes little in response to the change from the potential difference V A to the potential difference VB .
  • the polarization (P D1 ) corresponding to data 1 (D 1 ) changes little in response to the change from the potential difference V A to the potential difference VB . Therefore, in the capacitor 120 that holds the state of data 1, the potential that changes due to the capacitive coupling caused by switching the wiring PL_A from the potential V A to the potential VB is large. On the other hand, in the capacitor 120 that holds the data 0 state, the potential that changes due to capacitive coupling caused by switching the potential of the wiring PL_A from the potential VA to the potential VB is small. As a result, in the data 1 state, the potentials of the wiring BL and the node SN are closer to the potential VA . In addition, in the data 0 state, the potentials of the wiring BL and the node SN are closer to the potential 0 V.
  • the signal SWBLB is set to an H level, and the potential of the wiring BLB is set to the reference potential VREF .
  • the material 122 having antiferroelectricity changes its polarization state because the electric field applied thereto changes.
  • the wiring PL switches from the electric potential VA to the electric potential VB , and thus the material 122 is provided with an electric field due to the electric potential difference VB , so that the polarization of the material 122 according to data 0 (D 0 ) and data 1 (D 1 ) approaches or approaches the electric field due to the electric potential difference VB .
  • the polarization of the material 122 approaches or approaches the electric field due to the electric potential difference VB , which means that an electric field is applied so that the polarization state according to data 0 (D 0 ) (shown in FIG.
  • the signal SAE is set to an H level and the potentials of the wirings BL and BLB are amplified depending on the level of the wiring BL and the reference potential VREF .
  • the data 1 (Data1) state the potentials of the wiring BL and the node SN are closer to the potential V A , so the potential of the wiring BL is higher than the reference potential V REF .
  • the sense amplifier 130B amplifies the potential of the wiring BL to the potential V A. Since the transistor 110 is in a conductive state, the node SN also behaves in a similar manner.
  • the wiring BLB is discharged to 0 V.
  • the potentials of the wiring BL and the node SN are close to 0 V, so that the potential of the wiring BL is lower than the reference potential VREF .
  • the sense amplifier 130B discharges the potential of the wiring BL to 0 V. Since the transistor 110 is on, the node SN also behaves in the same manner.
  • the wiring BLB is amplified to a potential V A.
  • the polarization state of the antiferroelectric material 122 changes as the electric field applied to it changes.
  • the potential of the node SN of the material 122 becomes 0 V
  • the polarization of the material 122 becomes an electric field state due to the potential difference V B (dotted arrow in FIG. 16B ).
  • the potential of the node SN of the material 122 becomes a potential V A
  • the potential difference V A is applied to the capacitor 120 as shown in FIG. 16B (dashed arrow in FIG. 16B ).
  • the period T22_2 shown in FIG. 14 is a period in which the wiring PL_A is set to a potential V A.
  • the applied electric field changes in the material 122 having antiferroelectricity, and therefore the polarization state of the material 122 changes.
  • the potential of the node SN becomes 0 V
  • the polarization of the material 122 becomes an electric field state due to the potential difference V A (dotted arrow in FIG. 16C ).
  • the potentials of the wiring PL_A and the node SN both become potential V A
  • the capacitor 120 becomes a state in which a potential difference of 0 V is applied as shown in FIG. 16C (dashed arrow in FIG. 16C ). Therefore, an electric field that inverts the polarization is applied to the material 122.
  • signal SAE is at L level
  • signal EQ is at H level
  • wiring BL has a potential of 0 V.
  • Wirings BL and BLB have the same potential of 0 V. Since wiring WL is at H level, node SN has a potential of 0 V.
  • the polarization state of the antiferroelectric material 122 changes because the electric field applied to it changes.
  • the potential of the wiring PL_A is V A and the potential of the node SN is 0 V, so that the material 122 is polarized in the holding state (dotted arrow in FIG. 16D ).
  • the potential of the wiring PL_A is V A and the potential of the node SN is 0 V, so that the material 122 is polarized in the holding state (dashed arrow in FIG. 16D ).
  • the period T20 after the period T24 is again a retention period.
  • the remanent polarization corresponding to data 0 (D 0 ) is retained in a state of polarization P D0
  • the remanent polarization corresponding to data 1 (D 1 ) is retained in a state of polarization P D1 .
  • FIG. 17 is a diagram for explaining a configuration example of the sense amplifier 130B shown in FIG. 13. Note that in the sense amplifier 130B, the same parts as the sense amplifier 130 explained in FIG. 5 of the first embodiment or parts having similar functions may be the same as in the first embodiment, and a repeated explanation thereof will be omitted. Also, a detailed explanation of the same parts will be omitted.
  • the signal SAE is set to an H level (the signal SAEB is set to an L level), so that the potentials of the wiring BL and the wiring BLB can be set to the potential VA of the wiring VAL or the potential of the wiring VGL of 0 V.
  • the signal EQ is set to an H level, so that the potentials of the wiring BL and the wiring BLB can be set to the potential of the wiring VGL of 0 V and the potentials of the wiring BL and the wiring BLB can be set to the same potential.
  • the sense amplifier 130B shown in FIG. 17 can have the following functions: a function of setting the wiring BL and the wiring BLB to a potential of 0 V; and a function of setting the potential of the wiring BL to a potential V A and the potential of the wiring BLB to 0 V when the potential of the wiring BL is higher than the reference potential V REF; and a function of setting the potential of the wiring BL to a potential of 0 V and the potential of the wiring BLB to a potential V A when the potential of the wiring BL is lower than the reference potential V REF .
  • FIG. 18 illustrates an example of the configuration of a semiconductor device.
  • the semiconductor device 10C has a memory cell 100 and a sense amplifier 130C.
  • the memory cell 100 has a transistor 110 and a capacitor 120.
  • the other electrode of the capacitor 120 is connected to the wiring PL_A.
  • Sense amplifier 130C is controlled by signals SAE and EQ, and has the function of amplifying the potential difference between wiring BL and wiring BLB.
  • the sense amplifier 130C has a function of applying a potential of 0 V (also referred to as a second potential) held in the memory cell 100 to the wiring BL.
  • the sense amplifier 130C has a function of setting the potentials of the wiring BL and the wiring BLB to a potential VB (also referred to as a third potential) or a potential of 0 V in response to a signal SAE.
  • the potentials of the wiring BL and the wiring BLB are amplified in response to the signal SAE in accordance with the level relationship with a reference potential VREF . For example, when the potential of the wiring BL is higher than the reference potential VREF , the potential of the wiring BL is a potential VB , and the potential of the wiring BLB is a potential of 0 V. When the potential of the wiring BL is lower than the reference potential VREF , the potential of the wiring BL is a potential of 0 V, and the potential of the wiring BLB is a potential VB .
  • the wiring PL_A has a function of applying a potential V A or a potential V B to the other electrode 121B of the capacitor 120.
  • the wiring PL_A is configured to apply different potentials when reading data and when storing data. Specifically, the wiring PL_A applies a potential V A when reading data and applies a potential V B when storing data.
  • the material 122 having antiferroelectricity can be used as a material that exhibits ferroelectricity by applying a potential difference VA (or -VA ) to the capacitor 120 using a potential VA and a potential of 0 V.
  • VA potential difference
  • the polarization of the material 122 having antiferroelectricity can be inverted by applying a potential difference -VA to the capacitor 120 using a potential VA and a potential of 0 V.
  • FIG. 19 is a timing chart explaining a method for driving the semiconductor device 10C shown in FIG. 18.
  • FIGS. 20A to 20D are diagrams explaining the hysteresis characteristics of the antiferroelectric material 122 corresponding to the periods of the timing chart shown in FIG. 19.
  • the polarization state of the antiferroelectric material 122 during the retention period is the same as that explained in the graph of the hysteresis characteristics of the antiferroelectric material 122 shown in FIG. 15.
  • FIG. 19 shows schematic signal waveforms and potentials of the wiring WL, wiring BL, wiring PL_A, signal EQ, signal SAE, node SN, wiring BLB, and signal SWBLB shown in the semiconductor device 10C shown in FIG. 18.
  • the signals EQ and SAE are at H level, each function of the sense amplifier 130C becomes active (active state), and when they are at L level, each function of the sense amplifier 130C becomes inactive (inactive state).
  • the period T30 shown in FIG. 19 is a retention period.
  • the period T30 is the same as the period T20 described above.
  • the wiring WL is set to the H level and the wiring PL_A is set to the potential VB , and data held in the memory cell 100 is read to the wiring BL.
  • the period T31 is similar to the description of the period T21 described above.
  • the polarization state of the antiferroelectric material 122 changes as the electric field applied to it changes. Specifically, this refers to a state in which an electric field is applied so that the polarization state according to data 0 (D 0 ) (shown in FIG. 15 ) changes to the state of the electric field due to the potential difference VB (dotted arrow in FIG. 20A ), or a state in which an electric field is applied so that the polarization state according to data 1 (D 1 ) (shown in FIG. 15 ) changes to the state of the electric field being 0 (dashed arrow in FIG. 20A ).
  • 19 is a period in which the signal SAE is set to H level and the potentials of the wirings BL and BLB are amplified according to the level relationship between the wiring BL and the reference potential VREF .
  • the data 1 (Data1) state the potentials of the wiring BL and the node SN are closer to the potential VA , so the potential of the wiring BL is higher than the reference potential VREF .
  • the sense amplifier 130C amplifies the potential of the wiring BL to the potential VB . Since the transistor 110 is in a conductive state, the node SN also behaves in the same way.
  • the wiring BLB is discharged to 0 V.
  • the potentials of the wiring BL and the node SN are closer to 0 V, so that the potential of the wiring BL is lower than the reference potential VREF .
  • the sense amplifier 130C discharges the potential of the wiring BL to 0 V. Since the transistor 110 is on, the node SN also behaves in the same manner.
  • the wiring BLB is amplified to the potential VB .
  • the polarization state of the material 122 having antiferroelectricity changes because the electric field applied to it changes.
  • the potential of the node SN of the material 122 is 0 V
  • the polarization of the material 122 is in the state of an electric field due to the potential difference VB (dotted arrow in FIG. 20B ).
  • the potential of the node SN of the material 122 is VB
  • the potential difference of 0 V is applied to the capacitor 120 as shown in FIG. 20B (dashed arrow in FIG. 20B ).
  • the period T32_2 shown in FIG. 19 is a period in which the wiring PL_A is set to a potential V A.
  • the applied electric field changes in the material 122 having antiferroelectricity, and therefore the polarization state of the material 122 changes.
  • the potential of the node SN becomes 0 V
  • the polarization of the material 122 becomes an electric field state due to the potential difference V A (dotted arrow in FIG. 20C ).
  • the potentials of the wiring PL_A and the node SN both become potential V B
  • the capacitor 120 becomes a state in which the potential difference ⁇ V A is applied as shown in FIG. 20C (dashed arrow in FIG. 20C ). Therefore, an electric field that inverts the polarization is applied to the material 122.
  • signal SAE is at L level
  • signal EQ is at H level
  • wiring BL has a potential of 0 V.
  • Wirings BL and BLB have the same potential of 0 V. Since wiring WL is at H level, node SN has a potential of 0 V.
  • the polarization state of the antiferroelectric material 122 changes because the electric field applied to it changes.
  • the potential of the wiring PL_A is V A and the potential of the node SN is 0 V, so that the material 122 is polarized in the holding state (dotted arrow in FIG. 20D ).
  • the potential of the wiring PL_A is V A and the potential of the node SN is 0 V, so that the material 122 is polarized in the holding state (dashed arrow in FIG. 20D ).
  • the period T30 after the period T34 is again a retention period.
  • the remanent polarization corresponding to data 0 (D 0 ) is retained in a state of polarization P D0
  • the remanent polarization corresponding to data 1 (D 1 ) is retained in a state of polarization P D1 .
  • FIG. 21 is a diagram for explaining a configuration example of the sense amplifier 130C shown in FIG. 18. Note that in the sense amplifier 130C, the same parts as the sense amplifier 130 explained in FIG. 5 of the first embodiment or parts having similar functions may be the same as in the first embodiment, and a repeated explanation thereof will be omitted. Also, a detailed explanation of the same parts will be omitted.
  • the signal SAE in the circuit 131 is set to an H level (signal SAEB is set to an L level), so that the potentials of the wirings BL and BLB can be set to VB or 0 V.
  • the signal EQ in the circuit 133 is set to an H level, so that the potentials of the wirings BL and BLB can be set to 0 V and the potentials of the wirings BL and BLB can be set to the same potential.
  • the sense amplifier 130C can have the following functions: set the wiring BL and the wiring BLB to a potential of 0 V; set the wiring BL to a potential VB and the wiring BLB to a potential of 0 V when the potential of the wiring BL is higher than the reference potential VREF ; and set the wiring BL to a potential of 0 V and the wiring BLB to a potential VB when the potential of the wiring BL is lower than the reference potential VREF .
  • data is stored in a capacitor having an antiferroelectric material by applying an electric field, and when reading, an electric field is applied to the antiferroelectric material so that the polarization state when data is stored is achieved.
  • an electric field is applied to the antiferroelectric material so that the polarization of the antiferroelectric material passes through a zero state, data corresponding to the polarization when data is stored is read, and an electric field is applied to reverse the polarization of the antiferroelectric material, thereby returning the polarization state to that when data is stored.
  • Examples of the material 122 having antiferroelectricity include metal oxides such as hafnium oxide, zirconium oxide, and HfZrOx (where x is a real number greater than 0).
  • an antiferroelectric material is a metal oxide in which element J1 (here, element J1 is one or more selected from zirconium (Zr), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.) is added to hafnium oxide.
  • element J1 is one or more selected from zirconium (Zr), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.
  • the ratio of the number of hafnium atoms to the number of atoms of element J1 can be set appropriately, and for example, the number of hafnium atoms to the number of atoms of element J1 may be set to 1:1 or close to that.
  • element J2 is one or more selected from hafnium (Hf), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.
  • Hf hafnium
  • Si silicon
  • Al aluminum
  • Y yttrium
  • La lanthanum
  • the ratio of the number of zirconium atoms to the number of elements J2 can be set appropriately; for example, the ratio of the number of zirconium atoms to the number of elements J2 can be set to 1:1 or close to that.
  • piezoelectric ceramics having a perovskite structure such as PbTiO x , barium strontium titanate (BST), strontium titanate, lead zirconate titanate (PZT), strontium bismuth tantalate (SBT), bismuth ferrite (BFO), and barium titanate, may be used.
  • a material having antiferroelectricity for example, a mixture or compound made of multiple metal oxides selected from the materials listed above can be used.
  • hafnium oxide or a material containing hafnium oxide and zirconium oxide is preferable because it can retain antiferroelectricity even when processed into a thin film of a few nm.
  • an antiferroelectric layer that can be thinned as a dielectric, etc. it is possible to manufacture semiconductor devices that include semiconductor elements such as miniaturized capacitors.
  • FIG. 22 is a model diagram for explaining the crystal structure of hafnium oxide (HfO 2 in this embodiment).
  • Hafnium oxide is known to have various crystal structures, and can have crystal structures such as cubic (cubic, space group: Fm-3m), tetragonal (tetragonal, space group: P4 2 /nmc), orthorhombic (orthorhombic, space group: Pbc2 2 ), and monoclinic (monoclinic, space group: P2 1 /c) shown in FIG. 22.
  • each of the above crystal structures can undergo a phase change. For example, by doping hafnium oxide with zirconium to form a composite material, the crystal structure of hafnium oxide, which is mainly monoclinic, can be changed to a crystal structure mainly orthorhombic.
  • the composite material When the above-mentioned composite material is formed by alternately depositing hafnium oxide and zirconium oxide in a composition of approximately 1:1 using an atomic layer deposition (ALD) method or the like, the composite material has an orthorhombic crystal structure. Alternatively, the composite material has an amorphous structure. The amorphous structure can then be converted into an orthorhombic crystal structure by subjecting the composite material to a heat treatment or the like.
  • ALD atomic layer deposition
  • FIG. 23A and 23B are model diagrams of the crystal structure of HfZrOx , here Hf0.5Zr0.5O2 .
  • the directions of the a-axis, b-axis, and c-axis are also shown in Fig. 23A and Fig. 23B.
  • Fig. 23A and Fig. 23B are models in which the atomic arrangement is optimized by first-principles calculations on the orthorhombic structure ( Pca21 ) of HfO2 .
  • HfZrOx can have either the atomic arrangement shown in FIG. 23A or the atomic arrangement shown in FIG. 23B. Therefore, an externally applied electric field displaces some of the oxygen atoms in HfZrOx, causing polarization inside.
  • some of the oxygen atoms are displaced in the c-axis direction, and polarization also occurs in the c-axis direction.
  • some of the oxygen atoms in HfZrOx move, changing the sign of the polarization occurring inside.
  • hafnium oxide with zirconium By doping hafnium oxide with zirconium to create a composite material, it may be possible to change the crystal structure of hafnium oxide, which is mainly monoclinic, to a mainly tetragonal crystal structure.
  • the composite material may have antiferroelectricity.
  • a tetragonal crystal structure is more preferable than a monoclinic crystal structure.
  • the zirconium content relative to hafnium is large.
  • a composition close thereto includes a range of ⁇ 30% of the desired atomic ratio.
  • the capacitance of the capacitor 120 can be increased by using a material having antiferroelectricity as the dielectric of the capacitor. This allows the area occupied by the capacitor 120 to be reduced. This allows for a semiconductor device having a miniaturized memory cell.
  • FIG. 24A shows a block diagram illustrating an example of the configuration of a memory device 300.
  • the memory device 300 has a drive circuit 21 and a memory array 20.
  • the memory array 20 has a plurality of memory cells 100.
  • FIG. 24A shows an example in which the memory array 20 has a plurality of memory cells 100 arranged in a matrix of m rows and n columns (m is an integer of 2 or more, and n is an integer of 2 or more).
  • rows and columns extend in directions perpendicular to each other.
  • the X direction is referred to as “rows” and the Y direction is referred to as “columns”, but the X direction may also be referred to as “columns” and the Y direction as “rows”.
  • the memory cell 100 in the first row and first column is indicated as memory cell 100[1,1]
  • the memory cell 100 in the first row and nth column is indicated as memory cell 100[1,n]
  • the memory cell 100 in the mth row and first column is indicated as memory cell 100[m,1]
  • the memory cell 100 in the mth row and nth column is indicated as memory cell 100[m,n].
  • the memory cell 100 in the i-th row and j-th column (i is an integer between 1 and m, and j is an integer between 1 and n) is indicated as memory cell 100[i,j].
  • the memory array 20 also includes m wirings WL extending in the row direction, and n wirings BL and n wirings BLB extending in the column direction (not shown).
  • the wiring WL provided in the i-th line (i-th row) may be referred to as wiring WL[i].
  • the wiring BL provided in the j-th line (j-th column) may be referred to as wiring BL[j].
  • the memory cells 100 in the jth column are electrically connected to the wiring BL[j] (not shown).
  • the memory cells 100 in the ith row are electrically connected to the wiring WL[i] (not shown).
  • the drive circuit 21 has a PSW 22 (power switch), a PSW 23, and a peripheral circuit 31.
  • the peripheral circuit 31 has a peripheral circuit 41, a control circuit 32, and a voltage generation circuit 33.
  • each circuit, signal, and voltage can be selected or removed as needed. Alternatively, other circuits or other signals may be added.
  • Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • signals BW, CE, and GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signals PON1 and PON2 are signals for power gating control. Signals PON1 and PON2 may be generated by control circuit 32.
  • the control circuit 32 is a logic circuit that has the function of controlling the overall operation of the memory device 300. For example, the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the memory device 300. Alternatively, the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the memory device 300.
  • the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has the function of generating a negative voltage.
  • the signal WAKE has the function of controlling the input of the signal CLK to the voltage generation circuit 33. For example, when an H-level signal is given to the signal WAKE, the signal CLK is input to the voltage generation circuit 33, and the voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing and reading data to the memory cells 100.
  • the peripheral circuit 41 has a row decoder 42, a column decoder 44, a row driver 43, a column driver 45, an input circuit 47, an output circuit 48, and a sense amplifier 46.
  • the row decoder 42 and column decoder 44 have the function of decoding the signal ADDR.
  • the row decoder 42 is a circuit for specifying the row to be accessed
  • the column decoder 44 is a circuit for specifying the column to be accessed.
  • the row driver 43 has the function of selecting the wiring WL specified by the row decoder 42.
  • the column driver 45 has the function of writing data to the memory cell 100, the function of reading data from the memory cell 100, the function of retaining the read data, etc.
  • the input circuit 47 has a function of holding a signal WDA.
  • the data held by the input circuit 47 is output to the column driver 45.
  • the output data of the input circuit 47 is the data (Din) to be written to the memory cell 100.
  • the data (Dout) read from the memory cell 100 by the column driver 45 is output to the output circuit 48.
  • the output circuit 48 has a function of holding Dout.
  • the output circuit 48 has a function of outputting Dout to the outside of the memory device 300.
  • the data output from the output circuit 48 is the signal RDA.
  • the PSW22 has a function of controlling the supply of V DD to the peripheral circuit 31.
  • the PSW23 has a function of controlling the supply of V HM to the row driver 43.
  • the high power supply potential of the memory device 300 is V DD
  • the low power supply voltage is GND (ground potential).
  • V HM is a high power supply potential used to set the word line to a high level, and is a potential higher than V DD .
  • the on/off of the PSW22 is controlled by the signal PON1, and the on/off of the PSW23 is controlled by the signal PON2.
  • the number of power domains to which V DD is supplied in the peripheral circuit 31 is one, but it may be multiple. In this case, a power switch may be provided for each power supply domain.
  • the drive circuit 21 and memory array 20 may be provided on the same plane. Also, as shown in FIG. 24B, the drive circuit 21 and memory array 20 may be provided overlapping each other. By providing the drive circuit 21 and memory array 20 overlapping each other, the signal propagation distance can be shortened. This reduces the resistance and parasitic capacitance between the drive circuit 21 and memory array 20, and reduces power consumption and signal delay. Also, the memory device 300 can be made smaller.
  • the memory cell 100 can store data by applying an electric field to a capacitor having an antiferroelectric material.
  • a capacitor having an antiferroelectric material By utilizing the polarization characteristics of the antiferroelectric material, a large capacitance can be obtained in a small area, so the area occupied by the capacitor can be reduced.
  • the capacitor when the capacitor is stacked with the transistor to form a trench capacitance (deep hole stack capacitance), it can be easily manufactured.
  • Transistors with various configurations can be used as the transistor 110 according to one embodiment of the present invention.
  • a semiconductor layer in which a channel of the transistor 110 is formed a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material for example, silicon or germanium can be used.
  • a compound semiconductor such as silicon germanium, silicon carbide, gallium arsenide, an oxide semiconductor, or a nitride semiconductor can also be used.
  • the transistor 110 a transistor that uses an oxide semiconductor, which is a type of metal oxide, in a semiconductor layer in which a channel is formed (also referred to as an "OS transistor"). Since an oxide semiconductor has a band gap of 2 eV or more, the off-state current is extremely small. Therefore, the power consumption of the semiconductor device 10 can be reduced. Therefore, the power consumption of semiconductor devices including the semiconductor device 10 can be reduced.
  • oxide semiconductor which is a type of metal oxide
  • transistors using polycrystalline silicon exhibit variations in threshold voltage due to grain boundaries, but OS transistors are less affected by grain boundaries and have small variations in threshold voltage. Therefore, by using an OS transistor for transistor 110, malfunctions of memory cells due to variations in threshold voltage can be suppressed.
  • the OS transistor operates stably even in a high-temperature environment and exhibits little fluctuation in characteristics.
  • the off-current hardly increases even in a high-temperature environment.
  • the off-current hardly increases even in an environmental temperature range of room temperature or higher and 200° C. or lower.
  • the on-current is unlikely to decrease even in a high-temperature environment. Therefore, the semiconductor device 10 including the OS transistor operates stably even in a high-temperature environment and has high reliability.
  • the OS transistor has a high withstand voltage between the source and drain.
  • a variety of antiferroelectric materials can be used as the capacitor 120 according to one embodiment of the present invention.
  • a composite material in which hafnium oxide is doped with zirconium can be made into an antiferroelectric material by changing the crystal structure of hafnium oxide, which is mainly monoclinic, to a mainly tetragonal crystal structure.
  • the zirconium content relative to hafnium is large.
  • a composition close thereto includes a range of ⁇ 30% of the desired atomic ratio.
  • FIG. 25A to 25C are plan and cross-sectional views of a transistor 110 and a capacitor 120 included in a memory cell 100.
  • FIG. 25A is a plan view of the memory cell 100.
  • FIGS. 25B and 25C are cross-sectional views of the memory cell 100.
  • FIG. 25B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. 25A.
  • FIG. 25C is a cross-sectional view of a portion indicated by a dashed line A3-A4 in FIG. 25A. Note that in the plan view of FIG. 25A, some elements are omitted for clarity.
  • 25A to 25C show an insulator 140, a conductor 150 on the insulator 140, a memory cell 100 on the conductor 150, an insulator 180 on the conductor 150, an insulator 280, and an insulator 283 on the memory cell 100.
  • the insulators 140, 180, 280, and 283 function as interlayer films.
  • the conductor 150 functions as wiring.
  • the memory cell 100 has a capacitor 120 on a conductor 150 and a transistor 110 on the capacitor 120.
  • Capacitor 120 has conductor 115 on conductor 150, insulator 170 on conductor 115, and conductor 160 on insulator 170.
  • Conductor 160 functions as one of a pair of electrodes (sometimes called the upper electrode)
  • conductor 115 functions as the other of the pair of electrodes (sometimes called the lower electrode)
  • insulator 170 functions as a material having antiferroelectricity.
  • capacitor 120 is a capacitor that can maintain an antiferroelectric polarization state.
  • the insulator 180 has an opening 190 that reaches the conductor 150. At least a portion of the conductor 115 is disposed in the opening 190.
  • the conductor 115 has a region that contacts the upper surface of the conductor 150 in the opening 190, a region that contacts the side surface of the insulator 180 in the opening 190, and a region that contacts at least a portion of the upper surface of the insulator 180.
  • the insulator 170 is disposed so that at least a portion of it is located in the opening 190.
  • the conductor 160 is disposed so that at least a portion of it is located in the opening 190. It is preferable that the conductor 160 is disposed so that it fills the opening 190, as shown in FIG. 25B and 25C.
  • the capacitor 120 is configured such that the upper electrode and the lower electrode face each other with a dielectric between them, not only on the bottom surface but also on the side surfaces, allowing the capacitance per unit area to be increased. Therefore, the deeper the opening 190, the greater the capacitance of the capacitor 120 can be. Increasing the capacitance per unit area of the capacitor 120 in this way can stabilize the read operation in the memory cell array. It can also promote miniaturization or high integration of memory cells.
  • the sidewalls of the opening 190 are preferably perpendicular to the top surface of the conductor 150.
  • the opening 190 has a cylindrical shape. With this configuration, it is possible to miniaturize or highly integrate the memory cells.
  • the conductor 115 and the insulator 170 are laminated along the sidewall of the opening 190 and the top surface of the conductor 150.
  • the conductor 160 is provided on the insulator 170 so as to fill the opening 190.
  • the capacitor 120 having such a configuration corresponds to the trench capacitance (deep hole laminate capacitance) described above.
  • the insulator 280 is disposed on the capacitor 120. That is, the insulator 280 is disposed on the conductor 115, the insulator 170, and the conductor 160. In other words, the conductor 160 is disposed below the insulator 280.
  • the transistor 110 has a conductor 160, a conductor 240 on the insulator 280, an oxide semiconductor 230, an insulator 250 on the oxide semiconductor 230, and a conductor 260 on the insulator 250.
  • the oxide semiconductor 230 functions as a semiconductor layer
  • the conductor 260 functions as a gate electrode
  • the insulator 250 functions as a gate insulator
  • the conductor 160 functions as one of the source electrode and drain electrode
  • the conductor 240 functions as the other of the source electrode and drain electrode.
  • the insulator 280 and the conductor 240 have an opening 290 that reaches the conductor 160. At least a portion of the oxide semiconductor 230 is disposed in the opening 290. Note that the oxide semiconductor 230 has a region that contacts the upper surface of the conductor 160 in the opening 290, a region that contacts the side surface of the conductor 240 in the opening 290, and a region that contacts at least a portion of the upper surface of the conductor 240.
  • the insulator 250 is disposed so that at least a portion of it is located in the opening 290.
  • the conductor 260 is disposed so that at least a portion of it is located in the opening 290. Note that the conductor 260 is preferably disposed so as to fill the opening 290, as shown in FIG. 25B and 25C.
  • the oxide semiconductor 230 has a region in contact with the side surface of the conductor 240 in the opening 290, and a region in contact with a part of the top surface of the conductor 240. In this way, the oxide semiconductor 230 contacts not only the side surface but also the top surface of the conductor 240, so that the area of contact between the oxide semiconductor 230 and the conductor 240 can be increased.
  • the transistor 110 is provided so as to overlap with the capacitor 120.
  • the opening 290 in which part of the structure of the transistor 110 is provided has an area that overlaps with the opening 190 in which part of the structure of the capacitor 120 is provided.
  • the conductor 160 functions as one of the source electrode and drain electrode of the transistor 110 and as the upper electrode of the capacitor 120, so that the transistor 110 and the capacitor 120 share part of their structures. With this configuration, the transistor 110 and the capacitor 120 can be provided without significantly increasing the occupied area in a plan view. This reduces the occupied area of the memory cell 100, so that the memory cells 100 can be arranged at a high density and the memory capacity can be increased.
  • the circuit diagram of the memory cell 100 is shown in FIG. 25D.
  • the wiring BL corresponds to the conductor 240
  • the wiring WL corresponds to the conductor 260
  • the wiring PL corresponds to the conductor 150.
  • the conductor 260 is provided extending in the Y direction
  • the conductor 240 is provided extending in the X direction.
  • the wiring BL and the wiring WL are provided to cross each other.
  • the wiring PL (conductor 150) is provided in a planar shape, but the present invention is not limited to this.
  • the wiring PL may be provided parallel to the wiring WL (conductor 260) or parallel to the wiring BL (conductor 240).
  • the capacitor 120 has a conductor 115, an insulator 170, and a conductor 160.
  • a conductor 150 is provided below the conductor 115.
  • the conductor 115 has an area in contact with the conductor 150.
  • the conductor 150 is provided on the insulator 140.
  • the conductor 150 functions as the wiring PL and can be provided, for example, in a planar shape.
  • the conductor 150 can be a single layer or a multilayer.
  • a highly conductive material such as tungsten can be used as the conductor 150. By using such a highly conductive material, the conductivity of the conductor 150 can be improved, allowing it to function adequately as the wiring PL.
  • the conductor 115 is preferably made of a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen, in a single layer or a laminated layer.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen in a single layer or a laminated layer.
  • titanium nitride or indium tin oxide with added silicon may be used.
  • tungsten Alternatively, for example, a structure in which titanium nitride is laminated on tungsten may be used.
  • a structure in which tungsten is laminated on a first titanium nitride, and a second titanium nitride is laminated on the tungsten may be used.
  • the insulator 170 is provided on the conductor 115.
  • the insulator 170 is provided so as to contact the upper surface and side surfaces of the conductor 115.
  • the insulator 170 is structured so as to cover the side end portion of the conductor 150. This can prevent the conductor 115 and the conductor 160 from shorting out.
  • the side end of the insulator 170 may be aligned with the side end of the conductor 115.
  • the insulator 170 and the conductor 115 can be formed using the same mask.
  • An antiferroelectric material is used as the insulator 170.
  • an antiferroelectric material As the insulator 170, it is possible to ensure a sufficient capacitance of the capacitor 120.
  • antiferroelectric materials include metal oxides such as hafnium oxide, zirconium oxide, and HfZrO x (X is a real number greater than 0).
  • the film thickness of the insulator 170 can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, and even more preferably 10 nm or less (typically 2 nm to 9 nm).
  • the film thickness is preferably 8 nm to 12 nm.
  • Metal oxides containing one or both of hafnium and zirconium are preferable because they can have antiferroelectricity even in a small area.
  • the antiferroelectric layer can have antiferroelectricity even when the area (occupied area) in a top view is 100 ⁇ m 2 or less, 10 ⁇ m 2 or less, 1 ⁇ m 2 or less, or 0.1 ⁇ m 2 or less.
  • the antiferroelectricity may be present even when the area is 10,000 nm 2 or less, or 1,000 nm 2 or less. By making the antiferroelectric layer small in area, the occupied area of the capacitor 120 can be reduced.
  • the conductor 160 is provided in contact with a portion of the upper surface of the insulator 170.
  • the side end of the conductor 160 is preferably located inside the side end of the conductor 115 in both the X direction and the Y direction. Note that in a structure in which the insulator 170 covers the side end of the conductor 115, the side end of the conductor 160 may be located outside the side end of the conductor 115.
  • a single-layer or multi-layer conductor can be used as the conductor 160. It is preferable to use a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen as the conductor 160.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen for example, titanium nitride or tantalum nitride can be used.
  • a structure in which tantalum nitride is laminated on titanium nitride may be used. In this case, the titanium nitride is in contact with the insulator 170, and the tantalum nitride is in contact with the oxide semiconductor 230. With such a structure, it is possible to suppress the conductor 160 from being excessively oxidized by the oxide semiconductor 230.
  • the conductor 160 when an oxide insulator is used as the insulator 170, it is possible to suppress the conductor 160 from being excessively oxidized by the insulator 170.
  • a structure in which tungsten is laminated on titanium nitride may be used as the conductor 160.
  • the conductor 160 has a region in contact with the oxide semiconductor 230, it is preferable to use a conductive material containing oxygen.
  • a conductive material containing oxygen As the conductor 160, the conductor 160 can maintain its conductivity even if it absorbs oxygen. Furthermore, even when an insulator containing oxygen such as zirconium oxide is used as the insulator 170, the conductor 160 is preferable because it can maintain its conductivity.
  • the conductor 160 for example, indium tin oxide (also referred to as ITO), indium tin oxide with added silicon (also referred to as ITSO), indium zinc oxide (also referred to as IZO (registered trademark)), or the like can be used in a single layer or a stacked layer.
  • the insulator 180 functions as an interlayer film, it is preferable that the insulator has a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • an insulator containing a material with a low dielectric constant can be used in a single layer or a multilayer. Silicon oxide and silicon oxynitride are preferable because they are thermally stable. In this case, the insulator 180 contains at least silicon and oxygen.
  • the transistor 110 can have a configuration including a conductor 160, a conductor 240 on an insulator 280, an oxide semiconductor 230 provided in contact with the upper surface of the conductor 160 exposed in the opening 290, the side surface of the insulator 280 in the opening 290, the side surface of the conductor 240 in the opening 290, and at least a portion of the upper surface of the conductor 240, an insulator 250 provided in contact with the upper surface of the oxide semiconductor 230, and a conductor 260 provided in contact with the upper surface of the insulator 250.
  • the bottom of the opening 290 is the top surface of the conductor 160
  • the sidewalls of the opening 290 are the side surfaces of the insulator 280 and the side surfaces of the conductor 240.
  • the sidewall of the opening 290 is preferably perpendicular to the top surface of the conductor 150.
  • the opening 290 has a cylindrical shape. With this configuration, it is possible to miniaturize or highly integrate the memory cells.
  • the opening 290 is circular in plan view, but the present invention is not limited to this.
  • the opening 290 may be approximately circular such as an ellipse, polygonal such as a rectangle, or polygonal such as a rectangle with rounded corners in plan view.
  • the maximum width of the opening 290 may be calculated appropriately according to the shape of the top of the opening 290. For example, if the opening is rectangular in plan view, the maximum width of the opening 290 may be the length of the diagonal line at the top of the opening 290.
  • the portions of the oxide semiconductor 230, the insulator 250, and the conductor 260 that are to be placed in the opening 290 are provided to reflect the shape of the opening 290.
  • the oxide semiconductor 230 is provided to cover the bottom and sidewalls of the opening 290
  • the insulator 250 is provided to cover the oxide semiconductor 230
  • the conductor 260 is provided to fill the recess in the insulator 250 that reflects the shape of the opening 290.
  • FIG. 26A shows an enlarged view of the oxide semiconductor 230 and its vicinity in FIG. 25B.
  • FIG. 26B shows a cross-sectional view in the XY plane including the conductor 240.
  • the oxide semiconductor 230 has a region 230i, and regions 230na and 230nb that are arranged to sandwich the region 230i.
  • Region 230na is a region in contact with conductor 160 of oxide semiconductor 230. At least a portion of region 230na functions as one of the source region and drain region of transistor 110.
  • Region 230nb is a region in contact with conductor 240 of oxide semiconductor 230. At least a portion of region 230nb functions as the other of the source region and drain region of transistor 110.
  • conductor 240 contacts the entire outer periphery of oxide semiconductor 230.
  • the other of the source region and drain region of transistor 110 can be formed on the entire outer periphery of a portion of oxide semiconductor 230 that is formed in the same layer as conductor 240.
  • Region 230i is a region between regions 230na and 230nb of the oxide semiconductor 230. At least a part of region 230i functions as a channel formation region of the transistor 110. In other words, the channel formation region of the transistor 110 is located in a region of the oxide semiconductor 230 between the conductor 160 and the conductor 240. It can also be said that the channel formation region of the transistor 110 is located in a region of the oxide semiconductor 230 that is in contact with the insulator 280 or in a region in the vicinity of the region.
  • the channel length of the transistor 110 is the distance between the source region and the drain region. In other words, it can be said that the channel length of the transistor 110 is determined by the thickness of the insulator 280 on the conductor 160.
  • the channel length L of the transistor 110 is indicated by a dashed double-headed arrow. In a cross-sectional view, the channel length L is the distance between the end of the region where the oxide semiconductor 230 and the conductor 160 contact each other and the end of the region where the oxide semiconductor 230 and the conductor 240 contact each other. In other words, the channel length L corresponds to the length of the side surface of the insulator 280 on the opening 290 side in a cross-sectional view.
  • the channel length is set by the exposure limit of photolithography, but in the present invention, the channel length can be set by the film thickness of the insulator 280. Therefore, the channel length of the transistor 110 can be made to be an extremely fine structure below the exposure limit of photolithography (for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 1 nm or more, or 5 nm or more). This increases the on-current of the transistor 110, and improves the frequency characteristics. Therefore, the read speed and write speed of the memory cell 100 can be improved, and a memory device with high operating speed can be provided.
  • the exposure limit of photolithography for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 1 nm or more, or 5 nm or more.
  • a channel formation region, a source region, and a drain region can be formed in the opening 290. This allows the area occupied by the transistor 110 to be reduced compared to conventional transistors in which the channel formation region, the source region, and the drain region are provided separately on the XY plane. This allows the memory device to be highly integrated, thereby increasing the memory capacity per unit area.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are arranged concentrically in the XY plane including the channel formation region of the oxide semiconductor 230. Therefore, the side of the conductor 260 arranged at the center faces the side of the oxide semiconductor 230 through the insulator 250. That is, in a plan view, the entire circumference of the oxide semiconductor 230 becomes the channel formation region.
  • the channel width of the transistor 110 is determined by the outer periphery of the oxide semiconductor 230. That is, it can be said that the channel width of the transistor 110 is determined by the maximum width of the opening 290 (maximum diameter when the opening 290 is circular in a plan view). In FIGS.
  • the maximum width D of the opening 290 is indicated by a double-headed arrow of a two-dot chain line.
  • the channel width W of the transistor 110 is indicated by a double-dot chain line of a one-dot chain line.
  • the maximum width D of the opening 290 is set by the exposure limit of photolithography.
  • the maximum width D of the opening 290 is set by the film thickness of each of the oxide semiconductor 230, the insulator 250, and the conductor 260 provided in the opening 290.
  • the maximum width D of the opening 290 is, for example, 5 nm or more, 10 nm or more, or 20 nm or more, and is preferably 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, or 30 nm or less.
  • the maximum width D of the opening 290 corresponds to the diameter of the opening 290, and the channel width W can be calculated as "D x ⁇ ".
  • the channel length L of the transistor 110 is preferably smaller than at least the channel width W of the transistor 110.
  • the channel length L of the transistor 110 of one embodiment of the present invention is 0.1 to 0.99 times, preferably 0.5 to 0.8 times, the channel width W of the transistor 110.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are arranged concentrically. This makes the distance between the conductor 260 and the oxide semiconductor 230 roughly uniform, so that a gate electric field can be applied roughly uniformly to the oxide semiconductor 230.
  • the channel formation region of a transistor using an oxide semiconductor for the semiconductor layer has fewer oxygen vacancies or a lower concentration of impurities such as hydrogen, nitrogen, and metal elements than the source and drain regions.
  • impurities such as hydrogen, nitrogen, and metal elements
  • VOH defects in which hydrogen enters the oxygen vacancies and generate electrons that serve as carriers
  • VOH is also reduced in the channel formation region.
  • the channel formation region of the transistor is a high-resistance region with a low carrier concentration. Therefore, it can be said that the channel formation region of the transistor is i-type (intrinsic) or substantially i-type.
  • the source and drain regions of a transistor that uses an oxide semiconductor for its semiconductor layer have more oxygen vacancies, more VOH , or a higher concentration of impurities such as hydrogen, nitrogen, or metal elements than the channel formation region, and thus have an increased carrier concentration and low resistance.
  • the source and drain regions of the transistor are n-type regions that have a higher carrier concentration and lower resistance than the channel formation region.
  • the opening 290 is provided so that the sidewall of the opening 290 is perpendicular to the upper surface of the conductor 150, but the present invention is not limited to this.
  • the sidewall of the opening 290 may be tapered.
  • FIG. 25C also shows a configuration in which the side end of the oxide semiconductor 230 is located inside the side end of the conductor 240.
  • the present invention is not limited to this.
  • a structure in which the side end of the oxide semiconductor 230 and the side end of the conductor 240 coincide in the Y direction may be used.
  • a structure in which the side end of the oxide semiconductor 230 is located outside the side end of the conductor 240 may be used.
  • the band gap of the metal oxide used as the oxide semiconductor 230 is preferably 2 eV or more, and more preferably 2.5 eV or more.
  • metal oxide can be used as the oxide semiconductor 230 in a single layer or a multilayer structure.
  • the composition close thereto includes a range of ⁇ 30% of the desired atomic ratio. It is also preferable to use gallium as the element M.
  • the metal oxide can be formed preferably by sputtering or atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • the composition of the formed metal oxide may differ from the composition of the sputtering target.
  • the zinc content in the formed metal oxide may decrease to about 50% compared to the sputtering target.
  • the oxide semiconductor 230 preferably has crystallinity.
  • oxide semiconductors having crystallinity include CAAC-OS (c-axis aligned crystalline oxide semiconductor), nc-OS (nanocrystalline oxide semiconductor), polycrystalline oxide semiconductor, and single-crystalline oxide semiconductor. It is preferable to use CAAC-OS or nc-OS as the oxide semiconductor 230, and it is particularly preferable to use CAAC-OS.
  • the CAAC-OS preferably has multiple layered crystal regions with the c-axis oriented in the normal direction to the surface on which it is formed.
  • the oxide semiconductor 230 preferably has layered crystals that are approximately parallel to the sidewall of the opening 290, particularly to the side surface of the insulator 280. With this configuration, the layered crystals of the oxide semiconductor 230 are formed approximately parallel to the channel length direction of the transistor 110, thereby increasing the on-current of the transistor.
  • oxide semiconductor 230 is shown as a single layer in Figures 25B and 25C, the present invention is not limited to this.
  • the oxide semiconductor 230 may have a layered structure of multiple oxide layers with different chemical compositions. For example, it may have a structure in which multiple types selected from the above metal oxides are appropriately layered.
  • FIG. 27A shows a perspective view of an electronic component 700 and a substrate (mounting substrate 704) on which the electronic component 700 is mounted.
  • the electronic component 700 shown in FIG. 27A has a memory device 300, which is a type of semiconductor device, in a mold 711. In FIG. 27A, some parts are omitted in order to show the inside of the electronic component 700.
  • the electronic component 700 has lands 712 on the outside of the mold 711. The lands 712 are electrically connected to electrode pads 713, and the electrode pads 713 are electrically connected to the memory device 300 by wires 714.
  • the electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and electrically connected on the printed circuit board 702 to complete the mounting substrate 704.
  • the storage device 300 has a drive circuit 21 and a memory array 20. In addition, multiple layers of memory arrays 20 may be used on the drive circuit 21.
  • FIG. 27B shows a perspective view of electronic component 730.
  • Electronic component 730 is an example of a SiP (System in package) or MCM (Multi Chip Module).
  • Electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and multiple memory devices 300 provided on interposer 731.
  • memory device 300 is used as a high bandwidth memory (HBM).
  • semiconductor device 735 can be an integrated circuit (semiconductor device) such as a CPU, GPU, or FPGA.
  • the package substrate 732 may be a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like.
  • the interposer 731 may be a silicon interposer, a resin interposer, or the like.
  • the interposer 731 has multiple wirings and functions to electrically connect multiple integrated circuits with different terminal pitches.
  • the multiple wirings are provided in a single layer or multiple layers.
  • the interposer 731 also functions to electrically connect the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732.
  • the interposer may be called a "rewiring substrate” or "intermediate substrate.”
  • a through electrode may be provided in the interposer 731, and the integrated circuits and the package substrate 732 may be electrically connected using the through electrode.
  • a TSV Through Silicon Via
  • silicon interposer it is preferable to use a silicon interposer as the interposer 731.
  • Silicon interposers do not require active elements, so they can be manufactured at lower cost than integrated circuits.
  • wiring on silicon interposers can be formed using semiconductor processes, making it easy to form fine wiring that is difficult to achieve with resin interposers.
  • the interposer that implements the HBM requires fine, high-density wiring. For this reason, it is preferable to use a silicon interposer for the interposer that implements the HBM.
  • SiP, MCM, etc. that use silicon interposers
  • deterioration in reliability due to differences in the expansion coefficient between the integrated circuit and the interposer is unlikely to occur.
  • the surface of the silicon interposer is highly flat, poor connections between the integrated circuit mounted on the silicon interposer and the silicon interposer are unlikely to occur.
  • a heat sink may be provided overlapping the electronic component 730.
  • electrodes 733 may be provided on the bottom of the package substrate 732.
  • FIG. 27B shows an example in which the electrodes 733 are formed from solder balls. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be achieved.
  • the electrodes 733 may also be formed from conductive pins. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be achieved.
  • the electronic component 730 can be mounted on other substrates using various mounting methods, including but not limited to BGA and PGA.
  • mounting methods such as SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), or QFN (Quad Flat Non-leaded package) can be used.
  • the storage device can be applied to storage devices of various electronic devices (e.g., information terminals, computers, smartphones, e-book terminals, digital still cameras, video cameras, recording and playback devices, navigation systems, game consoles, etc.). It can also be used in image sensors, IoT (Internet of Things), healthcare-related devices, etc. Note that here, the term "computer” includes tablet computers, notebook computers, desktop computers, and large computers such as server systems.
  • FIGS. 28A to 28J and 28A to 28E show how an electronic device includes an electronic component 700 or an electronic component 730 having the memory device.
  • [mobile phone] 28A is a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511. As an input interface, a touch panel is provided on the display unit 5511 and buttons are provided on the housing 5510.
  • the information terminal 5500 can store temporary files (such as a cache when using a web browser) that are generated when an application is executed.
  • [Wearable devices] 28B illustrates an information terminal 5900, which is an example of a wearable terminal.
  • the information terminal 5900 includes a housing 5901, a display portion 5902, operation switches 5903 and 5904, a band 5905, and the like.
  • the wearable terminal can store temporary files generated when an application is executed by applying a storage device according to one aspect of the present invention.
  • FIG. 28C shows a desktop information terminal 5300.
  • the desktop information terminal 5300 has a main body 5301 of the information terminal, a display unit 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can store temporary files generated when an application is executed by applying a storage device according to one embodiment of the present invention.
  • a smartphone, a wearable terminal, and a desktop information terminal are shown as examples of electronic devices in Figures 28A to 28C, but information terminals other than smartphones, wearable terminals, and desktop information terminals can also be applied.
  • information terminals other than smartphones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, and workstations.
  • [electric appliances] 28D illustrates an electric refrigerator-freezer 5800 as an example of an electric appliance.
  • the electric refrigerator-freezer 5800 has a housing 5801, a refrigerator compartment door 5802, a freezer compartment door 5803, and the like.
  • the electric refrigerator-freezer 5800 is an electric refrigerator-freezer compatible with IoT (Internet of Things).
  • a storage device can be applied to an electric refrigerator-freezer 5800.
  • the electric refrigerator-freezer 5800 can transmit and receive information such as food items stored in the electric refrigerator-freezer 5800 and expiration dates of the food items to an information terminal or the like via the Internet or the like.
  • the electric refrigerator-freezer 5800 can store a temporary file generated when transmitting the information in the semiconductor device.
  • an electric refrigerator-freezer has been described as an electrical appliance, but other electrical appliances include, for example, vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, induction cookers, water servers, air conditioners and other heating and cooling appliances, washing machines, dryers, and audiovisual equipment.
  • [game machine] 28E shows a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 includes a housing 5201, a display portion 5202, buttons 5203, and the like.
  • FIG. 28F illustrates a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit that displays game images, and an input interface other than buttons, such as a touch panel, a stick, a rotary knob, or a sliding knob.
  • the shape of the controller 7522 is not limited to the shape shown in FIG. 28F, and the shape of the controller 7522 may be changed in various ways depending on the genre of the game.
  • a controller with a trigger as a button and a shape imitating a gun can be used.
  • a controller with a shape imitating a musical instrument, a musical device, or the like can be used.
  • a stationary game console may not use a controller, but may instead be equipped with a camera, depth sensor, microphone, etc., and be operated by the game player's gestures or voice.
  • the images from the game consoles described above can be output by display devices such as television sets, personal computer displays, game displays, and head-mounted displays.
  • the storage device described in the above embodiment By applying the storage device described in the above embodiment to the portable game machine 5200 or the stationary game machine 7500, it is possible to realize a portable game machine 5200 with low power consumption or a stationary game machine 7500 with low power consumption.
  • the low power consumption can reduce heat generation from the circuit, thereby reducing the impact of heat generation on the circuit itself, peripheral circuits, and modules.
  • FIG. 28E shows a portable game machine.
  • FIG. 28F shows a stationary game machine for home use.
  • electronic devices according to one embodiment of the present invention are not limited to this. Examples of electronic devices according to one embodiment of the present invention include arcade game machines installed in entertainment facilities (game centers, amusement parks, etc.) and pitching machines for batting practice installed in sports facilities.
  • the storage device described in the above embodiment can be applied to a moving object, such as an automobile, and to the vicinity of the driver's seat of the automobile.
  • FIG. 28G illustrates an automobile 5700, which is an example of a moving object.
  • the automobile 5700 is provided with an instrument panel around the driver's seat that provides various information by displaying a speedometer, tachometer, mileage, fuel gauge, gear status, air conditioning settings, etc. Also, a storage device that displays this information may be provided around the driver's seat.
  • the display device can compensate for visibility blocked by pillars and blind spots around the driver's seat, thereby improving safety.
  • blind spots can be compensated for and safety can be improved.
  • the semiconductor device described in the above embodiment can temporarily store information, and therefore, for example, the storage device can be used to store necessary temporary information in a system that performs automatic driving of the automobile 5700, road guidance, hazard prediction, and the like.
  • the display device may be configured to display temporary information such as road guidance and hazard prediction. It may also be configured to store images from a driving recorder installed in the automobile 5700.
  • moving bodies are not limited to automobiles.
  • moving bodies can also include trains, monorails, ships, and flying bodies (helicopters, unmanned aerial vehicles (drones), airplanes, and rockets).
  • Figure 28H shows a digital camera 6240, which is an example of an imaging device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, etc., and a detachable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured here such that the lens 6246 can be removed from the housing 6241 and replaced, the lens 6246 and the housing 6241 may be integrated.
  • the digital camera 6240 may also be configured such that a strobe device, viewfinder, etc. can be separately attached.
  • a low power consumption digital camera 6240 can be realized.
  • low power consumption can reduce heat generation from the circuit, thereby reducing the impact of heat generation on the circuit itself, peripheral circuits, and modules.
  • Video camera The storage device described in the above embodiment can be applied to a video camera.
  • FIG. 28I shows a video camera 6300, which is an example of an imaging device.
  • the video camera 6300 has a first housing 6301, a second housing 6302, a display unit 6303, an operation switch 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by a connection unit 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connection unit 6306.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 at the connection unit 6306.
  • the video camera 6300 can store temporary files generated during encoding.
  • ICD implantable cardioverter defibrillator
  • FIG. 28J is a schematic cross-sectional view showing an example of an ICD.
  • the ICD main body 5400 has at least a battery 5401, electronic components 700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is placed in the body by surgery, and the two wires are passed through the subclavian vein 5405 and superior vena cava 5406 of the human body so that one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium.
  • the ICD main unit 5400 functions as a pacemaker, pacing the heart when the heart rate falls outside a specified range. If the heart rate does not improve through pacing (fast ventricular tachycardia, ventricular fibrillation, etc.), treatment is given by electric shock.
  • the ICD main body 5400 must constantly monitor the heart rate to properly perform pacing and electric shocks. For this reason, the ICD main body 5400 has a sensor for detecting the heart rate.
  • the ICD main body 5400 can also store in the electronic component 700 heart rate data acquired by the sensor, the number of times pacing treatment has been performed, the time, etc.
  • the antenna 5404 can receive power, which is then charged into the battery 5401.
  • the ICD main unit 5400 also has multiple batteries, which can increase safety. Specifically, even if some of the batteries in the ICD main unit 5400 become unusable, the remaining batteries can continue to function, so the ICD main unit 5400 also functions as an auxiliary power source.
  • an antenna capable of transmitting physiological signals may be provided, and a system for monitoring cardiac activity may be configured in which physiological signals such as pulse rate, respiratory rate, heart rate, and body temperature can be confirmed on an external monitor device.
  • PC expansion device The semiconductor device described in the above embodiment can be applied to computers such as PCs (Personal Computers) and expansion devices for information terminals.
  • FIG. 29A shows an example of such an expansion device, a portable expansion device 6100 equipped with a chip capable of storing information, which is external to a PC.
  • the expansion device 6100 can store information using the chip by connecting to a PC, for example, via a Universal Serial Bus (USB).
  • USB Universal Serial Bus
  • FIG. 29A shows a portable expansion device 6100
  • the expansion device according to one aspect of the present invention is not limited to this, and may be, for example, a relatively large expansion device equipped with a cooling fan or the like.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • the board 6104 is housed in the housing 6101.
  • the board 6104 is provided with a circuit for driving the semiconductor device described in the above embodiment.
  • an electronic component 700 and a controller chip 6106 are attached to the board 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The storage device described in the above embodiment can be applied to an SD card that can be attached to electronic devices such as information terminals and digital cameras.
  • FIG. 29B is a schematic diagram of the external appearance of an SD card
  • FIG. 29C is a schematic diagram of the internal structure of the SD card.
  • SD card 5110 has a housing 5111, a connector 5112, and a board 5113.
  • Connector 5112 functions as an interface for connecting to an external device.
  • Board 5113 is housed in housing 5111.
  • Board 5113 is provided with a memory device and a circuit for driving the memory device.
  • electronic component 700 and controller chip 5115 are attached to board 5113.
  • the circuit configurations of electronic component 700 and controller chip 5115 are not limited to those described above, and the circuit configurations may be changed as appropriate depending on the situation. For example, a write circuit, a row driver, a read circuit, etc. provided in the electronic component may be incorporated in controller chip 5115 instead of electronic component 700.
  • a wireless chip with wireless communication capabilities may also be provided on the substrate 5113. This allows wireless communication between an external device and the SD card 5110, making it possible to read and write data from and to the electronic components 700.
  • SSD Solid State Drive
  • electronic devices such as information terminals.
  • FIG 29D is a schematic diagram of the external appearance of an SSD
  • Figure 29E is a schematic diagram of the internal structure of an SSD.
  • SSD5150 has a housing 5151, a connector 5152, and a board 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the board 5153 is housed in the housing 5151.
  • the board 5153 is provided with a memory device and a circuit for driving the memory device.
  • electronic components 700, a memory chip 5155, and a controller chip 5156 are attached to the board 5153.
  • the capacity of SSD5150 can be increased by providing electronic components 700 on the back side of the board 5153 as well.
  • a work memory is incorporated in the memory chip 5155.
  • a DRAM chip may be used for the memory chip 5155.
  • a processor, an ECC circuit, and the like are incorporated in the controller chip 5156.
  • the circuit configurations of the electronic component 700, the memory chip 5155, and the controller chip 5115 are not limited to those described above, and may be changed as appropriate depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.
  • [calculator] 30A is an example of a large-scale computer.
  • the computer 5600 includes a rack 5610 and a plurality of rack-mounted computers 5620 stored therein.
  • Computer 5620 can be configured, for example, as shown in the perspective view of FIG. 30B.
  • computer 5620 has motherboard 5630, which has multiple slots 5631 and multiple connection terminals.
  • PC card 5621 is inserted into slot 5631.
  • PC card 5621 has connection terminals 5623, 5624, and 5625, which are each connected to motherboard 5630.
  • PC card 5621 shown in FIG. 30C is an example of a processing board equipped with a CPU, a GPU, a storage device, and the like.
  • PC card 5621 has board 5622.
  • Board 5622 also has connection terminal 5623, connection terminal 5624, connection terminal 5625, semiconductor device 5626, semiconductor device 5627, semiconductor device 5628, and connection terminal 5629.
  • FIG. 30C illustrates semiconductor devices other than semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628, but for those semiconductor devices, please refer to the explanation of semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628 described below.
  • connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • An example of the standard for the connection terminal 5629 is PCIe.
  • Connection terminals 5623, 5624, and 5625 can be interfaces for supplying power to PC card 5621, inputting signals, and the like. They can also be interfaces for outputting signals calculated by PC card 5621, and the like. Examples of standards for connection terminals 5623, 5624, and 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface). Examples of standards for outputting video signals from connection terminals 5623, 5624, and 5625 include HDMI (registered trademark), and the like.
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and the semiconductor device 5626 and the board 5622 can be electrically connected by inserting the terminal into a socket (not shown) provided on the board 5622.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 can be electrically connected by, for example, soldering the terminals to wiring provided on the board 5622 using a reflow method.
  • Examples of the semiconductor device 5627 include an FPGA (Field Programmable Gate Array), a GPU, and a CPU.
  • the electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 can be electrically connected by, for example, soldering the terminals to wiring provided on the board 5622 using a reflow method.
  • An example of the semiconductor device 5628 is a memory device.
  • the electronic component 700 can be used as the semiconductor device 5628.
  • Computer 5600 can also function as a parallel computer. By using computer 5600 as a parallel computer, it is possible to perform large-scale calculations required for artificial intelligence learning and inference, for example.
  • the electronic devices can be made smaller and consume less power.
  • the storage device according to one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, adverse effects of the heat on the circuit itself, peripheral circuits, and modules can be reduced.
  • electronic devices that operate stably even in high-temperature environments can be realized. Therefore, the reliability of the electronic devices can be improved.

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Abstract

新規な構成を備えた半導体装置を提供する。 トランジスタおよびキャパシタを有するメモリセル、センスアンプを有する。キャパシタは、第１電極と第２電極との間に反強誘電性を有する材料を有する。センスアンプは、第１電位を与える機能、第１電位より低い第２電位を与える機能、およびセンスアンプ制御信号に応じて第１配線の電位を第１電位より高い第３電位または第２電位にする機能、を有する。第２配線は、第２電極に第２電位を与える機能を有する。メモリセルにおけるデータの保持は、第１電極を第１電位に保持することで行われる。メモリセルにおけるデータの読み出しは、第１配線を第２電位とし、トランジスタを導通状態とすることで、変動する第１配線の電位をセンスアンプ制御信号に応じて第３電位または第２電位にすることで読み出される。

Description

半導体装置
　本発明の一態様は、半導体装置に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　そのため、本発明の一態様に係る技術分野の一例として、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、それらの検査方法、またはそれらの使用方法などを挙げることができる。
　近年、ＬＳＩ、ＣＰＵ、メモリ装置などの半導体装置の開発が進められている。メモリ装置は、演算処理実行時の一時記憶、データの長期記憶など、用途に応じて様々な記憶方式のメモリ装置が開発されている。例えば、強誘電性（ｆｅｒｒｏｅｌｅｃｔｒｉｃ：ＦＥ）を有する材料を用いたメモリ装置は、実用化されている。また非特許文献１に示すように、反強誘電性（Ａｎｔｉ−ｆｅｒｒｏｅｌｅｃｔｒｉｃ：ＡＦＥ）を有する材料を用いたメモリ装置の研究開発が行われている。
　反強誘電性を有する材料は、外部電界（外部から材料に印加される電界）がゼロの状態では自発分極が小さいまたは存在しないため、データの保持が難しい。非特許文献１では、反強誘電性を有する材料での分極の保持を保つために、仕事関数の異なる材料を電極に用いる構成を開示している。当該構成とすることで、反強誘電性を有する材料を用いたメモリ装置は、強誘電性を有する材料を用いたメモリ装置と同等の機能を実現している。
Ｍ．Ｐｅｓｉｃ　ｅｔ　ａｌ．，"Ｊｏｕｒｎａｌ　ｏｆ　ｔｈｅ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｓｏｃｉｅｔｙ"，２０１８，ｖｏｌｕｍｅ　６，ｐ．１０１９−１０２５
　強誘電性を有する材料を用いたメモリ装置は、分極の保持が可能であるものの、分極反転に要する電界の範囲が大きい点で不利である。一方反強誘電性を有する材料を用いたメモリ装置は、分極反転に要する電界の範囲が小さい点に加え、非特許文献１にあるように仕事関数の異なる材料を電極に用いることで外部電界がゼロの状態でも分極の保持ができる点で有利である。しかしながらこの場合、電界の制御が困難となる。
　本発明の一態様は、反強誘電性を有する材料を用いたメモリ装置としての機能を有する半導体装置を提供することを課題の一とする。または、本発明の一態様は、分極反転に要する電界の範囲の小さい、半導体装置を提供することを課題の一とする。または、本発明の一態様は、仕事関数の異なる材料を電極に用いることなく、データに応じた分極を保持できる、半導体装置を提供することを課題の一とする。
　なお本発明の一態様に係る課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題とは、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様に係る課題は、上記列挙した課題および他の課題の全てを解決する必要はない。本発明の一態様は、上記列挙した課題および他の課題のうち、少なくとも一つの課題を解決するものである。
　本発明の一態様は、トランジスタおよびキャパシタを有するメモリセルと、センスアンプと、センスアンプおよびトランジスタのソースおよびドレインの一方に電気的に接続された第１配線と、キャパシタに電気的に接続された第２配線と、を有し、キャパシタは、第１電極と第２電極との間に反強誘電性を有する材料を有し、センスアンプは、第１配線に第１電位を与える機能、第１配線に第１電位より低い第２電位を与える機能、および第１配線の電位が参照電位より高い場合、第１配線の電位を第１電位より高い第３電位にし、第１配線の電位が参照電位より低い場合、第１配線の電位を第２電位にする機能、を有し、第２配線は、第２電極に第２電位を与える機能を有し、トランジスタのソースおよびドレインの他方は、第１電極と電気的に接続され、メモリセルにおけるデータの保持は、第１電極を第１電位に保持することで行われ、メモリセルにおけるデータの読み出しは、第１配線を第２電位とし、トランジスタを導通状態とすることで変動する第１配線の電位を第３電位または第２電位にすることで行われる、半導体装置である。
　本発明の一態様は、トランジスタおよびキャパシタを有するメモリセルと、センスアンプと、センスアンプおよびトランジスタのソースおよびドレインの一方に電気的に接続された第１配線と、キャパシタに電気的に接続された第２配線と、を有し、キャパシタは、第１電極と第２電極との間に反強誘電性を有する材料を有し、第２配線は、第２電極に第１電位、または第１電位より高い第３電位を与える機能を有し、センスアンプは、第１配線に第１電位より低い第２電位を与える機能、および第１配線の電位が参照電位より高い場合、第１配線の電位を第３電位にし、第１配線の電位が参照電位より低い場合、第１配線の電位を第２電位にする機能、を有し、トランジスタのソースおよびドレインの他方は、第１電極と電気的に接続され、メモリセルにおけるデータの保持は、第１電極を第２電位に保持し、且つ第２電極に第１電位を与えることで行われ、メモリセルにおけるデータの読み出しは、第２電極を第３電位とし、トランジスタを導通状態とすることで変動する第１配線の電位を第３電位または第２電位にすることで行われる、半導体装置である。
　本発明の一態様は、トランジスタおよびキャパシタを有するメモリセルと、センスアンプと、センスアンプおよびトランジスタのソースおよびドレインの一方に電気的に接続された第１配線と、キャパシタに電気的に接続された第２配線と、を有し、キャパシタは、第１電極と第２電極との間に反強誘電性を有する材料を有し、第２配線は、第２電極に第１電位、または第１電位より高い第３電位を与える機能を有し、センスアンプは、第１配線に第１電位より低い第２電位を与える機能、および第１配線の電位が参照電位より高い場合、第１配線の電位を第１電位にし、第１配線の電位が参照電位より低い場合、第１配線の電位を第２電位にする機能、を有し、トランジスタのソースおよびドレインの他方は、第１電極と電気的に接続され、メモリセルにおけるデータの保持は、第１電極を第２電位に保持し、且つ第２電極に第１電位を与えることで行われ、メモリセルにおけるデータの読み出しは、第２電極に第３電位を与え、トランジスタを導通状態とすることで変動する第１配線の電位を第１電位または第２電位にすることで行われる、半導体装置である。
　本発明の一態様において、参照電位は、センスアンプに電気的に接続された第３配線に与えられる電位である、半導体装置が好ましい。
　本発明の一態様において、トランジスタは、チャネル形成領域を有する半導体層を有し、半導体層は、インジウムおよび亜鉛の少なくとも一を有する、半導体装置が好ましい。
　本発明の一態様において、材料は、ハフニウムおよびジルコニウムを有する、半導体装置が好ましい。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
　本発明の一態様は、反強誘電性を有する材料を用いたメモリ装置としての機能を有する半導体装置を提供することができる。または、本発明の一態様は、分極反転に要する電界の範囲の小さい、半導体装置を提供することができる。または、本発明の一態様は、仕事関数の異なる材料を電極に用いることなく、データに応じた分極を保持できる、半導体装置を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。従って本発明の一態様は、上記列挙した効果を有さない場合もある。なお、他の効果とは、以下の記載で述べる、本項目で言及していない効果である。他の効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。本発明の一態様は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。
図１Ａおよび図１Ｂは、半導体装置の構成例を説明する図である。
図２は、半導体装置を説明するタイミングチャートである。
図３は、反強誘電体のヒステリシス特性の一例を示すグラフである。
図４Ａ乃至図４Ｃは、半導体装置を説明する図である。
図５は、センスアンプの構成例を説明する図である。
図６は、半導体装置を説明するタイミングチャートである。
図７Ａおよび図７Ｂは、半導体装置の構成例を説明する図である。
図８は、半導体装置の構成例を説明する図である。
図９は、半導体装置を説明するタイミングチャートである。
図１０は、反強誘電体のヒステリシス特性の一例を示すグラフである。
図１１Ａおよび図１１Ｂは、半導体装置を説明する図である。
図１２は、センスアンプの構成例を説明する図である。
図１３は、半導体装置の構成例を説明する図である。
図１４は、半導体装置を説明するタイミングチャートである。
図１５は、反強誘電体のヒステリシス特性の一例を示すグラフである。
図１６Ａ乃至図１６Ｄは、半導体装置を説明する図である。
図１７は、センスアンプの構成例を説明する図である。
図１８は、半導体装置の構成例を説明する図である。
図１９は、半導体装置を説明するタイミングチャートである。
図２０Ａ乃至図２０Ｄは、半導体装置を説明する図である。
図２１は、センスアンプの構成例を説明する図である。
図２２は、酸化ハフニウムの結晶構造を説明する図である。
図２３Ａおよび図２３Ｂは、ＨｆＺｒＯｘの直方晶系の結晶構造のモデルを説明する図である。
図２４Ａは、半導体装置の構成例を説明するブロック図である。図２４Ｂは、半導体装置の構成例を説明する斜視図である。
図２５Ａ乃至図２５Ｄは、トランジスタおよびキャパシタの構成例を説明する図である。
図２６Ａおよび図２６Ｂは、トランジスタの構成例を説明する図である。
図２７Ａおよび図２７Ｂは電子部品の一例を示す斜視図である。
図２８Ａ乃至図２８Ｊは、電子機器の一例を説明する図である。
図２９Ａ乃至図２９Ｅは、電子機器の一例を説明する図である。
図３０Ａ乃至図３０Ｃは、電子機器の一例を説明する図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置であり、かつ、半導体装置を有している場合がある。
　本明細書に係る図面等において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもその大きさもしくは縦横比などに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
　なお、実施の形態の発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。また、図面を理解しやすくするため、斜視図または上面図などにおいて、一部の構成要素の記載を省略している場合がある。
　なお、図面などにおいて、Ｘ方向（Ｘ軸に沿う方向）、Ｙ方向（Ｙ軸に沿う方向）、およびＺ方向（Ｚ軸に沿う方向）を示す矢印を付す場合がある。なお、本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き、順方向と逆方向を区別しない。「Ｙ方向」および「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書などでは、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
　本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書などの実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲などにおいて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲などにおいて省略することもありうる。
　本明細書等において、「上に」、「下に」、「上方に」、または「下方に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」および「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　本明細書等において、「重なる」などの用語は、構成要素の積層順などの状態を限定するものではない。例えば、「絶縁層Ａに重なる電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが形成されている状態に限らず、絶縁層Ａの下に電極Ｂが形成されている状態、絶縁層Ａの右側（もしくは左側）に電極Ｂが形成されている状態、および絶縁層Ａの前側（もしくは後側）に電極Ｂが形成されている状態などを除外しない。
　本明細書等において、「隣接」および「近接」の用語は、構成要素が直接接していることを限定するものではない。例えば、「絶縁層Ａに隣接する電極Ｂ」の表現であれば、絶縁層Ａと電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂの間に他の構成要素（空間を含む）が存在する状態を除外しない。
　本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。または、場合によっては、または、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」または「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。または、「導電体」という用語を、「導電層」または「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁層」または「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。または、「絶縁体」という用語を、「絶縁層」または「絶縁膜」という用語に変更することが可能な場合がある。
　なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書などでは、明示する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
　本明細書等において「電極」「配線」「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」または「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」「配線」「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」または「端子」の一部とすることができ、また、例えば、「端子」は「配線」または「電極」の一部とすることができる。また、「電極」「配線」「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
　本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、または、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　なお、本明細書などにおいて、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と電気的に接続する配線のことをいう。
　ソースとは、ソース領域、ソース電極、及びソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分を含む導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と電気的に接続する配線のことをいう。
　ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と電気的に接続する配線のことをいう。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」または「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」または「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“Ａ”、“ｂ”、“＿１”、“［ｎ］”、“［ｍ，ｎ］”などの識別用の符号を付記して記載する場合がある。例えば、導電層２４２を、導電層２４２ａ、および導電層２４２ｂに分けて示す場合がある。
（実施の形態１）
　本発明の一態様に係る半導体装置について説明する。半導体装置は、メモリセルを有する記憶装置としての機能を有する。半導体装置は、メモリセルの他、センスアンプおよび複数の配線を有する。
　図１Ａは、半導体装置の構成例を説明する図である。半導体装置１０は、メモリセル１００およびセンスアンプ１３０を有する。メモリセル１００は、トランジスタ１１０およびキャパシタ１２０を有する。
　トランジスタ１１０のゲートは、配線ＷＬに接続される。トランジスタ１１０のソースおよびドレインの一方は、配線ＢＬに接続される。トランジスタ１１０のソースおよびドレインの他方は、キャパシタ１２０の一方の電極に接続される。キャパシタ１２０の他方の電極は、配線ＰＬに接続される。
　トランジスタ１１０のソースおよびドレインの一方と、キャパシタ１２０と、が接続される節点（ノード）を、ノードＳＮとして説明する。トランジスタ１１０は、配線ＷＬに供給される信号に応じて、導通状態または非導通状態（オンまたはオフ）が制御される。トランジスタ１１０は、スイッチとしての機能を有する。
　トランジスタ１１０は、チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）を用いることが好ましい。例えば、チャネル形成領域を有する半導体層にインジウムおよび亜鉛の少なくとも一を有する構成が好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。よってトランジスタ１１０をオフにした状態において、ノードＳＮの電位の変動を小さくすることができる。そのため、チャネルルが形成される半導体層にシリコンを有するトランジスタ（以下、「Ｓｉトランジスタ」とも呼ぶ。）で構成されるＤＲＡＭと比較して、リフレッシュ動作の頻度を低減できる。その結果、低消費電力化を図ることができる。
　配線ＢＬは、メモリセル１００に接続するビット線としての機能を有する。配線ＷＬは、メモリセル１００に接続するワード線としての機能を有する。配線ＰＬは、保持容量線としての機能を有する。配線ＢＬは、第１配線という場合がある。配線ＰＬは、第２配線という場合がある。
　キャパシタ１２０に付した回路記号は、図１Ｂに示す電極１２１Ａと電極１２１Ｂとの間に反強誘電性を有する材料１２２を有するキャパシタを表している。キャパシタ１２０の一方の電極１２１Ａ（第１電極）は、ノードＳＮに接続される。キャパシタ１２０の他方の電極１２１Ｂ（第２電極）は、配線ＰＬに接続される。なお図１Ｂでは、電極の形状が平行平板型のキャパシタを図示しているが、フィン型、または深孔積層型などを適用することができる。
　反強誘電性を有する材料１２２は、外部電場（外部から材料に印加される電界）が無い状態で自発分極が小さいまたは存在しないものの、ある一定以上の電界またはある一定以下の電界を印加した場合に強誘電性が発現する材料を指す。例えば、ハフニウムおよびジルコニウムの少なくとも一を有する材料が好ましい。具体的に酸化ハフニウムに、ジルコニウムのドーピングを行った複合材料は、単斜晶系を主とした酸化ハフニウムの結晶構造から正方晶系を主とした結晶構造にすることで、反強誘電性を有する材料とすることができる。
　なお、上記複合材料において、ハフニウムに対するジルコニウムの含有量は大きいことが好ましい。例えば、上記複合材料として、Ｈｆ：Ｚｒ＝１：２［原子数比］もしくはその近傍の組成の複合材料、またはＨｆ：Ｚｒ＝１：３［原子数比］もしくはその近傍の組成の複合材料を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。ハフニウムに対するジルコニウムの含有量を大きくすることで、複合材料において反強誘電性が発現しやすくなる。
　なお本明細書等において、反強誘電性を有する材料、または反強誘電性を有する材料を含む絶縁体を反強誘電体と呼ぶ場合がある。また、反強誘電性を有する材料を層状にしたものを指して、反強誘電体層と呼ぶ場合がある。また、このような、反強誘電体層を有するキャパシタを、反強誘電キャパシタと呼ぶ場合がある。
　センスアンプ１３０は、信号ＳＡＥ、信号ＰＲＥ、および信号ＥＱによって制御され、配線ＢＬおよび配線ＢＬＢの電位を増幅する機能を有する。信号ＳＡＥは、センスアンプ１３０の配線ＢＬおよび配線ＢＬＢの電位を増幅する機能を制御する信号である。信号ＳＡＥは、センスアンプ制御信号ともいう。信号ＰＲＥは、配線ＢＬおよび配線ＢＬＢを所定の電位に充電または放電するための信号である。信号ＰＲＥは、プリチャージ信号ともいう。信号ＥＱは、配線ＢＬおよび配線ＢＬＢの電位差を平衡化するための信号である。
　センスアンプ１３０は、メモリセル１００で保持する電位ＶＡ（第１電位ともいう）を配線ＢＬに与える機能を有する。センスアンプ１３０は、信号ＰＲＥによって、配線ＢＬおよび配線ＢＬＢを電位０Ｖ（読み出し電位、プリチャージ電位、または第２電位という場合がある）とする機能を有する。センスアンプ１３０は、信号ＳＡＥに応じて配線ＢＬおよび配線ＢＬＢの電位を電位ＶＡより高い電位ＶＢ（第３電位ともいう）または電位０Ｖにする機能を有する。信号ＳＡＥに応じた配線ＢＬおよび配線ＢＬＢの電位の増幅は、参照電位ＶＲＥＦとの高低関係に応じて行われる。例えば、配線ＢＬの電位が参照電位ＶＲＥＦより高い場合、配線ＢＬの電位は電位ＶＢとなり、配線ＢＬＢの電位は０Ｖとなる。配線ＢＬの電位が参照電位ＶＲＥＦより低い場合、配線ＢＬは電位０Ｖとなり、配線ＢＬＢの電位は電位ＶＢとなる。
　電位ＶＡは、電位０Ｖより高い電位である。電位ＶＡと電位０Ｖによってキャパシタ１２０に電位差ＶＡ（または−ＶＡ）を与えることで、反強誘電性を有する材料１２２であっても強誘電性が発現する材料として用いることができる。電位０Ｖは、配線ＰＬの電位と等電位または配線ＰＬの電位の近傍の電位であり、グラウンド電位などでもよい。電位ＶＢは、電位ＶＡより高い電位である。電位ＶＢと電位０Ｖによってキャパシタ１２０に電位差ＶＢ（または−ＶＢ）を与えることで、反強誘電性を有する材料１２２の分極反転を行うことができる。なお反強誘電性を有する材料は、分極が０と正（または０と負）の間でヒステリシスがある。そのため反強誘電性を有する材料１２２の分極反転は、正または負の外部電界を大きくすること、または電界をゼロの状態とすることで引き起こされる。
　キャパシタ１２０に与える電界は、キャパシタ１２０の材料１２２の厚さなどに応じて変わる。本明細書等においては、キャパシタ１２０に与える電位差を電界に読み替えて説明する場合がある。
　配線ＰＬは、キャパシタ１２０の他方の電極１２１Ｂに電位０Ｖを与える機能を有する。配線ＰＬは定電位とすることで、メモリセル１００をメモリアレイとした際に各メモリセル１００に同じ電位を与える構成とすることができる。なお本実施の形態において、配線ＰＬを０Ｖとして説明するが、電位ＶＡおよび電位ＶＢとの間で、反強誘電性を有する材料１２２の強誘電性の発現、および反強誘電性を有する材料１２２の分極反転を行う電界をキャパシタ１２０に印加できる電位であればよい。
　センスアンプ１３０は、Ｓｉトランジスタで構成することが好ましい。当該構成とすることで、トランジスタ１１０をＯＳトランジスタで構成した場合に、センスアンプ１３０と、メモリセル１００と、を重ねて設けることができる。そのため、センスアンプ１３０を有する駆動回路と、メモリセル１００を有するメモリアレイと、の間の信号伝搬距離を短くすることができる。よって、駆動回路とメモリアレイの間の抵抗および寄生容量が低減され、消費電力および信号遅延の低減が実現できる。
　配線ＢＬＢは、センスアンプ１３０において、メモリセル１００から配線ＢＬに読み出された電位を増幅するための参照電位ＶＲＥＦを与える配線である。参照電位ＶＲＥＦは、配線ＢＬＢに接続されるスイッチＳＷ２を介して供給される。スイッチＳＷ２のオンまたはオフは、信号ＳＷＢＬＢによって制御される。また図１Ａでは、配線ＢＬに参照電位ＶＲＥＦを供給するスイッチＳＷ１を図示しており、スイッチＳＷ１のオンまたはオフは、信号ＳＷＢＬによって制御される。スイッチＳＷ１は、配線ＢＬＢに接続されるメモリセル（図示せず）からデータを読み出す際に用いる。
　図２は、図１Ａに示す半導体装置１０の駆動方法を説明するタイミングチャートである。また図３は、図１Ｂで説明した、反強誘電性を有する材料１２２のヒステリシス特性の一例を示すグラフである。また図４Ａ乃至図４Ｃは、図２に示すタイミングチャートの期間に対応する、反強誘電性を有する材料１２２のヒステリシス特性を説明する図である。
　図２では、図１Ａに示す半導体装置１０に示す、配線ＷＬ、配線ＢＬ、配線ＰＬ、信号ＥＱ、信号ＰＲＥ、信号ＳＡＥ、ノードＳＮ、配線ＢＬＢ、および信号ＳＷＢＬＢ、の信号波形および電位を模式的に表している。信号ＥＱ、信号ＰＲＥ、および信号ＳＡＥは、Ｈレベルでセンスアンプ１３０の各機能がアクティブ（活性状態）、Ｌレベルでセンスアンプ１３０の各機能がインアクティブ（不活性状態）、となる。信号ＳＷＢＬＢは、ＨレベルでスイッチＳＷ１がオン、Ｌレベルでオフとなる。
　図２に示す期間Ｔ０は、保持期間である。保持期間では、メモリセル１００のキャパシタ１２０において、データに応じた分極を保持させる。期間Ｔ０において、ノードＳＮは電位ＶＡとし、配線ＰＬを０Ｖとする。キャパシタ１２０では、図３に図示する、電位差−ＶＡが印加される状態となる。電位差−ＶＡをキャパシタ１２０に印加することで、データ０（Ｄ０）に応じた分極ＰＤ０の状態、データ１（Ｄ１）に応じた分極ＰＤ１の状態、が保持される。
　図２に示す期間Ｔ１は、配線ＢＬ、ＢＬＢを所定の電位に充電または放電する期間である。信号ＥＱをＬレベルとしておき、信号ＰＲＥをＨレベルとする。配線ＢＬ、ＢＬＢは、電位０Ｖとなる。配線ＷＬはＬレベルのため、ノードＳＮの電位ＶＡは保持される。配線ＰＬに電位に変動はないため、反強誘電性を有する材料１２２の分極は保持される。
　図２に示す期間Ｔ２では、配線ＷＬをＨレベル、として、メモリセル１００に保持されたデータを配線ＢＬに読み出す期間である。トランジスタ１１０が導通状態となり、キャパシタ１２０に保持された電荷が、配線ＢＬとの間で分配される。キャパシタ１２０に保持された電荷量は、反強誘電性を有する材料１２２に保持された分極の大きさに応じて変わる。データ０（Ｄ０）に応じた分極（ＰＤ０）は、データ１（Ｄ１）に応じた分極（ＰＤ１）よりも絶対値が小さい。そのため、データ１の状態を保持するキャパシタ１２０は、データ０の状態を保持するキャパシタ１２０より保持する電荷量が小さい。このため、電位０Ｖに保持された配線ＢＬと、ノードＳＮに保持された電位ＶＡと、で電荷を分配した際、データ１の状態では、配線ＢＬとノードＳＮの電位が電位ＶＡ寄りとなる。また、電位０Ｖに保持された配線ＢＬと、ノードＳＮに保持された電位ＶＡと、で電荷を分配した際、データ０の状態では、配線ＢＬとノードＳＮの電位が電位０Ｖ寄りとなる。
　また図２に示す期間Ｔ２では、信号ＳＷＢＬＢをＨレベルとして、配線ＢＬＢの電位を参照電位ＶＲＥＦとしておく。
　なお期間Ｔ２において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。材料１２２は、ノードＳＮの電位を配線ＰＬの電位にする、あるいは配線ＰＬの電位に近づけることで、分極がゼロの状態を経る電界が与えられる。キャパシタ１２０の両端の電極の電位が０Ｖに近づくため、材料１２２のデータ０（Ｄ０）およびデータ１（Ｄ１）に応じた分極がゼロの状態またはその近傍の状態となる。なお材料１２２の分極がゼロまたはその近傍の状態とは、データ０（Ｄ０）に応じた分極の状態（図３に図示）から電界が０の状態の分極（図４Ａの点線矢印）となるよう電界を印加する状態、またはデータ１（Ｄ１）に応じた分極の状態（図３に図示）から電界が０の状態の分極（図４Ａの破線矢印）となるよう電界を印加する状態をいう。
　図２に示す期間Ｔ３は、信号ＳＡＥをＨレベル、として、配線ＢＬと参照電位ＶＲＥＦとの高低関係に応じて配線ＢＬ、ＢＬＢの電位を増幅する期間である。データ１（Ｄａｔａ１）の状態では、配線ＢＬとノードＳＮの電位が電位ＶＡ寄りとなるため、配線ＢＬの電位は参照電位ＶＲＥＦより高い。この場合、センスアンプ１３０は、配線ＢＬの電位が電位ＶＢに増幅される。トランジスタ１１０が導通状態のため、ノードＳＮも同様の挙動を示す。また配線ＢＬＢは、０Ｖに放電される。
　またデータ０（Ｄａｔａ０）の状態では、配線ＢＬとノードＳＮの電位が電位０Ｖ寄りとなるため、配線ＢＬの電位は参照電位ＶＲＥＦより低い。この場合、センスアンプ１３０は、配線ＢＬの電位が０Ｖに放電される。トランジスタ１１０が導通状態のため、ノードＳＮも同様の挙動を示す。また配線ＢＬＢは、電位ＶＢに増幅される。
　なお期間Ｔ３において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。材料１２２は、データ０（Ｄ０）の場合、ノードＳＮの電位が０Ｖとなるため、材料１２２の分極がゼロの状態（図４Ｂの点線矢印）となる。また、材料１２２は、データ１（Ｄ１）の場合、ノードＳＮの電位が電位ＶＢとなり、キャパシタ１２０には図４Ｂに図示する、電位差−ＶＢが印加される状態となる（図４Ｂの破線矢印）。そのため、分極反転する電界が材料１２２に印加される状態となる。
　図２に示す期間Ｔ４は、信号ＳＡＥをＬレベルと、その後期間Ｔ５において、信号ＥＱをＨレベル、配線ＢＬを電位ＶＡとする。配線ＢＬ、ＢＬＢは、電位ＶＡで等電位となる。配線ＷＬはＨレベルのため、ノードＳＮは電位ＶＡとなる。
　なお期間Ｔ５において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。材料１２２は、データ０（Ｄ０）の場合、ノードＳＮの電位が電位ＶＡとなるため、材料１２２が保持状態での分極（図４Ｃの点線矢印）となる。また、材料１２２は、データ１（Ｄ１）の場合、ノードＳＮの電位が電位ＶＡとなるため、材料１２２が保持状態での分極（図４Ｃの破線矢印）となる。
　期間Ｔ５後の期間Ｔ０では、再び保持期間である。保持期間では、データ０（Ｄ０）に応じた残留分極では分極ＰＤ０の状態、データ１（Ｄ１）に応じた残留分極では分極ＰＤ１の状態、が保持される。
　図５は、図１Ａで図示したセンスアンプ１３０の構成例について説明する図である。センスアンプ１３０は、一例として、信号ＳＡＥおよび信号ＳＡＥＢ（信号ＳＡＥの反転信号）によって動作する配線ＢＬおよび配線ＢＬＢの電位差に応じた増幅を行う回路１３１を有する。またセンスアンプ１３０は、一例として、信号ＰＲＥによって配線ＢＬおよび配線ＢＬＢを所定の電位に充電または放電する回路１３２を有する。またセンスアンプ１３０は、一例として、信号ＥＱによって配線ＢＬおよび配線ＢＬＢの電位差を平衡化するための回路１３３を有する。またその他の構成として、センスアンプ１３０は、一例として、信号ＣＳＥＬによって配線ＢＬの電位および配線ＢＬＢの電位を、配線Ｓ／Ａ＿ＯＵＴの電位および配線Ｓ／Ａ＿ＯＵＴＢに伝える回路１３４、を有する。
　回路１３１は、ｎチャネル型トランジスタまたはｐチャネル型トランジスタであるトランジスタＭ１１乃至Ｍ１６を有する。配線ＶＢＬは、電位ＶＢが与えられる配線である。配線ＶＧＬは、電位０Ｖが与えられる配線である。回路１３１は、信号ＳＡＥをＨレベル、信号ＳＡＥＢをＬレベルとすることで、配線ＢＬの電位が配線ＢＬＢの電位より高い場合、配線ＢＬの電位を電位ＶＢとし、配線ＢＬＢの電位は０Ｖとする。また、配線ＢＬの電位が配線ＢＬＢの電位より低い場合、配線ＢＬの電位を電位０Ｖとし、配線ＢＬＢの電位を電位ＶＢとする。
　回路１３２は、ｎチャネル型トランジスタであるトランジスタＭ２１およびＭ２２を有する。回路１３３が有するトランジスタは、ｐチャネル型トランジスタでもよい。配線ＶＧＬは、電位０Ｖが与えられる配線である。回路１３２は、信号ＰＲＥをＨレベルとすることで、配線ＢＬおよび配線ＢＬＢの電位を電位０Ｖにする。
　回路１３３は、ｎチャネル型トランジスタであるトランジスタＭ３１乃至Ｍ３３を有する。回路１３３は、信号ＥＱをＨレベルとすることで、配線ＢＬおよび配線ＢＬＢの電位を配線ＶＡＬの電位ＶＡとし、且つ配線ＢＬおよび配線ＢＬＢの電位を等電位とすることができる。
　回路１３４は、ｎチャネル型トランジスタであるトランジスタＭ４１およびＭ４２を有する。回路１３４は、信号ＣＳＥＬをＨレベルとすることで、配線ＢＬおよび配線ＢＬＢの電位を配線Ｓ／Ａ＿ＯＵＴおよび配線Ｓ／Ａ＿ＯＵＴＢを介して外部に出力することができる。
　図５に示すセンスアンプ１３０は、回路１３１乃至１３４の構成を備えることで、メモリセル１００で保持する電位ＶＡを配線ＢＬに与える機能、配線ＢＬおよび配線ＢＬＢを電位０Ｖとする機能、および配線ＢＬの電位が参照電位ＶＲＥＦより高い場合、配線ＢＬの電位は電位ＶＢ、配線ＢＬＢの電位は０Ｖとし、配線ＢＬの電位が参照電位ＶＲＥＦより低い場合、配線ＢＬは電位０Ｖ、配線ＢＬＢの電位は電位ＶＢとする機能、を有することができる。
　なお図２で説明した期間Ｔ０において、配線ＢＬの電位ＶＡとする例を説明したが、他の構成でもよい。例えば図６に示すタイミングチャートのように、期間Ｔ０を期間Ｔ０−１と、期間Ｔ０−２と、に分け、期間Ｔ０−１では配線ＢＬを電位ＶＡとし、期間Ｔ０−２では配線ＢＬを電位０Ｖとする構成でもよい。当該構成とすることで、配線ＢＬを電位ＶＡとする期間を短くすることができる。なお期間Ｔ０−１と、期間Ｔ０−２と、は、交互に切り替えればよい。
　また図７Ａおよび図７Ｂは、図１Ａに示す半導体装置１０におけるトランジスタ１１０の変形例を説明する図である。図７Ａに示すトランジスタ１１０Ａは、バックゲートを有し、当該バックゲートにバックゲート電圧を印加するための配線ＶＢＬが接続された構成を有する。当該構成とすることで、バックゲート電圧を調整し、しきい値電圧などのトランジスタの電気特性を改善する構成とすることができる。
　また図７Ｂに示すトランジスタ１１０Ｂは、バックゲートを有し、当該バックゲートに配線ＷＬが接続された構成を有する。当該構成とすることで、トランジスタ１１０Ｂに流れる電流量を大きくすることができる。
　以上説明した本発明の一態様の半導体装置では、反強誘電性を有する材料を有するキャパシタでのデータの保持に、電界を印加して保持を行う構成とし、読み出し時において、データ保持時の分極の状態となるよう、反強誘電性を有する材料に電界を与える。具体的には、反強誘電性を有する材料の分極がゼロの状態を経る電界を与えてデータ保持時の分極の状態に応じたデータを読み出すとともに、反強誘電性を有する材料が分極反転する電界を与えることで、データ保持時の分極の状態に戻す動作を行う構成とする。当該構成とすることで、分極反転に要する電界の範囲の小さい、半導体装置を提供することができる。または、仕事関数の異なる材料を電極に用いることなく、保持するデータに応じた分極の状態をキャパシタで保持できる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態２）
　本実施の形態は、上記実施の形態で説明した半導体装置の別の構成例について説明する。なお、実施の形態１の半導体装置１０と同一部分又は同様な機能を有する部分は、実施の形態１と同様とすればよく、その繰り返しの説明は省略する。また同じ箇所の詳細な説明も省略する。
　図８は、半導体装置の構成例を説明する図である。半導体装置１０Ａは、メモリセル１００およびセンスアンプ１３０Ａを有する。メモリセル１００は、トランジスタ１１０およびキャパシタ１２０を有する。
　センスアンプ１３０Ａは、信号ＳＡＥ、および信号ＥＱによって制御され、配線ＢＬおよび配線ＢＬＢの電位差を増幅する機能を有する。実施の形態１で説明したセンスアンプ１３０との違いは、信号ＰＲＥの有無である。
　図９は、図８に示す半導体装置１０Ａの駆動方法を説明するタイミングチャートである。また図１０は、図８で説明した、反強誘電性を有する材料１２２のヒステリシス特性の一例を示すグラフである。また図１１Ａおよび図１１Ｂは、図９に示すタイミングチャートの期間に対応する、反強誘電性を有する材料１２２のヒステリシス特性を説明する図である。
　図９では、図８に示す半導体装置１０Ａに示す、配線ＷＬ、配線ＢＬ、配線ＰＬ、信号ＥＱ、信号ＳＡＥ、ノードＳＮ、配線ＢＬＢ、および信号ＳＷＢＬＢ、の信号波形および電位を模式的に表している。信号ＥＱおよび信号ＳＡＥは、Ｈレベルでセンスアンプ１３０の各機能がアクティブ（活性状態）、Ｌレベルでセンスアンプ１３０の各機能がインアクティブ（不活性状態）、となる。
　図９に示す期間Ｔ１０は、保持期間である。保持期間では、メモリセル１００のキャパシタ１２０において、データに応じた分極の状態を保持させる。期間Ｔ０において、データ０（Ｄ０）を保持する場合、ノードＳＮおよび配線ＰＬを０Ｖとする。また期間Ｔ０において、データ１（Ｄ１）を保持する場合、ノードＳＮは電位ＶＢとし、配線ＰＬを０Ｖとする。キャパシタ１２０では、図１０に図示するように、電界０をキャパシタ１２０に印加することで、データ０（Ｄ０）に応じた分極（分極が０＝ＰＤ０）の状態が保持される。またキャパシタ１２０では、図１０に図示するように、電位差−ＶＢをキャパシタ１２０に印加することで、データ１（Ｄ１）に応じた分極ＰＤ１の状態が保持される。
　図９に示す期間Ｔ１１は、信号ＥＱをＬレベルとしておき、配線ＷＬをＨレベルとして、メモリセル１００に保持されたデータを配線ＢＬに読み出す期間である。トランジスタ１１０が導通状態となり、キャパシタ１２０に保持された電荷が、配線ＢＬとの間で分配される。キャパシタ１２０に保持された電荷量は、反強誘電性を有する材料１２２の分極の状態に応じて変わる。データ１（Ｄ１）に応じた分極（ＰＤ１）は、データ０（Ｄ０）に応じた分極（０＝ＰＤ０）よりも絶対値が大きい。そのため、データ１の状態を保持するキャパシタ１２０は、データ０の状態を保持するキャパシタ１２０より保持する電荷量が大きい。このため、電位０Ｖに保持された配線ＢＬと、ノードＳＮに保持された電位ＶＢと、で電荷を分配した際、データ１の状態では、配線ＢＬとノードＳＮの電位が０Ｖに変化するものの、その変化は緩やかとなる。また、電位０Ｖに保持された配線ＢＬと、ノードＳＮに保持された電位０Ｖと、で電荷を分配した際、データ０の状態では、配線ＢＬとノードＳＮの電位が電位０Ｖとなる。
　また図９に示す期間Ｔ１１では、信号ＳＷＢＬＢをＨレベルとして、配線ＢＬＢの電位を参照電位ＶＲＥＦとしておく。
　なお期間Ｔ１１において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。材料１２２は、ノードＳＮの電位を配線ＰＬの電位にする、あるいは配線ＰＬの電位に近づけることで、分極がゼロの状態を経る電界が与えられる。データ１（Ｄ１）に応じた分極（ＰＤ１）は、キャパシタ１２０の電極に接続されたノードＳＮの電位が０Ｖに近づくため、電界が０に向けて変化する。電界の変化によって、材料１２２の分極が小さくなるよう変化する（図１１Ａの点線矢印）ものの、データ１の状態を保持するキャパシタ１２０が保持する電荷量が大きいため、その変化は緩やかである。データ０（Ｄ０）に応じた分極（ＰＤ０）は、キャパシタ１２０の両端の電極の電位が０Ｖのままのため、分極の大きさに変化がない（図１１Ａの破線矢印）。
　図９に示す期間Ｔ１２は、信号ＳＡＥをＨレベル、として、配線ＢＬと参照電位ＶＲＥＦとの高低関係に応じて配線ＢＬ、ＢＬＢの電位を増幅する期間である。データ１（Ｄａｔａ１）の状態では、キャパシタ１２０が保持する電荷量が大きいために配線ＢＬとノードＳＮの電位が電位０Ｖまで下がらず、配線ＢＬの電位は参照電位ＶＲＥＦより高い。この場合、センスアンプ１３０は、配線ＢＬの電位が電位ＶＢに増幅される。トランジスタ１１０が導通状態のため、ノードＳＮも同様の挙動を示す。また配線ＢＬＢは、０Ｖに放電される。
　またデータ０（Ｄａｔａ０）の状態では、配線ＢＬとノードＳＮの電位が電位０Ｖとなるため、配線ＢＬの電位は参照電位ＶＲＥＦより低い。この場合、センスアンプ１３０は、配線ＢＬの電位が０Ｖに放電される。トランジスタ１１０が導通状態のため、ノードＳＮも同様の挙動を示す。また配線ＢＬＢは、電位ＶＢに増幅される。
　なお期間Ｔ１２において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。材料１２２は、データ０（Ｄ０）の場合、ノードＳＮの電位が０Ｖとなるため、材料１２２の分極がゼロの状態（図１１Ｂの点線矢印）となる。また、材料１２２は、データ１（Ｄ１）の場合、ノードＳＮの電位が電位ＶＢとなり、キャパシタ１２０には、電位差−ＶＢが印加される状態となる（図１１Ｂの破線矢印）。そのため、材料１２２が分極反転する。
　図９に示す期間Ｔ１３は、配線ＷＬをＬレベルとする。ノードＳＮの電位ＶＢが保持される。期間Ｔ１３後の期間Ｔ１０では、再び保持期間、つまりキャパシタ１２０においてデータに応じた分極を保持する期間、となる。信号ＥＱをＨレベル、信号ＳＡＥをＬレベルとし、配線ＢＬ、ＢＬＢは０Ｖとする。保持期間では、データ０（Ｄ０）に応じた分極では分極０＝ＰＤ０の状態、データ１（Ｄ１）に応じた分極では分極ＰＤ１の状態、が保持される。
　図１２は、図７で図示したセンスアンプ１３０Ａの構成例について説明する図である。なおセンスアンプ１３０Ａにおいて、実施の形態１の図５で説明したセンスアンプ１３０と同一部分又は同様な機能を有する部分は、実施の形態１と同様とすればよく、その繰り返しの説明は省略する。また同じ箇所の詳細な説明も省略する。
　センスアンプ１３０Ａは、図５で説明したセンスアンプ１３０における回路１３３が省略された構成を有する。またセンスアンプ１３０Ａは、回路１３３において、信号ＥＱをＨレベルとすることで、配線ＢＬおよび配線ＢＬＢの電位を電位０Ｖとし、且つ配線ＢＬおよび配線ＢＬＢの電位を等電位とすることができる。
　図１２に示すセンスアンプ１３０Ａは、図１２の各構成を備えることで、配線ＢＬおよび配線ＢＬＢを電位０Ｖとする機能、および配線ＢＬの電位が参照電位ＶＲＥＦより高い場合、配線ＢＬの電位は電位ＶＢ、配線ＢＬＢの電位は０Ｖとし、配線ＢＬの電位が参照電位ＶＲＥＦより低い場合、配線ＢＬは電位０Ｖ、配線ＢＬＢの電位は電位ＶＢとする機能、を有することができる。
　以上説明した本発明の一態様の半導体装置では、反強誘電性を有する材料を有するキャパシタでのデータの保持に、電界を印加して保持を行う構成とし、読み出し時において、データ保持時の分極の状態となるよう、反強誘電性を有する材料に電界を与える。具体的には、反強誘電性を有する材料の分極がゼロの状態を経る電界を与えてデータ保持時の分極に応じたデータを読み出すとともに、反強誘電性を有する材料が分極反転する電界を与えることで、データ保持時の分極の状態に戻す動作を行う構成とする。当該構成とすることで、分極反転に要する電界の範囲の小さい、半導体装置を提供することができる。または、仕事関数の異なる材料を電極に用いることなく、保持するデータに応じた分極をキャパシタで保持できる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態３）
　本実施の形態は、上記実施の形態で説明した半導体装置の別の構成例について説明する。なお、実施の形態１の半導体装置１０と同一部分又は同様な機能を有する部分は、実施の形態１と同様とすればよく、その繰り返しの説明は省略する。また同じ箇所の詳細な説明も省略する。
　図１３は、半導体装置の構成例を説明する図である。半導体装置１０Ｂは、メモリセル１００およびセンスアンプ１３０Ｂを有する。メモリセル１００は、トランジスタ１１０およびキャパシタ１２０を有する。キャパシタ１２０の他方の電極は、配線ＰＬ＿Ａに接続される。
　センスアンプ１３０Ｂは、信号ＳＡＥ、および信号ＥＱによって制御され、配線ＢＬおよび配線ＢＬＢの電位差を増幅する機能を有する。
　センスアンプ１３０Ｂは、メモリセル１００で保持する電位０Ｖ（第２電位ともいう）を配線ＢＬに与える機能を有する。センスアンプ１３０Ｂは、信号ＳＡＥに応じて配線ＢＬおよび配線ＢＬＢの電位を電位ＶＡ（第１電位ともいう）または電位０Ｖにする機能を有する。信号ＳＡＥに応じた配線ＢＬおよび配線ＢＬＢの電位の増幅は、参照電位ＶＲＥＦとの高低関係に応じて行われる。例えば、配線ＢＬの電位が参照電位ＶＲＥＦより高い場合、配線ＢＬの電位は電位ＶＡとなり、配線ＢＬＢの電位は０Ｖとなる。配線ＢＬの電位が参照電位ＶＲＥＦより低い場合、配線ＢＬは電位０Ｖとなり、配線ＢＬＢの電位は電位ＶＡとなる。
　配線ＰＬ＿Ａは、キャパシタ１２０の他方の電極１２１Ｂに電位ＶＡまたは電位ＶＢを与える機能を有する。配線ＰＬ＿Ａは、データの読み出し時とデータの保持時とで異なる電位を与える構成とする。具体的には、配線ＰＬ＿Ａは、データの読み出し時において電位ＶＡを与え、データの保持時に電位ＶＢを与える。
　データの保持時において、電位ＶＡと電位０Ｖによってキャパシタ１２０に電位差ＶＡ（または−ＶＡ）を与えることで、反強誘電性を有する材料１２２であっても強誘電性が発現する材料として用いることができる。またデータ読み出し時において、キャパシタ１２０に電位差０Ｖを与えることで、反強誘電性を有する材料１２２の分極反転を行うことができる。
　図１４は、図１３に示す半導体装置１０Ｂの駆動方法を説明するタイミングチャートである。また図１５は、キャパシタ１２０が有する、反強誘電性を有する材料１２２のヒステリシス特性の一例を示すグラフである。また図１６Ａ乃至図１６Ｄは、図１４に示すタイミングチャートの期間に対応する、反強誘電性を有する材料１２２のヒステリシス特性を説明する図である。
　図１４では、図１３に示す半導体装置１０Ｂに示す、配線ＷＬ、配線ＢＬ、配線ＰＬ＿Ａ、信号ＥＱ、信号ＳＡＥ、ノードＳＮ、配線ＢＬＢ、および信号ＳＷＢＬＢ、の信号波形および電位を模式的に表している。信号ＥＱおよび信号ＳＡＥは、Ｈレベルでセンスアンプ１３０Ｂの各機能がアクティブ（活性状態）、Ｌレベルでセンスアンプ１３０Ｂの各機能がインアクティブ（不活性状態）、となる。
　図１４に示す期間Ｔ２０は、保持期間である。保持期間では、メモリセル１００のキャパシタ１２０において、データに応じた分極を保持させる。期間Ｔ２０において、ノードＳＮは電位０Ｖとし、配線ＰＬ＿Ａを電位ＶＡとする。キャパシタ１２０では、図１５に図示する、電位差ＶＡが印加される状態となる。電位差ＶＡをキャパシタ１２０に印加することで、データ０（Ｄ０）に応じた分極ＰＤ０の状態、データ１（Ｄ１）に応じた分極ＰＤ１の状態、が保持される。
　図１４に示す期間Ｔ２１では、配線ＷＬをＨレベルおよび配線ＰＬ＿Ａを電位ＶＢとして、メモリセル１００に保持されたデータを配線ＢＬに読み出す期間である。トランジスタ１１０が導通状態となり、キャパシタ１２０に保持された電荷が、配線ＢＬとの間で分配される。キャパシタ１２０は、配線ＰＬ＿Ａを電位ＶＡから電位ＶＢに切り替えることで電位差ＶＢに変化する。データ０（Ｄ０）に応じた分極（ＰＤ０）は、電位差ＶＡから電位差ＶＢへの変化に応じて変化する分極の変化が小さい。一方、データ１（Ｄ１）に応じた分極（ＰＤ１）は、電位差ＶＡから電位差ＶＢへの変化に応じて変化する分極が大きい。そのため、データ１の状態を保持するキャパシタ１２０では、配線ＰＬ＿Ａを電位ＶＡから電位ＶＢに切り替えることによる生じる容量結合によって変動する電位が大きい。一方、データ０の状態を保持するキャパシタ１２０では、配線ＰＬ＿Ａを電位ＶＡから電位ＶＢに切り替えることによる生じる容量結合によって変動する電位が小さい。その結果、データ１の状態では、配線ＢＬとノードＳＮの電位が電位ＶＡ寄りとなる。また、データ０の状態では、配線ＢＬとノードＳＮの電位が電位０Ｖ寄りとなる。
　また図１４に示す期間Ｔ２１では、信号ＳＷＢＬＢをＨレベルとして、配線ＢＬＢの電位を参照電位ＶＲＥＦとしておく。
　なお期間Ｔ２１において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。材料１２２は、配線ＰＬが電位ＶＡから電位ＶＢに切り替わることで電位差ＶＢによる電界が与えられるため、材料１２２のデータ０（Ｄ０）およびデータ１（Ｄ１）に応じた分極が、電位差ＶＢによる電界の分極または近傍に近づく。なお材料１２２の分極が、電位差ＶＢによる電界の分極または近傍に近づくとは、データ０（Ｄ０）に応じた分極の状態（図１５に図示）から電位差ＶＢによる電界の状態の分極（図１６Ａの点線矢印）となるよう電界を印加する状態、またはデータ１（Ｄ１）に応じた分極の状態（図１５に図示）から電界が０の状態の分極（図１６Ａの破線矢印）となるよう電界を印加する状態をいう。
　図１４に示す期間Ｔ２２＿１は、信号ＳＡＥをＨレベル、として、配線ＢＬと参照電位ＶＲＥＦとの高低関係に応じて配線ＢＬ、ＢＬＢの電位を増幅する期間である。データ１（Ｄａｔａ１）の状態では、配線ＢＬとノードＳＮの電位が電位ＶＡ寄りとなるため、配線ＢＬの電位は参照電位ＶＲＥＦより高い。この場合、センスアンプ１３０Ｂは、配線ＢＬの電位が電位ＶＡに増幅される。トランジスタ１１０が導通状態のため、ノードＳＮも同様の挙動を示す。また配線ＢＬＢは、０Ｖに放電される。
　またデータ０（Ｄａｔａ０）の状態では、配線ＢＬとノードＳＮの電位が電位０Ｖ寄りとなるため、配線ＢＬの電位は参照電位ＶＲＥＦより低い。この場合、センスアンプ１３０Ｂは、配線ＢＬの電位が０Ｖに放電される。トランジスタ１１０が導通状態のため、ノードＳＮも同様の挙動を示す。また配線ＢＬＢは、電位ＶＡに増幅される。
　なお期間Ｔ２２＿１において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。材料１２２は、データ０（Ｄ０）の場合、ノードＳＮの電位が０Ｖとなるため、材料１２２の分極が電位差ＶＢによる電界の状態（図１６Ｂの点線矢印）となる。また、材料１２２は、データ１（Ｄ１）の場合、ノードＳＮの電位が電位ＶＡとなり、キャパシタ１２０には図１６Ｂに図示する、電位差ＶＡが印加される状態となる（図１６Ｂの破線矢印）。
　図１４に示す期間Ｔ２２＿２は、配線ＰＬ＿Ａを電位ＶＡとする期間である。期間Ｔ２２＿２において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。材料１２２は、データ０（Ｄ０）の場合、ノードＳＮの電位が０Ｖとなるため、材料１２２の分極が電位差ＶＡによる電界の状態（図１６Ｃの点線矢印）となる。また、材料１２２は、データ１（Ｄ１）の場合、配線ＰＬ＿ＡおよびノードＳＮの電位が共に電位ＶＡとなり、キャパシタ１２０には図１６Ｃに図示する、電位差０Ｖが印加される状態となる（図１６Ｃの破線矢印）。そのため、分極反転する電界が材料１２２に印加される状態となる。
　図１４に示す期間Ｔ２３は、信号ＳＡＥをＬレベルと、その後期間Ｔ２４において、信号ＥＱをＨレベル、配線ＢＬを電位０Ｖとする。配線ＢＬ、ＢＬＢは、電位０Ｖで等電位となる。配線ＷＬはＨレベルのため、ノードＳＮは電位０Ｖとなる。
　なお期間Ｔ２４において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。材料１２２は、データ０（Ｄ０）の場合、配線ＰＬ＿Ａの電位が電位ＶＡ、ノードＳＮの電位が電位０Ｖとなるため、材料１２２が保持状態での分極（図１６Ｄの点線矢印）となる。また、材料１２２は、データ１（Ｄ１）の場合、配線ＰＬ＿Ａの電位が電位ＶＡ、ノードＳＮの電位が電位０Ｖとなるため、材料１２２が保持状態での分極（図１６Ｄの破線矢印）となる。
　期間Ｔ２４後の期間Ｔ２０では、再び保持期間である。保持期間では、データ０（Ｄ０）に応じた残留分極では分極ＰＤ０の状態、データ１（Ｄ１）に応じた残留分極では分極ＰＤ１の状態、が保持される。
　図１７は、図１３で図示したセンスアンプ１３０Ｂの構成例について説明する図である。なおセンスアンプ１３０Ｂにおいて、実施の形態１の図５で説明したセンスアンプ１３０と同一部分又は同様な機能を有する部分は、実施の形態１と同様とすればよく、その繰り返しの説明は省略する。また同じ箇所の詳細な説明も省略する。
　センスアンプ１３０Ｂは、図５で説明したセンスアンプ１３０における回路１３３が省略された構成を有する。またセンスアンプ１３０Ｂは、回路１３１において、信号ＳＡＥをＨレベル（信号ＳＡＥＢをＬレベル）とすることで、配線ＢＬおよび配線ＢＬＢの電位を配線ＶＡＬの電位ＶＡまたは配線ＶＧＬの０Ｖとすることができる。またセンスアンプ１３０Ｂは、回路１３３において、信号ＥＱをＨレベルとすることで、配線ＢＬおよび配線ＢＬＢの電位を配線ＶＧＬの電位０Ｖとし、且つ配線ＢＬおよび配線ＢＬＢの電位を等電位とすることができる。
　図１７に示すセンスアンプ１３０Ｂは、図１７の各構成を備えることで、配線ＢＬおよび配線ＢＬＢを電位０Ｖとする機能、および配線ＢＬの電位が参照電位ＶＲＥＦより高い場合、配線ＢＬの電位は電位ＶＡ、配線ＢＬＢの電位は０Ｖとし、配線ＢＬの電位が参照電位ＶＲＥＦより低い場合、配線ＢＬは電位０Ｖ、配線ＢＬＢの電位は電位ＶＡとする機能、を有することができる。
　また図１４で説明した構成の変形例について、図１８乃至図２１を参照して説明する。なお、上述した図１４乃至図１７での説明と同一部分又は同様な機能を有する部分は、その繰り返しの説明は省略する。
　図１８は、半導体装置の構成例を説明するである。半導体装置１０Ｃは、メモリセル１００およびセンスアンプ１３０Ｃを有する。メモリセル１００は、トランジスタ１１０およびキャパシタ１２０を有する。キャパシタ１２０の他方の電極は、配線ＰＬ＿Ａに接続される。
　センスアンプ１３０Ｃは、信号ＳＡＥ、および信号ＥＱによって制御され、配線ＢＬおよび配線ＢＬＢの電位差を増幅する機能を有する。
　センスアンプ１３０Ｃは、メモリセル１００で保持する電位０Ｖ（第２電位ともいう）を配線ＢＬに与える機能を有する。センスアンプ１３０Ｃは、信号ＳＡＥに応じて配線ＢＬおよび配線ＢＬＢの電位を電位ＶＢ（第３電位ともいう）または電位０Ｖにする機能を有する。信号ＳＡＥに応じた配線ＢＬおよび配線ＢＬＢの電位の増幅は、参照電位ＶＲＥＦとの高低関係に応じて行われる。例えば、配線ＢＬの電位が参照電位ＶＲＥＦより高い場合、配線ＢＬの電位は電位ＶＢとなり、配線ＢＬＢの電位は０Ｖとなる。配線ＢＬの電位が参照電位ＶＲＥＦより低い場合、配線ＢＬは電位０Ｖとなり、配線ＢＬＢの電位は電位ＶＢとなる。
　配線ＰＬ＿Ａは、キャパシタ１２０の他方の電極１２１Ｂに電位ＶＡまたは電位ＶＢを与える機能を有する。配線ＰＬ＿Ａは、データの読み出し時とデータの保持時とで異なる電位を与える構成とする。具体的には、配線ＰＬ＿Ａは、データの読み出し時において電位ＶＡを与え、データの保持時に電位ＶＢを与える。
　データの保持時において、電位ＶＡと電位０Ｖによってキャパシタ１２０に電位差ＶＡ（または−ＶＡ）を与えることで、反強誘電性を有する材料１２２であっても強誘電性が発現する材料として用いることができる。またデータ読み出し時において、電位ＶＡと電位０Ｖによってキャパシタ１２０に電位差−ＶＡを与えることで、反強誘電性を有する材料１２２の分極反転を行うことができる。
　図１９は、図１８に示す半導体装置１０Ｃの駆動方法を説明するタイミングチャートである。また図２０Ａ乃至図２０Ｄは、図１９に示すタイミングチャートの期間に対応する、反強誘電性を有する材料１２２のヒステリシス特性を説明する図である。なお保持期間における反強誘電性を有する材料１２２の分極状態は、図１５に示す、反強誘電性を有する材料１２２のヒステリシス特性のグラフの説明と同様である。
　図１９では、図１８に示す半導体装置１０Ｃに示す、配線ＷＬ、配線ＢＬ、配線ＰＬ＿Ａ、信号ＥＱ、信号ＳＡＥ、ノードＳＮ、配線ＢＬＢ、および信号ＳＷＢＬＢ、の信号波形および電位を模式的に表している。信号ＥＱおよび信号ＳＡＥは、Ｈレベルでセンスアンプ１３０Ｃの各機能がアクティブ（活性状態）、Ｌレベルでセンスアンプ１３０Ｃの各機能がインアクティブ（不活性状態）、となる。
　図１９に示す期間Ｔ３０は、保持期間である。期間Ｔ３０では、上述した期間Ｔ２０での説明と同様である。
　図１９に示す期間Ｔ３１では、配線ＷＬをＨレベルおよび配線ＰＬ＿Ａを電位ＶＢとして、メモリセル１００に保持されたデータを配線ＢＬに読み出す期間である。期間Ｔ３１では、上述した期間Ｔ２１での説明と同様である。
　なお期間Ｔ３１において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。具体的には、データ０（Ｄ０）に応じた分極の状態（図１５に図示）から電位差ＶＢによる電界の状態の分極（図２０Ａの点線矢印）となるよう電界を印加する状態、またはデータ１（Ｄ１）に応じた分極の状態（図１５に図示）から電界が０の状態の分極（図２０Ａの破線矢印）となるよう電界を印加する状態をいう。
　図１９に示す期間Ｔ３２＿１は、信号ＳＡＥをＨレベル、として、配線ＢＬと参照電位ＶＲＥＦとの高低関係に応じて配線ＢＬ、ＢＬＢの電位を増幅する期間である。データ１（Ｄａｔａ１）の状態では、配線ＢＬとノードＳＮの電位が電位ＶＡ寄りとなるため、配線ＢＬの電位は参照電位ＶＲＥＦより高い。この場合、センスアンプ１３０Ｃは、配線ＢＬの電位が電位ＶＢに増幅される。トランジスタ１１０が導通状態のため、ノードＳＮも同様の挙動を示す。また配線ＢＬＢは、０Ｖに放電される。
　またデータ０（Ｄａｔａ０）の状態では、配線ＢＬとノードＳＮの電位が電位０Ｖ寄りとなるため、配線ＢＬの電位は参照電位ＶＲＥＦより低い。この場合、センスアンプ１３０Ｃは、配線ＢＬの電位が０Ｖに放電される。トランジスタ１１０が導通状態のため、ノードＳＮも同様の挙動を示す。また配線ＢＬＢは、電位ＶＢに増幅される。
　なお期間Ｔ３２＿１において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。材料１２２は、データ０（Ｄ０）の場合、ノードＳＮの電位が０Ｖとなるため、材料１２２の分極が電位差ＶＢによる電界の状態（図２０Ｂの点線矢印）となる。また、材料１２２は、データ１（Ｄ１）の場合、ノードＳＮの電位が電位ＶＢとなり、キャパシタ１２０には図２０Ｂに図示する、電位差０Ｖが印加される状態となる（図２０Ｂの破線矢印）。
　図１９に示す期間Ｔ３２＿２は、配線ＰＬ＿Ａを電位ＶＡとする期間である。期間Ｔ２２＿２において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。材料１２２は、データ０（Ｄ０）の場合、ノードＳＮの電位が０Ｖとなるため、材料１２２の分極が電位差ＶＡによる電界の状態（図２０Ｃの点線矢印）となる。また、材料１２２は、データ１（Ｄ１）の場合、配線ＰＬ＿ＡおよびノードＳＮの電位が共に電位ＶＢとなり、キャパシタ１２０には図２０Ｃに図示する、電位差−ＶＡが印加される状態となる（図２０Ｃの破線矢印）。そのため、分極反転する電界が材料１２２に印加される状態となる。
　図１９に示す期間Ｔ３３は、信号ＳＡＥをＬレベルと、その後期間Ｔ３４において、信号ＥＱをＨレベル、配線ＢＬを電位０Ｖとする。配線ＢＬ、ＢＬＢは、電位０Ｖで等電位となる。配線ＷＬはＨレベルのため、ノードＳＮは電位０Ｖとなる。
　なお期間Ｔ３４において、反強誘電性を有する材料１２２は、印加される電界が変わるため、分極の状態が変化する。材料１２２は、データ０（Ｄ０）の場合、配線ＰＬ＿Ａの電位が電位ＶＡ、ノードＳＮの電位が電位０Ｖとなるため、材料１２２が保持状態での分極（図２０Ｄの点線矢印）となる。また、材料１２２は、データ１（Ｄ１）の場合、配線ＰＬ＿Ａの電位が電位ＶＡ、ノードＳＮの電位が電位０Ｖとなるため、材料１２２が保持状態での分極（図２０Ｄの破線矢印）となる。
　期間Ｔ３４後の期間Ｔ３０では、再び保持期間である。保持期間では、データ０（Ｄ０）に応じた残留分極では分極ＰＤ０の状態、データ１（Ｄ１）に応じた残留分極では分極ＰＤ１の状態、が保持される。
　図２１は、図１８で図示したセンスアンプ１３０Ｃの構成例について説明する図である。なおセンスアンプ１３０Ｃにおいて、実施の形態１の図５で説明したセンスアンプ１３０と同一部分又は同様な機能を有する部分は、実施の形態１と同様とすればよく、その繰り返しの説明は省略する。また同じ箇所の詳細な説明も省略する。
　センスアンプ１３０Ｃは、図５で説明したセンスアンプ１３０における回路１３３が省略された構成を有する。またセンスアンプ１３０Ｃは、回路１３１において、信号ＳＡＥをＨレベル（信号ＳＡＥＢをＬレベル）とすることで、配線ＢＬおよび配線ＢＬＢの電位を電位ＶＢまたは０Ｖとすることができる。またセンスアンプ１３０Ｂは、回路１３３において、信号ＥＱをＨレベルとすることで、配線ＢＬおよび配線ＢＬＢの電位を電位０Ｖとし、且つ配線ＢＬおよび配線ＢＬＢの電位を等電位とすることができる。
　図１８に示すセンスアンプ１３０Ｃは、図２１の各構成を備えることで、配線ＢＬおよび配線ＢＬＢを電位０Ｖとする機能、および配線ＢＬの電位が参照電位ＶＲＥＦより高い場合、配線ＢＬの電位は電位ＶＢ、配線ＢＬＢの電位は０Ｖとし、配線ＢＬの電位が参照電位ＶＲＥＦより低い場合、配線ＢＬは電位０Ｖ、配線ＢＬＢの電位は電位ＶＢとする機能、を有することができる。
　以上説明した本発明の一態様の半導体装置では、反強誘電性を有する材料を有するキャパシタでのデータの保持に、電界を印加して保持を行う構成とし、読み出し時において、データ保持時の分極の状態となるよう、反強誘電性を有する材料に電界を与える。具体的には、反強誘電性を有する材料の分極がゼロの状態を経る電界を与えてデータ保持時の分極に応じたデータを読み出すとともに、反強誘電性を有する材料が分極反転する電界を与えることで、データ保持時の分極の状態に戻す動作を行う構成とする。当該構成とすることで、分極反転に要する電界の範囲の小さい、半導体装置を提供することができる。または、仕事関数の異なる材料を電極に用いることなく、保持するデータに応じた分極をキャパシタで保持できる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態４）
　キャパシタ１２０が有する反強誘電性（Ａｎｔｉ−ｆｅｒｒｏｅｌｅｃｔｒｉｃ：ＡＦＥ）を有する材料１２２の構成例について説明する。
　反強誘電性を有する材料１２２としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯｘ（ｘは０よりも大きい実数とする）などの金属酸化物が挙げられる。
　また、反強誘電性を有する材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）などから選ばれた一つまたは複数）を添加した金属酸化物が挙げられる。ここで、ハフニウム原子と元素Ｊ１の原子数の比は適宜設定することができ、例えば、ハフニウム原子と元素Ｊ１の原子数を１：１またはその近傍にすればよい。
　また、反強誘電性を有する材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）などから選ばれた一つまたは複数）を添加した金属酸化物が挙げられる。また、ジルコニウム原子と元素Ｊ２の原子数の比は適宜設定することができ、例えば、ジルコニウム原子と元素Ｊ２の原子数を１：１またはその近傍にすればよい。
　また、反強誘電性を有する材料として、ＰｂＴｉＯＸ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。
　また、反強誘電性を有する材料としては、例えば、上記に列挙した材料から選ばれた複数の金属酸化物からなる混合物または化合物を用いることができる。
　中でも反強誘電性を有する材料として、酸化ハフニウム、または、酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても反強誘電性を有することができるため、好ましい。薄膜化することができる反強誘電体層を誘電体などに用いることで、微細化されたキャパシタなどの半導体素子を含む半導体装置を作製できる。
　ここで、酸化ハフニウムの結晶構造について、図２２を用いて説明を行う。図２２は、酸化ハフニウム（本実施の形態においてはＨｆＯ２）の結晶構造を説明するモデル図である。酸化ハフニウムは、多様な結晶構造をとることが知られており、例えば、図２２に示す立方晶系（ｃｕｂｉｃ、空間群：Ｆｍ−３ｍ）、正方晶系（ｔｅｔｒａｇｏｎａｌ、空間群：Ｐ４２／ｎｍｃ）、直方晶系（ｏｒｔｈｏｒｈｏｍｂｉｃ、空間群：Ｐｂｃ２２）、及び単斜晶系（ｍｏｎｏｃｌｉｎｉｃ、空間群：Ｐ２１／ｃ）などの結晶構造を取りうる。また、図２２に示すように、上述のぞれぞれの結晶構造は、相変化しうる。例えば、酸化ハフニウムに、ジルコニウムのドーピングを行った複合材料とすることで、単斜晶系を主とした酸化ハフニウムの結晶構造から直方晶系を主とした結晶構造にすることができる。
　上述の複合材料として、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて酸化ハフニウムと酸化ジルコニウムとをおよそ１：１の組成になるように交互に成膜する場合、当該複合材料は、直方晶系の結晶構造を有する。または、当該複合材料は、アモルファス構造を有する。その後、上記複合材料に熱処理などを加えることで、アモルファス構造を、直方晶系の結晶構造とすることができる。
　ここで、ＨｆＺｒＯｘの直方晶系の結晶構造のモデルについて、図２３Ａおよび図２３Ｂを用いて説明を行う。
　図２３Ａおよび図２３Ｂは、ＨｆＺｒＯｘ、ここでは、Ｈｆ０．５Ｚｒ０．５Ｏ２の結晶構造のモデル図である。また、図２３Ａ中および図２３Ｂ中において、ａ軸、ｂ軸、ｃ軸の方向も図示してある。図２３Ａおよび図２３Ｂは、ＨｆＯ２のｏｒｔｈｏｒｈｏｍｂｉｃ構造（Ｐｃａ２１）に関する第一原理計算により、原子の配置が最適化されたモデルである。
　なお、図２３Ａおよび図２３Ｂでは、ハフニウムと、ジルコニウムと、が酸素を介して互いに結合している状態であることが分かる。これは、ハフニウムと、ジルコニウムとを、ＡＬＤ法により交互に成膜することで、形成することができる。
　ＨｆＺｒＯｘは、ｏｒｔｈｏｒｈｏｍｂｉｃ構造において、図２３Ａに示す原子配置、および図２３Ｂに示す原子配置のいずれもとりうる。よって、外部から与えられる電場により、ＨｆＺｒＯｘ中の酸素原子の一部が変位することで、内部に分極が生じる。ここで、酸素原子の一部はｃ軸方向に変位し、分極もｃ軸方向に生じる。また、電場の方向または強さを変えることで、ＨｆＺｒＯｘ中の酸素原子の一部が移動することで、内部に生じる分極の符号が変更される。
　酸化ハフニウムに、ジルコニウムのドーピングを行った複合材料とすることで、単斜晶系を主とした酸化ハフニウムの結晶構造から正方晶系を主とした結晶構造にすることができる場合がある。このとき、当該複合材料は、反強誘電性を有する場合がある。別言すると、上記複合材料に反強誘電性を付与する場合、単斜晶系の結晶構造よりも、正方晶系の結晶構造が好ましい。
　なお、上記複合材料において、ハフニウムに対するジルコニウムの含有量は大きいことが好ましい。例えば、上記複合材料として、Ｈｆ：Ｚｒ＝１：２［原子数比］もしくはその近傍の組成の複合材料、またはＨｆ：Ｚｒ＝１：３［原子数比］もしくはその近傍の組成の複合材料を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。ハフニウムに対するジルコニウムの含有量を大きくすることで、複合材料において反強誘電性が発現しやすくなる。
　本発明の一態様によれば、キャパシタの誘電体として反強誘電性を有する材料を用いることで、キャパシタ１２０の静電容量を大きくすることができる。よって、キャパシタ１２０の占有面積を小さくすることができる。小型化が図られたメモリセルを有する半導体装置とすることができる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態５）
　メモリセル１００を含む記憶装置３００の構成例について説明する。
　図２４Ａに、記憶装置３００の構成例を示すブロック図を示す。記憶装置３００は、駆動回路２１と、メモリアレイ２０と、を有する。メモリアレイ２０は、複数のメモリセル１００を有する。図２４Ａでは、メモリアレイ２０がｍ行ｎ列（ｍは２以上の整数。ｎは２以上の整数。）のマトリクス状に配置された複数のメモリセル１００を有する例を示している。
　なお、行と列は互いに直交する方向に延在する。本実施の形態では、Ｘ方向を「行」とし、Ｙ方向を「列」としているが、Ｘ方向を「列」とし、Ｙ方向を「行」としてもよい。
　図２４Ａでは、１行１列目のメモリセル１００をメモリセル１００［１，１］と示し、１行ｎ列目のメモリセル１００をメモリセル１００［１，ｎ］と示し、ｍ行１列目のメモリセル１００をメモリセル１００［ｍ，１］と示し、ｍ行ｎ列目のメモリセル１００をメモリセル１００［ｍ，ｎ］と示している。また、ｉ行ｊ列目（ｉは１以上ｍ以下の整数。ｊは１以上ｎ以下の整数。）のメモリセル１００をメモリセル１００［ｉ，ｊ］と示している。
　また、メモリアレイ２０は、行方向に延在するｍ本の配線ＷＬと、列方向に延在するｎ本の配線ＢＬおよびｎ本の配線ＢＬＢと、を備える（図示せず）。本実施の形態などでは、ｉ本目（ｉ行目）に設けられた配線ＷＬを配線ＷＬ［ｉ］と示す場合がある。また、ｊ本目（ｊ列目）に設けられた配線ＢＬを配線ＢＬ［ｊ］と示す場合がある。
　ｊ列目に設けられた複数のメモリセル１００は、配線ＢＬ［ｊ］と電気的に接続される（図示せず。）。ｉ行目に設けられた複数のメモリセル１００は、配線ＷＬ［ｉ］と電気的に接続される（図示せず。）。
　駆動回路２１は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、および周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路３３を有する。
　記憶装置３００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
　コントロール回路３２は、記憶装置３００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置３００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
　電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
　周辺回路４１は、メモリセル１００に対するデータの書き込みおよび読み出しをするための回路である。周辺回路４１は、行デコーダ４２（Ｒｏｗ　Ｄｅｃｏｄｅｒ）、列デコーダ４４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４３（Ｒｏｗ　Ｄｒｉｖｅｒ）、列ドライバ４５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４８（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ４６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
　行デコーダ４２および列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。行ドライバ４３は、行デコーダ４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４５は、データをメモリセル１００に書き込む機能、メモリセル１００からデータを読み出す機能、読み出したデータを保持する機能等を有する。
　入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１００に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１００から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置３００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置３００の高電源電位がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電位であり、ＶＤＤよりも高い電位である。信号ＰＯＮ１によってＰＳＷ２２のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２３のオン・オフが制御される。図２４Ａでは、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　駆動回路２１とメモリアレイ２０は同一平面上に設けてもよい。また、図２４Ｂに示すように、駆動回路２１とメモリアレイ２０を重ねて設けてもよい。駆動回路２１とメモリアレイ２０を重ねて設けることで、信号伝搬距離を短くすることができる。よって、駆動回路２１とメモリアレイ２０の間の抵抗および寄生容量が低減され、消費電力および信号遅延の低減が実現できる。また、記憶装置３００の小型化が実現できる。
　前述した通り、本発明の一態様に係るメモリセル１００は、反強誘電性を有する材料を有するキャパシタに電界を印加してデータを記憶することができる。反強誘電性を有する材料の分極特性を利用することで小さい面積で大きい静電容量を得ることができるため、キャパシタの占有面積を小さくすることができる。また、トランジスタと積層して設けるキャパシタをトレンチ容量（深孔積層容量）とする際、作りやすくすることができる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、半導体装置１０のメモリセル１００が備えるトランジスタ１１０に適用可能なトランジスタ、キャパシタ１２０に適用可能なキャパシタの構成例について説明する。
　本発明の一態様に係るトランジスタ１１０として様々な構成のトランジスタを用いることができる。例えば、トランジスタ１１０のチャネルが形成される半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンまたはゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
　特に、トランジスタ１１０として、チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）を用いることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。よって、半導体装置１０の消費電力を低減できる。よって、半導体装置１０を含む半導体装置の消費電力を低減できる。
　また、例えば、多結晶シリコンを用いたトランジスタは、結晶粒界に起因するしきい値電圧のばらつきがみられるが、ＯＳトランジスタは結晶粒界の影響が少なく、しきい値電圧のばらつきは小さい。そのため、トランジスタ１１０にＯＳトランジスタを用いることで、しきい値電圧ばらつきに起因するメモリセルの誤動作を抑えることができる。
　また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳトランジスタを含む半導体装置１０は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。メモリセルを構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好なメモリセルを実現できる。トランジスタ１１０としてＯＳトランジスタを用いることで、半導体装置１０の信頼性を高めることができる。
　本発明の一態様に係るキャパシタ１２０として様々な構成の反強誘電性を有する材料を用いることができる。例えば、酸化ハフニウムに、ジルコニウムのドーピングを行った複合材料は、単斜晶系を主とした酸化ハフニウムの結晶構造から正方晶系を主とした結晶構造にすることで、反強誘電性を有する材料とすることができる。
　なお、上記複合材料において、ハフニウムに対するジルコニウムの含有量は大きいことが好ましい。例えば、上記複合材料として、Ｈｆ：Ｚｒ＝１：２［原子数比］もしくはその近傍の組成の複合材料、またはＨｆ：Ｚｒ＝１：３［原子数比］もしくはその近傍の組成の複合材料を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。ハフニウムに対するジルコニウムの含有量を大きくすることで、複合材料において反強誘電性が発現しやすくなる。
［トランジスタおよびキャパシタの構成例］
　図２５Ａ乃至図２５Ｃは、メモリセル１００が有するトランジスタ１１０及びキャパシタ１２０の平面図および断面図である。図２５Ａは、メモリセル１００の平面図である。また、図２５Ｂ及び図２５Ｃは、メモリセル１００の断面図である。ここで、図２５Ｂは、図２５ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図２５Ｃは、図２５ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。なお、図２５Ａの平面図では、図の明瞭化のために一部の要素を省いている。
　図２５Ａ乃至図２５Ｃには、絶縁体１４０と、絶縁体１４０上の導電体１５０と、導電体１５０上のメモリセル１００と、導電体１５０上の絶縁体１８０と、絶縁体２８０と、メモリセル１００上の絶縁体２８３と、を図示している。絶縁体１４０、絶縁体１８０、絶縁体２８０、及び絶縁体２８３は、層間膜として機能する。導電体１５０は、配線として機能する。
　メモリセル１００は、導電体１５０上のキャパシタ１２０と、キャパシタ１２０上のトランジスタ１１０と、を有する。
　キャパシタ１２０は、導電体１５０上の導電体１１５と、導電体１１５上の絶縁体１７０と、絶縁体１７０上の導電体１６０と、を有する。導電体１６０は一対の電極の一方（上部電極と呼ぶ場合がある）として機能し、導電体１１５は一対の電極の他方（下部電極と呼ぶ場合がある）として機能し、絶縁体１７０は反強誘電性を有する材料として機能する。つまり、キャパシタ１２０は、反強誘電性の分極状態を保持することのできるキャパシタである。
　図２５Ｂ及び図２５Ｃに示すように、絶縁体１８０には、導電体１５０に達する開口部１９０が設けられている。導電体１１５の少なくとも一部は、開口部１９０に配置されている。なお、導電体１１５は、開口部１９０において導電体１５０の上面に接する領域と、開口部１９０において絶縁体１８０の側面に接する領域と、絶縁体１８０の上面の少なくとも一部に接する領域と、を有する。絶縁体１７０は、少なくとも一部が開口部１９０に位置するように配置されている。導電体１６０は、少なくとも一部が開口部１９０に位置するように配置されている。なお、導電体１６０は、図２５Ｂ及び図２５Ｃに示すように、開口部１９０を埋め込むように設けることが好ましい。
　キャパシタ１２０は、開口部１９０において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、開口部１９０の深さを深くするほど、キャパシタ１２０の静電容量を大きくすることができる。このようにキャパシタ１２０の単位面積当たりの静電容量を大きくすることにより、メモリセルアレイにおける読み出し動作を安定にすることができる。また、メモリセルの微細化または高集積化を推し進めることができる。
　開口部１９０の側壁は、導電体１５０の上面に対して垂直であることが好ましい。このとき、開口部１９０は円筒形状を有する。このような構成にすることで、メモリセルの微細化または高集積化を図ることができる。
　開口部１９０の側壁及び導電体１５０の上面に沿って導電体１１５及び絶縁体１７０が積層して設けられている。また、開口部１９０を埋めるように、絶縁体１７０上に導電体１６０が設けられている。このような構成を有するキャパシタ１２０は、上述したトレンチ容量（深孔積層容量）に相当する。
　キャパシタ１２０上に、絶縁体２８０が配置されている。つまり、導電体１１５、絶縁体１７０、及び導電体１６０の上に、絶縁体２８０が配置されている。別言すると、絶縁体２８０の下に、導電体１６０が配置されている。
　トランジスタ１１０は、導電体１６０と、絶縁体２８０上の導電体２４０と、酸化物半導体２３０と、酸化物半導体２３０上の絶縁体２５０と、絶縁体２５０上の導電体２６０と、を有する。酸化物半導体２３０は半導体層として機能し、導電体２６０はゲート電極として機能し、絶縁体２５０はゲート絶縁体として機能し、導電体１６０はソース電極及びドレイン電極の一方として機能し、導電体２４０はソース電極及びドレイン電極の他方として機能する。
　図２５Ｂ及び図２５Ｃに示すように、絶縁体２８０及び導電体２４０には、導電体１６０に達する開口部２９０が設けられている。酸化物半導体２３０の少なくとも一部は、開口部２９０に配置されている。なお、酸化物半導体２３０は、開口部２９０において導電体１６０の上面に接する領域と、開口部２９０において導電体２４０の側面に接する領域と、導電体２４０の上面の少なくとも一部に接する領域と、を有する。絶縁体２５０は、少なくとも一部が開口部２９０に位置するように配置されている。導電体２６０は、少なくとも一部が開口部２９０に位置するように配置されている。なお、導電体２６０は、図２５Ｂ及び図２５Ｃに示すように、開口部２９０を埋め込むように設けることが好ましい。
　酸化物半導体２３０は、開口部２９０における導電体２４０の側面と接する領域と、導電体２４０の上面の一部と接する領域と、有する。このように、酸化物半導体２３０が導電体２４０の側面だけでなく上面にも接することで、酸化物半導体２３０と導電体２４０とが接する面積を大きくすることができる。
　図２５Ａ乃至図２５Ｃに示すように、トランジスタ１１０は、キャパシタ１２０と重なるように設けられる。また、トランジスタ１１０の構造の一部が設けられる開口部２９０は、キャパシタ１２０の構造の一部が設けられる開口部１９０と重なる領域を有する。特に、導電体１６０は、トランジスタ１１０のソース電極及びドレイン電極の一方としての機能と、キャパシタ１２０の上部電極としての機能とを有するため、トランジスタ１１０とキャパシタ１２０は、構造の一部を共有することになる。このような構成にすることで、平面視において、占有面積を大きく増加させることなく、トランジスタ１１０及びキャパシタ１２０を設けることができる。これにより、メモリセル１００の占有面積を低減できるため、メモリセル１００を高密度に配置し、記憶容量を大きくすることができる。
　メモリセル１００の回路図を図２５Ｄに示す。ここで、配線ＢＬは導電体２４０に対応し、配線ＷＬは導電体２６０に対応し、配線ＰＬは導電体１５０に対応する。図２５Ａ乃至図２５Ｃに示すように、導電体２６０はＹ方向に延在して設けられ、導電体２４０はＸ方向に延在して設けられることが好ましい。このような構成にすることで、配線ＢＬと、配線ＷＬは互いに交差して設けられる。また、図２５Ａでは、配線ＰＬ（導電体１５０）が面状に設けられているが、本発明はこれに限られるものではない。例えば、配線ＰＬは、配線ＷＬ（導電体２６０）に平行に設けられてもよいし、配線ＢＬ（導電体２４０）に平行に設けられてもよい。
　キャパシタ１２０は、導電体１１５と、絶縁体１７０と、導電体１６０と、を有する。また、導電体１１５の下方に導電体１５０が設けられている。導電体１１５は、導電体１５０と接する領域を有する。
　導電体１５０は、絶縁体１４０上に設けられる。導電体１５０は、配線ＰＬとして機能し、例えば、面状に設けることができる。導電体１５０としては、導電体を、単層または積層で用いることができる。例えば、導電体１５０として、タングステンなどの、導電性が高い導電性材料を用いることができる。このように導電性が高い導電性材料を用いることで、導電体１５０の導電性を向上させ、配線ＰＬとして十分に機能させることができる。
　また、導電体１１５は、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを、単層または積層で用いることが好ましい。例えば、窒化チタン、又はシリコンを添加したインジウム錫酸化物などを用いてもよい。又は、例えば、タングステンの上に窒化チタンを積層した構造にしてもよい。又は、例えば、第１の窒化チタンの上にタングステンを積層し、当該タングステンの上に第２の窒化チタンを積層した構造にしてもよい。このような構造にすることで、絶縁体１７０に酸化物絶縁体を用いる場合、絶縁体１７０によって導電体１５０が酸化されるのを抑制できる。また、絶縁体１８０に酸化物絶縁体を用いる場合、絶縁体１８０によって導電体１５０が酸化されるのを抑制できる。
　絶縁体１７０は、導電体１１５上に設けられる。絶縁体１７０は、導電体１１５の上面及び側面に接するように設けられる。つまり、絶縁体１７０は、導電体１５０の側端部を覆う構造にすることが好ましい。これにより、導電体１１５と導電体１６０がショートするのを防ぐことができる。
　また、絶縁体１７０の側端部と導電体１１５の側端部が一致する構造にしてもよい。このような構造にすることで、絶縁体１７０と導電体１１５を同一のマスクを用いて形成することができる。
　絶縁体１７０として、反強誘電性を有する材料を用いる。絶縁体１７０として反強誘電性を有する材料を用いることで、キャパシタ１２０の静電容量を十分確保することができる。反強誘電性を有する材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）などの金属酸化物が挙げられる。
　ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、数ｎｍといった薄膜に加工しても反強誘電性を有することができるため、好ましい。ここで、絶縁体１７０の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）にすることができる。例えば、膜厚を、８ｎｍ以上１２ｎｍ以下にすることが好ましい。薄膜化することができる反強誘電体層とすることで、キャパシタ１２０を、微細化されたトランジスタなどの半導体素子に組み合わせて半導体装置を形成することができる。
　また、ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、微小な面積でも反強誘電性を有することができるため、好ましい。例えば、反強誘電体層の上面視における面積（占有面積）が、１００μｍ２以下、１０μｍ２以下、１μｍ２以下、又は０．１μｍ２以下であっても、反強誘電性を有することができる。また、１００００ｎｍ２以下、又は１０００ｎｍ２以下であっても、反強誘電性を有する場合がある。面積が小さい反強誘電体層とすることで、キャパシタ１２０の占有面積を小さくすることができる。
　導電体１６０は、絶縁体１７０の上面の一部に接して設けられる。また、導電体１６０の側端部は、Ｘ方向及びＹ方向のいずれにおいても、導電体１１５の側端部よりも内側に位置することが好ましい。なお、絶縁体１７０が導電体１１５の側端部を覆う構造においては、導電体１６０の側端部は、導電体１１５の側端部よりも外側に位置してもよい。
　導電体１６０としては、単層または積層の導電体を用いることができる。導電体１６０として、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。また、例えば、窒化チタンの上に窒化タンタルを積層した構造にしてもよい。この場合、窒化チタンが絶縁体１７０に接し、窒化タンタルが酸化物半導体２３０に接する。このような構造にすることで、酸化物半導体２３０によって導電体１６０が過剰に酸化されるのを抑制できる。また、絶縁体１７０に酸化物絶縁体を用いる場合、絶縁体１７０によって導電体１６０が過剰に酸化されるのを抑制できる。又は、導電体１６０として、例えば、窒化チタンの上にタングステンを積層した構造にしてもよい。
　また、導電体１６０は、酸化物半導体２３０と接する領域を有するため、酸素を含む導電性材料を用いることが好ましい。導電体１６０として酸素を含む導電性材料を用いることで、導電体１６０が酸素を吸収しても導電性を維持することができる。また、絶縁体１７０として酸化ジルコニウムなどの酸素を含む絶縁体を用いる場合においても、導電体１６０は導電性を維持できるため好適である。導電体１６０として、例えば、インジウム錫酸化物（ＩＴＯともいう）、シリコンを添加したインジウム錫酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（ＩＺＯ（登録商標）ともいう）などを単層または積層で用いることができる。
　絶縁体１８０は層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体１８０としては、比誘電率が低い材料を含む絶縁体を、単層または積層で用いることができる。酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。このとき、絶縁体１８０は、少なくともシリコンと、酸素と、を有する。
　図２５Ａ乃至図２５Ｃに示すように、トランジスタ１１０は、導電体１６０と、絶縁体２８０上の導電体２４０と、開口部２９０において露出している導電体１６０の上面、開口部２９０における絶縁体２８０の側面、開口部２９０における導電体２４０の側面、及び導電体２４０の上面の少なくとも一部に接して設けられた酸化物半導体２３０と、酸化物半導体２３０の上面に接して設けられた絶縁体２５０と、絶縁体２５０の上面に接して設けられた導電体２６０と、を有する構成にすることができる。
　トランジスタ１１０の構成要素の少なくとも一部は、開口部２９０に配置される。ここで、開口部２９０の底部は、導電体１６０の上面であり、開口部２９０の側壁は、絶縁体２８０の側面、及び導電体２４０の側面である。
　開口部２９０の側壁は、導電体１５０の上面に対して垂直であることが好ましい。このとき、開口部２９０は円筒形状を有する。このような構成にすることで、メモリセルの微細化または高集積化を図ることができる。
　また、本実施の形態では、平面視において開口部２９０が円形である例について示したが、本発明はこれに限られるものではない。例えば、平面視において開口部２９０が、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。このとき、開口部２９０の最大幅は、開口部２９０の最上部の形状に合わせて適宜算出するとよい。例えば、平面視において開口部が四角形である場合、開口部２９０の最大幅は、開口部２９０の最上部の対角線の長さとするとよい。
　酸化物半導体２３０、絶縁体２５０、及び導電体２６０の開口部２９０に配置される部分は、開口部２９０の形状を反映して設けられる。よって、開口部２９０の底部及び側壁を覆うように酸化物半導体２３０が設けられ、酸化物半導体２３０を覆うように絶縁体２５０が設けられ、開口部２９０の形状を反映した絶縁体２５０の凹部を埋め込むように導電体２６０が設けられる。
　ここで、図２５Ｂにおける酸化物半導体２３０及びその近傍の拡大図を図２６Ａに示す。また、導電体２４０を含む、ＸＹ平面における断面図を、図２６Ｂに示す。
　図２６Ａに示すように、酸化物半導体２３０は、領域２３０ｉと、領域２３０ｉを挟むように設けられる領域２３０ｎａ及び領域２３０ｎｂと、を有する。
　領域２３０ｎａは、酸化物半導体２３０の導電体１６０と接する領域である。領域２３０ｎａの少なくとも一部は、トランジスタ１１０のソース領域及びドレイン領域の一方として機能する。領域２３０ｎｂは、酸化物半導体２３０の導電体２４０と接する領域である。領域２３０ｎｂの少なくとも一部は、トランジスタ１１０のソース領域及びドレイン領域の他方として機能する。図２６Ｂに示すように、導電体２４０は酸化物半導体２３０の外周全体に接する。よって、トランジスタ１１０のソース領域及びドレイン領域の他方は、酸化物半導体２３０の、導電体２４０と同じ層に形成される部分の外周全体に形成されうる。
　領域２３０ｉは、酸化物半導体２３０の、領域２３０ｎａと領域２３０ｎｂの間の領域である。領域２３０ｉの少なくとも一部が、トランジスタ１１０のチャネル形成領域として機能する。つまり、トランジスタ１１０のチャネル形成領域は、酸化物半導体２３０の、導電体１６０と導電体２４０の間の領域に位置する。また、トランジスタ１１０のチャネル形成領域は、酸化物半導体２３０の、絶縁体２８０と接する領域またはその近傍の領域に位置する、ということもできる。
　トランジスタ１１０のチャネル長は、ソース領域とドレイン領域の間の距離となる。つまり、トランジスタ１１０のチャネル長は、導電体１６０上の絶縁体２８０の厚さによって決定される、ということができる。図２６Ａは、トランジスタ１１０のチャネル長Ｌを破線の両矢印で示している。チャネル長Ｌは、断面視において、酸化物半導体２３０と導電体１６０が接する領域の端部と、酸化物半導体２３０と導電体２４０が接する領域の端部との距離となる。つまり、チャネル長Ｌは、断面視における絶縁体２８０の開口部２９０側の側面の長さに相当する。
　従来のトランジスタでは、チャネル長がフォトリソグラフィの露光限界で設定されていたが、本発明においては、絶縁体２８０の膜厚でチャネル長を設定することができる。よって、トランジスタ１１０のチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上）にすることができる。これにより、トランジスタ１１０のオン電流が大きくなり、周波数特性の向上を図ることができる。よって、メモリセル１００の読み出し速度及び書き込み速度を向上させることができるため、動作速度が速い記憶装置を提供できる。
　さらに、上記のように、開口部２９０に、チャネル形成領域、ソース領域、及びドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、及びドレイン領域が、ＸＹ平面上に別々に設けられていた、従来のトランジスタを比較して、トランジスタ１１０の占有面積を低減できる。これにより、記憶装置を高集積化することができるため、単位面積当たりの記憶容量を大きくすることができる。
　また、酸化物半導体２３０のチャネル形成領域を含むＸＹ平面においても、図２６Ｂと同様に、酸化物半導体２３０、絶縁体２５０、及び導電体２６０は、同心円状に設けられる。よって、中心に設けられた導電体２６０の側面は、絶縁体２５０を介して、酸化物半導体２３０の側面と対向する。つまり、平面視において、酸化物半導体２３０の周全体がチャネル形成領域になる。このとき、例えば、酸化物半導体２３０の外周の長さによって、トランジスタ１１０のチャネル幅が決まる。つまり、トランジスタ１１０のチャネル幅は、開口部２９０の最大幅（平面視において開口部２９０が円形である場合は最大径）の大きさによって決定される、ということができる。図２６Ａ及び図２６Ｂは、開口部２９０の最大幅Ｄを二点鎖線の両矢印で示している。図２６Ｂは、トランジスタ１１０のチャネル幅Ｗを一点鎖線の両矢印で示している。開口部２９０の最大幅Ｄの大きさを大きくすることで、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。
　フォトリソグラフィ法を用いて開口部２９０を形成する場合、開口部２９０の最大幅Ｄはフォトリソグラフィの露光限界で設定される。また、開口部２９０の最大幅Ｄは、開口部２９０に設ける、酸化物半導体２３０、絶縁体２５０、及び導電体２６０それぞれの膜厚によって設定される。開口部２９０の最大幅Ｄは、例えば、５ｎｍ以上、１０ｎｍ以上、又は２０ｎｍ以上であって、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、又は３０ｎｍ以下が好ましい。なお、平面視において開口部２９０が円形である場合、開口部２９０の最大幅Ｄは開口部２９０の直径に相当し、チャネル幅Ｗは“Ｄ×π”と算出することができる。
　また、本発明の一態様のメモリセル１００においては、トランジスタ１１０のチャネル長Ｌは、少なくともトランジスタ１１０のチャネル幅Ｗよりも小さいことが好ましい。本発明の一態様に係るトランジスタ１１０のチャネル長Ｌは、トランジスタ１１０のチャネル幅Ｗに対し、０．１倍以上０．９９倍以下、好ましくは０．５倍以上０．８倍以下である。このような構成にすることで、良好な電気特性及び高い信頼性を有するトランジスタを実現できる。
　また、平面視で円形になるように開口部２９０を形成することで、酸化物半導体２３０、絶縁体２５０、及び導電体２６０は、同心円状に設けられる。これにより、導電体２６０と酸化物半導体２３０の距離が概略均一になるため、酸化物半導体２３０にゲート電界を概略均一に印加することができる。
　半導体層に酸化物半導体を用いるトランジスタのチャネル形成領域は、ソース領域及びドレイン領域よりも、酸素欠損が少ない、または水素、窒素、金属元素などの不純物濃度が低いことが好ましい。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合があるため、チャネル形成領域においては、ＶＯＨも低減されていることが好ましい。このように、トランジスタのチャネル形成領域は、キャリア濃度が低い高抵抗領域である。よってトランジスタのチャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
　また、半導体層に酸化物半導体を用いるトランジスタのソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、トランジスタのソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　なお、図２５Ｂ及び図２５Ｃでは、開口部２９０の側壁が導電体１５０の上面に対して垂直となるように、開口部２９０を設けているが、本発明はこれに限られるものではない。例えば、開口部２９０の側壁は、テーパー形状になってもよい。
　また、図２５Ｃでは、酸化物半導体２３０の側端部が、導電体２４０の側端部より内側に位置する構成を示している。なお、本発明はこれに限られるものではない。例えば、Ｙ方向において、酸化物半導体２３０の側端部と導電体２４０の側端部が一致する構造にしてもよい。又は、酸化物半導体２３０の側端部が、導電体２４０の側端部より外側に位置する構造にしてもよい。
　酸化物半導体２３０として用いる金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。酸化物半導体２３０としてバンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。
　なお、酸化物半導体２３０としては、金属酸化物を、単層または積層で用いることができる。
　酸化物半導体２３０として、具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　金属酸化物の形成には、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、形成後の金属酸化物の組成はスパッタリングターゲットの組成と異なる場合がある。特に、亜鉛は、形成後の金属酸化物における含有率が、スパッタリングターゲットと比較して５０％程度にまで減少する場合がある。
　酸化物半導体２３０は、結晶性を有することが好ましい。結晶性を有する酸化物半導体として、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、単結晶酸化物半導体等が挙げられる。酸化物半導体２３０として、ＣＡＡＣ−ＯＳ又はｎｃ−ＯＳを用いることが好ましく、ＣＡＡＣ−ＯＳを用いることが特に好ましい。
　ＣＡＡＣ−ＯＳは、複数の層状の結晶領域を有し、ｃ軸が被形成面の法線方向に配向していることが好ましい。例えば、酸化物半導体２３０は、開口部２９０の側壁、特に絶縁体２８０の側面に対して、概略平行な層状の結晶を有することが好ましい。このような構成にすることで、トランジスタ１１０のチャネル長方向に対して、酸化物半導体２３０の層状の結晶が概略平行に形成されるため、トランジスタのオン電流を大きくすることができる。
　なお、図２５Ｂ及び図２５Ｃでは、酸化物半導体２３０を単層で示したが、本発明はこれに限られるものではない。酸化物半導体２３０は、化学組成が異なる複数の酸化物層の積層構造を有してもよい。例えば、上記金属酸化物から選ばれる複数種を適宜積層する構造にしてもよい。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態７）
　本実施の形態では、上記実施の形態に示す半導体装置などが組み込まれた電子部品の一例を示す。
＜電子部品＞
　図２７Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図２７Ａに示す電子部品７００は、モールド７１１内に半導体装置の一種である記憶装置３００を有している。図２７Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置３００とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　記憶装置３００は、駆動回路２１と、メモリアレイ２０と、を有する。また、駆動回路２１上に複数層のメモリアレイ２０を用いてもよい。
　図２７Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置３００が設けられている。
　電子部品７３０では、記憶装置３００を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、セラミックス基板、プラスチック基板、ガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置３００と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２７Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態８）
　本実施の形態では、本発明の一態様に係る記憶装置の応用例について説明する。
　本発明の一態様に係る記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機など）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケア関連機器などに用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
　本発明の一態様に係る記憶装置を有する電子機器の一例について説明する。なお、図２８Ａ乃至図２８Ｊ、図２８Ａ乃至図２８Ｅには、当該記憶装置を有する電子部品７００または電子部品７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
　図２８Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュなど）を保持することができる。
［ウェアラブル端末］
　また、図２８Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
　また、図２８Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様に係る記憶装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図２８Ａ乃至図２８Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図２８Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
　電気冷凍冷蔵庫５８００に本発明の一態様に係る記憶装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などの情報を、インターネットなどを通じて、情報端末などに送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、当該半導体装置に保持することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図２８Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図２８Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図２８Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなる、タッチパネル、スティック、回転式つまみ、またはスライド式つまみなどを備えることができる。また、コントローラ７５２２は、図２８Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、または音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、低消費電力の携帯ゲーム機５２００または低消費電力の据え置き型ゲーム機７５００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００または据え置き型ゲーム機７５００に上記実施の形態で説明した記憶装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイルなどの保持をおこなうことができる。
　ゲーム機の一例として図２８Ｅに携帯ゲーム機を示す。また、図２８Ｆに家庭用の据え置き型ゲーム機を示す。なお、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した記憶装置は、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図２８Ｇには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す記憶装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　上記実施の形態で説明した半導体装置は、情報を一時的に保持することができるため、例えば、当該記憶装置を、自動車５７００の自動運転、道路案内、危険予測などを行うシステムなどにおける、必要な一時的な情報の保持に用いることができる。当該表示装置には、道路案内、危険予測などの一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができる。
［カメラ］
　上記実施の形態で説明した記憶装置は、カメラに適用することができる。
　図２８Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した記憶装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
［ビデオカメラ］
　上記実施の形態で説明した記憶装置は、ビデオカメラに適用することができる。
　図２８Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４およびレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した半導体装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
　上記実施の形態で説明した記憶装置は、植え込み型除細動器（ＩＣＤ）に適用できる。
　図２８Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５および上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善しない場合（速い心室頻拍、心室細動など）、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシングおよび電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサなどによって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間などを電子部品７００に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーが機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温などの生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図２９Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図２９Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３および基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、電子部品７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
　上記実施の形態で説明した記憶装置は、情報端末、デジタルカメラなどの電子機器に取り付けが可能なＳＤカードに適用することができる。
　図２９ＢはＳＤカードの外観の模式図であり、図２９Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２および基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品７００、コントローラチップ５１１５が取り付けられている。なお、電子部品７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路などは、電子部品７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
　基板５１１３の裏面側にも電子部品７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
　上記実施の形態で説明した記憶装置は、情報端末など電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
　図２９ＤはＳＳＤの外観の模式図であり、図２９Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２および基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置および記憶装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、電子部品７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
　図３０Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。
　計算機５６２０は、例えば、図３０Ｂに示す斜視図の構成とすることができる。図３０Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図３０Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図３０Ｃには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参照すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
　計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
　上記の各種電子機器などに、本発明の一態様の記憶装置を用いることにより、電子機器の小型化、および低消費電力化を図ることができる。また、本発明の一態様の記憶装置は低消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の記憶装置を用いることにより、高温環境下においても動作が安定した電子機器を実現できる。よって、電子機器の信頼性を高めることができる。
　本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
ＢＬ：配線、ＢＬＢ：配線、ＣＥ：信号、ＥＱ：信号、ＰＬ：配線、ＰＲＥ：信号、ＳＡＥ：信号、ＳＮ：ノード、ＳＷＢＬ：信号、ＳＷＢＬＢ：信号、ＷＬ：配線、１０：半導体装置、１００：メモリセル、１１０：トランジスタ、１２１Ａ：電極、１２１Ｂ：電極、１２２：材料、１３０：センスアンプ

Claims (9)

  1. 　トランジスタおよびキャパシタを有するメモリセルと、
    　センスアンプと、
    　前記センスアンプおよび前記トランジスタのソースおよびドレインの一方に電気的に接続された第１配線と、
    　前記キャパシタに電気的に接続された第２配線と、を有し、
    　前記キャパシタは、第１電極と第２電極との間に反強誘電性を有する材料を有し、
    　前記センスアンプは、前記第１配線に第１電位を与える機能、前記第１配線に前記第１電位より低い第２電位を与える機能、および前記第１配線の電位が参照電位より高い場合、前記第１配線の電位を前記第１電位より高い第３電位にし、前記第１配線の電位が前記参照電位より低い場合、前記第１配線の電位を前記第２電位にする機能、を有し、
    　前記第２配線は、前記第２電極に前記第２電位を与える機能を有し、
    　前記トランジスタのソースおよびドレインの他方は、前記第１電極と電気的に接続され、
    　前記メモリセルにおけるデータの保持は、前記第１電極を前記第１電位に保持することで行われ、
    　前記メモリセルにおけるデータの読み出しは、前記第１配線を前記第２電位とし、前記トランジスタを導通状態とすることで変動する前記第１配線の電位を前記第３電位または前記第２電位にすることで行われる、半導体装置。
  2. 　請求項１において、
    　前記参照電位は、前記センスアンプに電気的に接続された第３配線に与えられる電位である、半導体装置。
  3. 　請求項１において、
    　前記トランジスタは、チャネル形成領域を有する半導体層を有し、
    　前記半導体層は、インジウムおよび亜鉛の少なくとも一を有する、半導体装置。
  4. 　請求項１において、
    　前記材料は、ハフニウムおよびジルコニウムを有する、半導体装置。
  5. 　トランジスタおよびキャパシタを有するメモリセルと、
    　センスアンプと、
    　前記センスアンプおよび前記トランジスタのソースおよびドレインの一方に電気的に接続された第１配線と、
    　前記キャパシタに電気的に接続された第２配線と、を有し、
    　前記キャパシタは、第１電極と第２電極との間に反強誘電性を有する材料を有し、
    　前記第２配線は、前記第２電極に前記第１電位、または前記第１電位より高い第３電位を与える機能を有し、
    　前記センスアンプは、前記第１配線に前記第１電位より低い第２電位を与える機能、および前記第１配線の電位が参照電位より高い場合、前記第１配線の電位を前記第３電位にし、前記第１配線の電位が前記参照電位より低い場合、前記第１配線の電位を前記第２電位にする機能、を有し、
    　前記トランジスタのソースおよびドレインの他方は、前記第１電極と電気的に接続され、
    　前記メモリセルにおけるデータの保持は、前記第１電極を前記第２電位に保持し、且つ前記第２電極に前記第１電位を与えることで行われ、
    　前記メモリセルにおけるデータの読み出しは、前記第２電極を前記第３電位とし、前記トランジスタを導通状態とすることで変動する前記第１配線の電位を前記第３電位または前記第２電位にすることで行われる、半導体装置。
  6. 　トランジスタおよびキャパシタを有するメモリセルと、
    　センスアンプと、
    　前記センスアンプおよび前記トランジスタのソースおよびドレインの一方に電気的に接続された第１配線と、
    　前記キャパシタに電気的に接続された第２配線と、を有し、
    　前記キャパシタは、第１電極と第２電極との間に反強誘電性を有する材料を有し、
    　前記第２配線は、前記第２電極に前記第１電位、または前記第１電位より高い第３電位を与える機能を有し、
    　前記センスアンプは、前記第１配線に前記第１電位より低い第２電位を与える機能、および前記第１配線の電位が参照電位より高い場合、前記第１配線の電位を前記第１電位にし、前記第１配線の電位が前記参照電位より低い場合、前記第１配線の電位を前記第２電位にする機能、を有し、
    　前記トランジスタのソースおよびドレインの他方は、前記第１電極と電気的に接続され、
    　前記メモリセルにおけるデータの保持は、前記第１電極を前記第２電位に保持し、且つ前記第２電極に前記第１電位を与えることで行われ、
    　前記メモリセルにおけるデータの読み出しは、前記第２電極に第３電位を与え、前記トランジスタを導通状態とすることで変動する前記第１配線の電位を前記第１電位または前記第２電位にすることで行われる、半導体装置。
  7. 　請求項５または６において、
    　前記参照電位は、前記センスアンプに電気的に接続された第３配線に与えられる電位である、半導体装置。
  8. 　請求項５または６において、
    　前記トランジスタは、チャネル形成領域を有する半導体層を有し、
    　前記半導体層は、インジウムおよび亜鉛の少なくとも一を有する、半導体装置。
  9. 　請求項５または６において、
    　前記材料は、ハフニウムおよびジルコニウムを有する、半導体装置。
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* Cited by examiner, † Cited by third party
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JPH08147982A (ja) * 1994-09-20 1996-06-07 Olympus Optical Co Ltd 強誘電体メモリ装置
JP2000243090A (ja) * 1999-02-19 2000-09-08 Toshiba Corp ダイナミック型半導体記憶装置

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