JP2000243090A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】反強誘電体メモリを適用した、１メモリセルキ
ャパシタに３値以上の分極量を記憶させることのでき
る、多値反強誘電体メモリを提供すること。 【解決手段】少なくとも１個の反強誘電体膜を用いたキ
ャパシタＡＦＣと、このキャパシタに直列に接続された
１個のＭＯＳ ＦＥＴ（Ｔｒ）とを備え、キャパシタの
一方の電極に与えられる電位により変化するｎ値（ｎ≧
３）の分極量を情報として蓄積するメモリセルを有する
ことを特徴とする。反強誘電体特有のヒステリシス曲線
により、ｎ通りのメモリセル電位に対し、最大で２×ｎ
個の情報を対応させ、データの書き込みの際に、メモリ
セルキャパシタのプレート電極とストレージノードの間
の電圧を変えることにより、１メモリセルに３値以上の
分極量を蓄積させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルキャパ
シタに３値以上の分極量を蓄積することのできる、特に
ビットコストの安い多値メモリを構成するダイナミック
型半導体記憶装置に関する。

【０００２】

【従来の技術】まず、強誘電体メモリ以外のメモリに関
する多値技術について以下に述べる。例えばＤＲＡＭ
（ダイナミックＲＡＭ）は、これまでいくつかの技術的
なブレークスルーによって、３年で４倍の集積度の向上
を続けてきた。しかしながら、今後はプロセス技術が複
雑になり、開発のペースを維持するのが困難になる。

【０００３】また、技術的なブレークスルーによって集
積度の向上がなされたとしても、設備投資や工程数、及
びテスト時間の増大などによってコストの上昇が大きく
なり、経済的な破綻をきたすことが予想される。

【０００４】近年、この様な問題を解決するアプローチ
として、テスト時間の短縮を意識したテストモードや、
メモリセルを直列に接続した構造を持つことで、ビット
線への直接コンタクトの数を減少し、チップ面積を約６
０％まで縮小できるＮＡＮＤ型ＤＲＡＭが提案されてい
る（特開平４−１４７４９０，特開平６−２０３５５
２）。

【０００５】しかしながら、このＮＡＮＤ型ＤＲＡＭで
はデータをランダムにアクセスできないといった欠点が
あった。またこのＮＡＮＤ型にする構造でも５０％以上
のチップ面積の縮小を行うことは難しいという問題があ
った。

【０００６】この問題に対する解決策として、１セルに
複数ビットをストアさせる多値メモリが提案されてき
た。多値メモリは主としてＣＣＤ（電荷結合素子）メモ
リ、ＤＲＡＭ、ＥＥＰＲＯＭ（電気的書き込み消去可能
ＲＯＭ）の３分野で提案が行われてきた。

【０００７】このうちＣＣＤメモリは、１９７０年代に
は活発に提案が行われていたが、消費電力がかかること
や、シリアルにしかアクセスできないという問題によ
り、現在では検討されていない。反対にＥＥＰＲＯＭは
近年研究活動が活発化し、いくつか学会発表も行われて
いる（ISSCC95 TA7.7“A Multilevel Cell 32Mb FlashM
emory",ISSCC96 TP2.1“A 3.3V 128Mb Multi-Level NAN
D FLASH Memory for Mass Storage Applications"）。

【０００８】また、多値のＤＲＡＭ技術に関しては、現
在までに数多くの提案がなされてきているが、１トラン
ジスタ−１キャパシタ型のセル構造を採用したものは、
大きく分けて次の第１、第２の方式に大別される。

【０００９】第１に、高速性を犠牲にして特に高集積化
を目指したもので、主として日立によって提案されてき
たものである（特開昭６０−１３３９８、特開昭６０−
１３６０８８、特開昭６２−４０６９１、特開昭６２−
９５７９６、特開昭６２−２０４４９６）。

【００１０】上記技術は、メモリセルキャパシタに多値
データ（ｎ値）をストアした後、セルトランジスタのゲ
ートを階段状に上げていき、どのタイミングで読み出さ
れたかをもって多値データの読み出しとするものであ
る。

【００１１】すなわち、２値情報を蓄える一時記憶レジ
スタをｎ個設け、メモリセルからビット線ＢＬに読み出
されたタイミングとレジスタの位置を対応させ、多値デ
ータを２値に変換してチップ外部に出力するとともに、
このレジスタに２値データとして記憶しておく。

【００１２】再書き込みについては、ワード線を階段状
に下げていき、読み出した時と同じ電位になった時点
で、一時記憶レジスタからメモリセルに書き込む。チッ
プ外部からのデータの書き込みについては、まず書き込
もうとするデータを一時記憶レジスタに２値レジスタの
形で蓄え、次に上記の再書き込みと同じ要領でセルに多
値データとして書き込む。

【００１３】このような方式では、センスアンプは１つ
で良いので、高集積化という点では非常に有利だが、読
み出し時と書き込み時の両方でワード線を階段状に上げ
下げしなければならず、高速化という点からは不利であ
る。実際の文献（IEEE JSSCCvol.23,No.1,Feb 1988“An
Experimental Large-Capaciry Semiconductor FileMem
ory Using 16-Levels 1Cell Storage" ）によれば、読
み出しに約１４０μｓｅｃもかかる。

【００１４】また、センスアンプは一つで良いので、電
荷転送デバイスを使うことができる（IEEE JSSCC vol.s
c-11,No.5,Oct 1976“High Sensitivity Charge-Transf
er Sense Amplifier",ISSCC79 WAM1.5“Cross-Coupled
Charge Transfer Sense Amplifier"）。従って、高速性
には不利だが、微小な多値データの読み出しには有利で
ある。

【００１５】第２に、セルに多値電荷を蓄積した後、セ
ルトランジスタのゲートを一度に上昇させてデータを読
み出すが、参照電位とセンスアンプを複数用意してお
き、順次または一度に比較増幅するというものである
（特開昭６０−２３９９９４、特開昭６１−１１７７９
５、特開平３−１７８８８、特開平３−２０７０９４、
特開平３−１１６４９４、特開平１−１９６７９１、特
開昭６３−１９５８９７、特開昭６３−１９５８９６、
特開平１−１９２０８３、特開昭６３−１４９９０、IE
EE JSSCC vol.24,No.2,April 1989“An Experimental 2
-bit/Cell StorageDRAM for Macrocell or Memory-on-L
ogic Application" ）。

【００１６】上記のような技術によれば、書き込みにつ
いては、ビット線を複数本に分割し、選択的に電源電圧
ＶＣＣにプリチャージした後、全てを接続し、容量分割
によって多値データを作り、メモリセルにこれを書き込
む。

【００１７】上記技術を用いると、センスアンプを複数
用意しておく必要があるので高集積化には不利だが、読
み出しと、書き込みをそれぞれ一斉に行うことができる
ので高速化には有利である。

【００１８】一方、センスアンプをビット線中に分散し
て配置しなければならないので電荷転送デバイスを使う
ことができず、この点で微小な多値電位の検出には不利
である。

【００１９】

【発明が解決しようとする課題】以上、いずれのメモリ
技術においても、ｎ通りのメモリセル電位に対してはｎ
個の情報しか対応しておらず、一層の高集積化のために
はセルの微細化を行うか、１メモリセルにより多くの種
類の電位を書き込む必要があった。

【００２０】本発明は上記事情を考慮し、その課題はｎ
通りのメモリセル電位に対し最大で２×ｎ個の情報を対
応させることのできるダイナミック型半導体記憶装置を
提供することにある。

【００２１】

【課題を解決するための手段】本発明のダイナミック型
半導体記憶装置は、少なくとも１個の反強誘電体膜を用
いたキャパシタと、このキャパシタに直列に接続された
少なくとも１個のスイッチ素子とを備え、前記キャパシ
タの一方の電極を基準にした場合の、２つのヒステリシ
ス曲線と両者を結ぶ直線からなる電極間の電位差と分極
量を表す関数上で、前記キャパシタの電極間に加える１
種類の電位差に２種類の分極量を対応させて所定のデー
タを記憶させることを特徴とする。

【００２２】本発明のダイナミック型半導体記憶装置
は、メモリセルとして少なくとも１個の反強誘電体膜を
用いたキャパシタと、このキャパシタに直列に接続され
た少なくとも１個のスイッチ素子とを備え、前記キャパ
シタの一方の電極を基準にした場合の、２つのヒステリ
シス曲線と両者を結ぶ直線からなる電極間の電位差と分
極量を表す関数上で、前記キャパシタの電極間に加える
所定の電位差に２種類の分極量を対応させ、前記メモリ
セルに信号電荷に応じたデータとして蓄積することを特
徴とする。

【００２３】本発明のダイナミック型半導体記憶装置
は、メモリセルとして１個の反強誘電体膜を用いたキャ
パシタと、このキャパシタに直列に接続された１個のス
イッチ素子とを備え、前記キャパシタの一方の電極を基
準にした場合の、２つのヒステリシス曲線と両者を結ぶ
直線からなる電極間の電位差と分極量を表す関数上で、
前記キャパシタの電極間の電位差を下降させて上昇させ
るその途中、または上昇させて下降させるその途中で、
前記電位差に応じた分極量を前記メモリセルに信号電荷
として蓄積することを特徴とする。

【００２４】本発明のダイナミック型半導体記憶装置
は、メモリセルとして１個の反強誘電体膜を用いたキャ
パシタと、このキャパシタに直列に接続された１個のス
イッチ素子とを備え、前記キャパシタの一方の電極を基
準にした場合の、２つのヒステリシス曲線と両者を結ぶ
直線からなる電極間の電位差と分極量を表す関数上で、
前記電極間の電位差が前記スイッチ素子を通じて時系列
的に変化しながら与えられ、前記スイッチ素子を選択的
にオフすることによってそれまで与えられていた前記電
位差に応じた分極量を前記メモリセルに信号電荷として
蓄積することを特徴とする。

【００２５】本発明によれば、反強誘電体膜をメモリセ
ルキャパシタに使用することにより、１つの電圧に対し
て２種類の情報が書き込めるようになり、より一層の高
集積化を達成できる。反強誘電体特有のヒステリシス曲
線により、ｎ通りのメモリセル電位に対し、最大で２×
ｎ個の情報を対応させることのできる、特に高集積な多
値メモリを可能にする。

【００２６】さらに本発明に係るメモリセルは、ｎ個の
分極量に対応させたｎ値のデータとして前記信号電荷を
蓄積するものであって、メモリセルに電気的に接続さ
れ、互いに分割可能な（ｎ−１）対の各部分ビット線を
備えたビット線対と、（ｎ−１）対の各部分ビット線の
電位をそれぞれ異なる参照電位または参照電荷と比較す
る（ｎ−１）個のセンスアンプとを具備したことを特徴
とする。

【００２７】上記を踏まえ、本発明の好ましい態様とし
ては、以下（１）〜（２８）のものが挙げられる。

【００２８】（１） 前記メモリセルは、前記反強誘電
体膜を用いたキャパシタの両電極に関しそのプレート電
極に対するストレージノード電極の電位差（ＶＳＮ−Ｖ
ＰＬ）を、負の絶対値の大きい電位差Ｖ₀ からＶ₁ →Ｖ
₃ へとその絶対値を小さくしさらにＶ₃ からＶ₄ →Ｖ₆
と正の大きい電位差へと変化させ、さらにＶ₆ からＶ ₄
→Ｖ₃ へと小さくしていき、再び負の電位差Ｖ₁ へと変
化させていく過程において、前記キャパシタの両電極間
におけるストレージノードの分極量 Ｑ₀ （Ｖ₀ ），Ｑ
₁ （Ｖ₁ ），Ｑ₃ （Ｖ₃ ），Ｑ₄ （Ｖ₄ ），Ｑ
₆（Ｖ₆ ），Ｑ₅ （Ｖ₄ ），Ｑ₂ （Ｖ₁ ）に対応する７
値（ｎ＝７）のデータを蓄積し、６個（ｎ−１個）の前
記センスアンプに対し、それぞれ異なる参照電荷または
参照電位として、Ｑ_a，Ｑ_b ，Ｑ_c ，Ｑ_d ，Ｑ_e ，Ｑ_f
またはＱ_a ／Ｃbt，Ｑ_b ／Ｃbt，Ｑ_c ／Ｃbt，Ｑ_d ／Ｃ
bt，Ｑ_e ／Ｃbt，Ｑ_f ／Ｃbt（ここでＣbtはビット線容
量）、 Ｑ₀ ／６＜Ｑ_a ≦Ｑ₁ ／６ Ｑ₁ ／６＜Ｑ_b ≦Ｑ₂ ／６ Ｑ₃ ／６＜Ｑ_c ≦Ｑ₄ ／６ Ｑ₄ ／６＜Ｑ_d ≦Ｑ₅ ／６ Ｑ₅ ／６＜Ｑ_e ≦Ｑ₆／６ Ｑ₂ ／６＜Ｑ_f ≦Ｑ₃ ／６ をそれぞれ与え、センス増幅を行った結果、前記センス
アンプそれぞれの保持するデータに応じて外部への読み
出しが可能であると共に、前記メモリセルへの書き込み
のため前記Ｖ₀ →Ｖ₁ →Ｖ₃ →Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ₁
となるような電位が前記ビット線を通じて所定のタイミ
ングで順次供給され、前記センスアンプそれぞれの保持
するデータに応じて前記メモリセルへの書き込み電位の
伝達が決まり、前記メモリセルにデータが書き込まれる
ことを特徴とする。

【００２９】前記分極量Ｑ₀ とＱ₆ は、前記関数上にお
ける２つのヒステリシス曲線の飽和領域を含むポイント
に対応し、前記分極量Ｑ₃ は前記関数上における２つの
ヒステリシス曲線を結ぶ直線上のポイントに対応し、か
つ、前記分極量Ｑ₂ とＱ₁ 互いの差は前記２つのヒステ
リシス曲線のうちの一方のヒステリシス曲線上で実質的
に最大になるポイントに、前記分極量Ｑ₅ とＱ₄ 互いの
差は前記２つのヒステリシス曲線のうちの他方のヒステ
リシス曲線上で実質的に最大になるポイントに対応する
ことを特徴とする。

【００３０】（２） 前記メモリセルは、前記反強誘電
体膜を用いたキャパシタの両電極に関しそのプレート電
極に対するストレージノード電極の電位差（ＶＳＮ−Ｖ
ＰＬ）を、負の絶対値の大きい電位差Ｖ₀ からＶ₁ →Ｖ
₃₁へとその絶対値を小さくし、さらにＶ₃₂→Ｖ₄ →Ｖ₆
と正の大きい電位差へと変化させ、さらにＶ₆ からＶ ₄
→Ｖ₃₂へと小さくしていき、再び負の電位差Ｖ₃₁→Ｖ₁
へと変化させていく過程において、前記キャパシタの両
電極間におけるストレージノードの分極量 Ｑ
₀ （Ｖ₀ ），Ｑ₁ （Ｖ₁ ），Ｑ₃₁（Ｖ₃₁），Ｑ
₃₂（Ｖ₃₂），Ｑ₄ （Ｖ₄ ），Ｑ₆ （Ｖ₆ ），Ｑ
₅ （Ｖ₄ ），Ｑ₂ （Ｖ₁ ）に対応する８値（ｎ＝８）の
データを蓄積し、７個（ｎ−１個）の前記センスアンプ
に対し、それぞれ異なる参照電荷または参照電位とし
て、Ｑ_a ，Ｑ_b ，Ｑ_c ，Ｑ_d ，Ｑ_e ，Ｑ_f ，Ｑ_g または
Ｑ_a ／Ｃbt，Ｑ_b／Ｃbt，Ｑ_c ／Ｃbt，Ｑ_d ／Ｃbt，Ｑ
_e ／Ｃbt，Ｑ_f ／Ｃbt，Ｑ_g ／Ｃbt（ここでＣbtはビッ
ト線容量）、 Ｑ₀ ／７＜Ｑ_a ≦Ｑ₁ ／７ Ｑ₁ ／７＜Ｑ_b ≦Ｑ₂ ／７ Ｑ₃₁／７＜Ｑ_c ≦Ｑ₃₂／７ Ｑ₃₂／７＜Ｑ_d ≦Ｑ₄ ／７ Ｑ₄ ／７＜Ｑ_e ≦Ｑ₅ ／７ Ｑ₅ ／７＜Ｑ_f ≦Ｑ₆ ／７ Ｑ₂ ／７＜Ｑ_g ≦Ｑ₃₁／７ をそれぞれ与え、センス増幅を行った結果、前記センス
アンプそれぞれの保持するデータに応じて外部への読み
出しが可能であると共に、前記メモリセルへの書き込み
のため前記Ｖ₀ →Ｖ₁ →Ｖ₃₁→Ｖ₃₂→Ｖ₄ →Ｖ₆ →Ｖ₄
→Ｖ₁ となるような電位が前記ビット線を通じて所定の
タイミングで順次供給され、前記センスアンプそれぞれ
の保持するデータに応じて前記メモリセルへの書き込み
電位の伝達が決まり、前記メモリセルにデータが書き込
まれることを特徴とする。

【００３１】前記分極量Ｑ₀ とＱ₆ は前記関数上におけ
る２つのヒステリシス曲線の飽和領域を含むポイントに
対応し、前記分極量Ｑ_31とＱ₃₂は前記関数上における２
つのヒステリシス曲線を結ぶ直線上で互いに異なるポイ
ントに対応し、かつ、前記分極量Ｑ₂ とＱ₁ 互いの差は
前記２つのヒステリシス曲線のうちの一方のヒステリシ
ス曲線上で実質的に最大になるポイントに、前記分極量
Ｑ₅ とＱ₄ 互いの差は前記２つのヒステリシス曲線のう
ちの他方のヒステリシス曲線上で実質的に最大になるポ
イントに対応することを特徴とする。

【００３２】（３） 前記メモリセルは、前記反強誘電
体膜を用いたキャパシタの両電極に関しそのプレート電
極に対するストレージノード電極の電位差（ＶＳＮ−Ｖ
ＰＬ）を、負の絶対値の大きい電位差Ｖ₀ からＶ₁ へと
その絶対値を小さくしさらにＶ₄ →Ｖ₆ と正の大きい電
位差へと変化させ、さらにＶ₆ からＶ₄ へと小さくして
いき、再び負の電位差Ｖ₁ へと変化させていく過程にお
いて、前記キャパシタの両電極間におけるストレージノ
ードの分極量 Ｑ₀ （Ｖ₀ ），Ｑ₁ （Ｖ₁ ），Ｑ₄ （Ｖ
₄ ），Ｑ₆ （Ｖ₆ ），Ｑ₅ （Ｖ₄ ），Ｑ₂ （Ｖ₁ ）に対
応する６値（ｎ＝６）のデータを蓄積し、５個（ｎ−１
個）の前記センスアンプに対し、それぞれ異なる参照電
荷または参照電位として、Ｑ_a ，Ｑ_b ，Ｑ_c ，Ｑ_d ，Ｑ
_e またはＱ_a ／Ｃbt，Ｑ_b ／Ｃbt，Ｑ_c ／Ｃbt，Ｑ_d ／
Ｃbt，Ｑ_e ／Ｃbt（ここでＣbtはビット線容量）、 Ｑ₀ ／５＜Ｑ_a ≦Ｑ₁ ／５ Ｑ₁ ／５＜Ｑ_b ≦Ｑ₂ ／５ Ｑ₄ ／５＜Ｑ_d ≦Ｑ₅ ／５ Ｑ₅ ／５＜Ｑ_e ≦Ｑ₆ ／５ Ｑ₂ ／５＜Ｑ_f ≦Ｑ₄ ／５ をそれぞれ与え、センス増幅を行った結果、前記センス
アンプそれぞれの保持するデータに応じて外部への読み
出しが可能であると共に、前記メモリセルへの書き込み
のため前記Ｖ₀ →Ｖ₁ →Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ₁ となる
ような電位が前記ビット線を通じて所定のタイミングで
順次供給され、前記センスアンプそれぞれの保持するデ
ータに応じて前記メモリセルへの書き込み電位の伝達が
決まり、前記メモリセルにデータが書き込まれることを
特徴とする。

【００３３】前記分極量Ｑ₀ とＱ₆ は前記関数上におけ
る２つのヒステリシス曲線の飽和領域を含むポイントに
対応し、かつ、前記分極量Ｑ₂ とＱ₁ 互いの差は前記２
つのヒステリシス曲線のうちの一方のヒステリシス曲線
上で実質的に最大になるポイントに、前記分極量Ｑ₅ と
Ｑ₄ 互いの差は前記２つのヒステリシス曲線のうちの他
方のヒステリシス曲線上で実質的に最大になるポイント
に対応することを特徴とする。

【００３４】（４） 前記メモリセルは、前記反強誘電
体膜を用いたキャパシタの両電極に関しそのプレート電
極に対するストレージノード電極の電位差（ＶＳＮ−Ｖ
ＰＬ）を、負の絶対値の大きい電位差Ｖ₀ からＶ₁ →Ｖ
₃ へとその絶対値を小さくしさらにＶ₃ からＶ₄ →Ｖ₆
と正の大きい電位差へと変化させてからＶ₄ →Ｖ₃ へと
小さくしていき、再び負の電位差Ｖ₁ へと変化させてい
く過程において、前記キャパシタの両電極間におけるス
トレージノードの分極量 Ｑ₁ （Ｖ₁ ），Ｑ
₃ （Ｖ₃ ），Ｑ₄ （Ｖ₄ ），Ｑ₅ （Ｖ₄ ），Ｑ
₂ （Ｖ₁ ）に対応する５値（ｎ＝５）のデータを蓄積
し、４個（ｎ−１個）の前記センスアンプに対し、それ
ぞれ異なる参照電荷または参照電位として、Ｑ_a ，
Ｑ_b ，Ｑ_c ，Ｑ_d またはＱ_a／Ｃbt，Ｑ_b ／Ｃbt，Ｑ_c
／Ｃbt，Ｑ_d ／Ｃbt（ここでＣbtはビット線容量）、 Ｑ₁ ／４＜Ｑ_a ≦Ｑ₂ ／４ Ｑ₃ ／４＜Ｑ_b ≦Ｑ₄ ／４ Ｑ₄ ／４＜Ｑ_c ≦Ｑ₅ ／４ Ｑ₂ ／４＜Ｑ_d ≦Ｑ₃ ／４ をそれぞれ与え、センス増幅を行った結果、前記センス
アンプそれぞれの保持するデータに応じて外部への読み
出しが可能であると共に、前記メモリセルへの書き込み
のため前記Ｖ₁ →Ｖ₃ →Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ₁ となる
ような電位が前記ビット線を通じて所定のタイミングで
順次供給され、前記センスアンプそれぞれの保持するデ
ータに応じて前記メモリセルへの書き込み電位の伝達が
決まり、前記メモリセルにデータが書き込まれることを
特徴とする。

【００３５】前記分極量Ｑ₃ は前記関数上における２つ
のヒステリシス曲線を結ぶ直線上のポイントに対応し、
かつ、前記分極量Ｑ₂ とＱ₁ 互いの差は前記２つのヒス
テリシス曲線のうちの一方のヒステリシス曲線上で実質
的に最大になるポイントに、前記分極量Ｑ₅ とＱ₄ 互い
の差は前記２つのヒステリシス曲線のうちの他方のヒス
テリシス曲線上で実質的に最大になるポイントに対応す
ることを特徴とする。

【００３６】（５） 前記メモリセルは、前記反強誘電
体膜を用いたキャパシタの両電極に関しそのプレート電
極に対するストレージノード電極の電位差（ＶＳＮ−Ｖ
ＰＬ）を、負の絶対値の大きい電位差Ｖ₀ からＶ₁ →Ｖ
₃₁へとその絶対値を小さくし、さらにＶ₃₂→Ｖ₄ →Ｖ₆
と正の大きい電位差へと変化させてからＶ₄ →Ｖ₃₂へと
小さくしていき、再び負の電位差Ｖ₃₁→Ｖ₁ へと変化さ
せていく過程において、前記キャパシタの両電極間にお
けるストレージノードの分極量 Ｑ₁ （Ｖ₁ ），Ｑ
₃₁（Ｖ₃₁），Ｑ₃₂（Ｖ₃₂），Ｑ₄ （Ｖ₄ ），Ｑ
₅ （Ｖ₄ ），Ｑ₂ （Ｖ₁ ）に対応する６値（ｎ＝６）の
データを蓄積し、５個（ｎ−１個）の前記センスアンプ
に対し、それぞれ異なる参照電荷または参照電位とし
て、Ｑ_a ，Ｑ_b ，Ｑ_c ，Ｑ_d ，Ｑ_e またはＱ_a ／Ｃbt，
Ｑ_b ／Ｃbt，Ｑ_c ／Ｃbt，Ｑ_d ／Ｃbt，Ｑ_e ／Ｃbt，
（ここでＣbtはビット線容量）、 Ｑ₁ ／５＜Ｑ_a ≦Ｑ₂ ／５ Ｑ₃₁／５＜Ｑ_b ≦Ｑ₃₂／５ Ｑ₃₂／５＜Ｑ_c ≦Ｑ₄ ／５ Ｑ₄ ／５＜Ｑ_d ≦Ｑ₅ ／５ Ｑ₂ ／５＜Ｑ_e ≦Ｑ₃₁／５ をそれぞれ与え、センス増幅を行った結果、前記センス
アンプそれぞれの保持するデータに応じて外部への読み
出しが可能であると共に、前記メモリセルへの書き込み
のため前記Ｖ₁ →Ｖ₃₁→Ｖ₃₂→Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ₁
となるような電位が前記ビット線を通じて所定のタイミ
ングで順次供給され、前記センスアンプそれぞれの保持
するデータに応じて前記メモリセルへの書き込み電位の
伝達が決まり、前記メモリセルにデータが書き込まれる
ことを特徴とする。

【００３７】前記分極量Ｑ_31とＱ₃₂は前記関数上におけ
る２つのヒステリシス曲線を結ぶ直線上で互いに異なる
ポイントに対応し、かつ、前記分極量Ｑ₂ とＱ₁ 互いの
差は前記２つのヒステリシス曲線のうちの一方のヒステ
リシス曲線上で実質的に最大になるポイントに、前記分
極量Ｑ₅ とＱ₄ 互いの差は前記２つのヒステリシス曲線
のうちの他方のヒステリシス曲線上で実質的に最大にな
るポイントに対応することを特徴とする。

【００３８】（６） 前記メモリセルは、前記反強誘電
体膜を用いたキャパシタの両電極に関しそのプレート電
極に対するストレージノード電極の電位差（ＶＳＮ−Ｖ
ＰＬ）を、負の絶対値の大きい電位差Ｖ₀ からＶ₁ へと
その絶対値を小さくし、さらにＶ₄ →Ｖ₆ と正の大きい
電位差へと変化させてからＶ₄ へと小さくしていき、再
び負の電位差Ｖ₁ へと変化させていく過程において、前
記キャパシタの両電極間におけるストレージノードの分
極量 Ｑ₁ （Ｖ₁ ），Ｑ₄ （Ｖ₄ ），Ｑ₅ （Ｖ₄ ），Ｑ
₂ （Ｖ₁ ）に対応する４値（ｎ＝４）のデータを蓄積
し、３個（ｎ−１個）の前記センスアンプに対し、それ
ぞれ異なる参照電荷または参照電位として、Ｑ_a ，
Ｑ_b ，Ｑ_c またはＱ_a ／Ｃbt，Ｑ_b ／Ｃbt，Ｑ_c ／Ｃbt
（ここでＣbtはビット線容量）、 Ｑ₁ ／３＜Ｑ_a ≦Ｑ₂ ／３ Ｑ₄ ／３＜Ｑ_b ≦Ｑ₅ ／３ Ｑ₂ ／３＜Ｑ_c ≦Ｑ₄ ／３ をそれぞれ与え、センス増幅を行った結果、前記センス
アンプそれぞれの保持するデータに応じて外部への読み
出しが可能であると共に、前記メモリセルへの書き込み
のためＶ₁ →Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ₁ となるような電位
が前記ビット線を通じて所定のタイミングで順次供給さ
れ、前記センスアンプそれぞれの保持するデータに応じ
て前記メモリセルへの書き込み電位の伝達が決まり、前
記メモリセルにデータが書き込まれることを特徴とす
る。

【００３９】前記分極量Ｑ₂ とＱ₁ 互いの差は前記２つ
のヒステリシス曲線のうちの一方のヒステリシス曲線上
で実質的に最大になるポイントに、前記分極量Ｑ₅ とＱ
₄ 互いの差は前記２つのヒステリシス曲線のうちの他方
のヒステリシス曲線上で実質的に最大になるポイントに
対応することを特徴とする。

【００４０】（７） 前記メモリセルは、前記反強誘電
体膜を用いたキャパシタの両電極に関しそのプレート電
極に対するストレージノード電極の電位差（ＶＳＮ−Ｖ
ＰＬ）を、０からＶ₄ →Ｖ₆′と高くし、さらにＶ₆′
_からＶ₄ へと低くしていく過程において、前記キャパシ
タの両電極間におけるストレージノードの分極量 ０，
Ｑ₄ （Ｖ ₄ ），Ｑ₆′（Ｖ₆′），Ｑ₅ （Ｖ₄ ）に対応す
る４値（ｎ＝４）のデータを蓄積し、３個（ｎ−１個）
の前記センスアンプに対し、それぞれ異なる参照電荷ま
たは参照電位として、Ｑ_a ，Ｑ_b ，Ｑ_c またはＱ_a ／Ｃ
bt，Ｑ_b ／Ｃbt，Ｑ_c ／Ｃbt（ここでＣbtはビット線容
量）、 ０＜Ｑ_a ≦Ｑ₄ ／３ Ｑ₄ ／３＜Ｑ_b ≦Ｑ₅ ／３ Ｑ₅ ／３＜Ｑ_c ≦Ｑ₆′／３ をそれぞれ与え、センス増幅を行った結果、前記センス
アンプそれぞれの保持するデータに応じて外部への読み
出しが可能であると共に、前記メモリセルへの書き込み
のため前記０→Ｖ₄ →Ｖ₆′→Ｖ₄ となるような電位が
前記ビット線を通じて所定のタイミングで順次供給さ
れ、前記センスアンプそれぞれの保持するデータに応じ
て前記メモリセルへの書き込み電位の伝達が決まり、前
記メモリセルにデータが書き込まれることを特徴とす
る。

【００４１】前記分極量Ｑ₆′は前記関数上における２
つのヒステリシス曲線のうちの一方のヒステリシス曲線
の飽和領域を含むポイントに対応し、かつ、前記分極量
Ｑ₅とＱ₄ 互いの差は前記２つのヒステリシス曲線のう
ちの一方のヒステリシス曲線上で実質的に最大になるポ
イントに対応することを特徴とする。

【００４２】（８） 前記メモリセルは、前記反強誘電
体膜を用いたキャパシタの両電極に関しそのプレート電
極に対するストレージノード電極の電位差（ＶＳＮ−Ｖ
ＰＬ）を、０からＶ₃₂→Ｖ₄ →Ｖ₆′と高くし、さらに
Ｖ₆′_からＶ₄ へと低くしていく過程において、前記キ
ャパシタの両電極間におけるストレージノードの分極量
０，Ｑ₃₂（Ｖ ₃₂），Ｑ₄ （Ｖ₄ ），Ｑ₆′（Ｖ₆′），
Ｑ₅ （Ｖ₄ ）に対応する５値（ｎ＝５）のデータを蓄積
し、４個（ｎ−１個）の前記センスアンプに対し、それ
ぞれ異なる参照電荷または参照電位として、Ｑ_a ，
Ｑ_b ，Ｑ_c ，Ｑ_d またはＱ_a ／Ｃbt，Ｑ_b ／Ｃbt，Ｑ_c
／Ｃbt，Ｑ_d ／Ｃbt（ここでＣbtはビット線容量）、 ０＜Ｑ_a ≦Ｑ₃₂／４ Ｑ₃₂／４＜Ｑ_b ≦Ｑ₄ ／４ Ｑ₄ ／４＜Ｑ_c ≦Ｑ₅ ／４ Ｑ₅ ／４＜Ｑ_d ≦Ｑ₆′／４ をそれぞれ与え、センス増幅を行った結果、前記センス
アンプそれぞれの保持するデータに応じて外部への読み
出しが可能であると共に、前記メモリセルへの書き込み
のため前記０→Ｖ₃₂→Ｖ₄ →Ｖ₆′→Ｖ₄ となるような
電位が前記ビット線を通じて所定のタイミングで順次供
給され、前記センスアンプそれぞれの保持するデータに
応じて前記メモリセルへの書き込み電位の伝達が決ま
り、前記メモリセルにデータが書き込まれることを特徴
とする。

【００４３】前記分極量Ｑ₆′は前記関数上における２
つのヒステリシス曲線のうちの一方のヒステリシス曲線
の飽和領域を含むポイントに対応し、前記分極量Ｑ₃₂は
前記関数上における２つのヒステリシス曲線を結ぶ直線
における中点を隔てて前記一方のヒステリシス曲線側の
直線上のポイントに対応し、かつ、前記分極量Ｑ₅ とＱ
₄ 互いの差は前記２つのヒステリシス曲線のうちの他方
のヒステリシス曲線上で実質的に最大になるポイントに
対応することを特徴とする。

【００４４】（９） 前記メモリセルは、前記反強誘電
体膜を用いたキャパシタの両電極に関しそのプレート電
極に対するストレージノード電極の電位差（ＶＳＮ−Ｖ
ＰＬ）を、０からＶ₃₂→Ｖ₄ →Ｖ₆′と高くし、さらに
Ｖ₆′_からＶ₄ へと低くしていく過程において、前記キ
ャパシタの両電極間におけるストレージノードの分極量
Ｑ₃₂（Ｖ₃₂），Ｑ₄ （Ｖ₄ ），Ｑ₆′（Ｖ₆′），Ｑ₅
（Ｖ₄ ）に対応する４値（ｎ＝４）のデータを蓄積し、
３個（ｎ−１個）の前記センスアンプに対し、それぞれ
異なる参照電荷または参照電位として、Ｑ_a ，Ｑ_b ，Ｑ
_c またはＱ_a ／Ｃbt，Ｑ_b ／Ｃbt，Ｑ_c ／Ｃbt，（ここ
でＣbtはビット線容量）、 Ｑ₃₂／３＜Ｑ_a ≦Ｑ₄ ／３ Ｑ₄ ／３＜Ｑ_c ≦Ｑ₅ ／３ Ｑ₅ ／３＜Ｑ_d ≦Ｑ₆′／３ をそれぞれ与え、センス増幅を行った結果、前記センス
アンプそれぞれの保持するデータに応じて外部への読み
出しが可能であると共に、前記メモリセルへの書き込み
のため前記Ｖ₃₂→Ｖ₄ →Ｖ₆′→Ｖ₄ となるような電位
が前記ビット線を通じて所定のタイミングで順次供給さ
れ、前記センスアンプそれぞれの保持するデータに応じ
て前記メモリセルへの書き込み電位の伝達が決まり、前
記メモリセルにデータが書き込まれることを特徴とす
る。

【００４５】前記分極量Ｑ₆′は前記関数上における２
つのヒステリシス曲線のうちの一方のヒステリシス曲線
の飽和領域を含むポイントに対応し、前記分極量Ｑ₃₂は
前記関数上における２つのヒステリシス曲線を結ぶ直線
における中点を隔てて前記一方のヒステリシス曲線側の
直線上のポイントに対応し、かつ、前記分極量Ｑ₅ とＱ
₄ 互いの差は前記２つのヒステリシス曲線のうちの他方
のヒステリシス曲線上で実質的に最大になるポイントに
対応することを特徴とする。

【００４６】読み出し後の再書き込み動作の前に、前記
伝送制御トランジスタを全てオフしてから、前記分離制
御用トランジスタを全てオン状態とし、前記ビット線を
基準電位にプリチャージすることを特徴とする （１０） 前記（ｎ−１）対の各部分ビット線の電位を
それぞれ異なる参照電位または参照電荷と比較する（ｎ
−１）個のセンスアンプそれぞれについて、前記ビット
線対と（ｎ−１）対の各部分ビット線との間に導通路が
設けられる分離制御用トランジスタと、各データ保持ノ
ードと各部分ビット線との間に導通路が設けられ両者を
選択的に電気的接続または分離する伝送制御トランジス
タと、前記データ保持ノードと前記分離制御用トランジ
スタのゲートとの間に導通路が設けられるゲート制御用
トランジスタとを具備したことを特徴とする。

【００４７】（１１） 読み出し後の再書き込み動作の
前に、前記伝送制御トランジスタを全てオフしてから、
前記分離制御用トランジスタを全てオン状態とし、前記
ビット線を基準電位にプリチャージすることを特徴とす
る。

【００４８】（１２） 前記７値のデータ（各分極量Ｑ
₀ ，Ｑ₁ ，Ｑ₃ ，Ｑ₄ ，Ｑ₆ ，Ｑ₅，Ｑ₂ ）を蓄積し、
６個の前記センスアンプを有する構成に関し、読み出し
後の再書き込み動作において、前記ゲート制御用トラン
ジスタは、前記メモリセルへの書き込み電位（ＶＳＮ−
ＶＰＬ換算でＶ₀ →Ｖ₁ →Ｖ₃ →Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ
₁ ）の供給に各々同期して、所定の前記センスアンプの
データ保持ノードのいずれか片方の電位を前記分離制御
用トランジスタのゲートに伝達するように選択される制
御を含み、前記分離制御用トランジスタがオフしたタイ
ミングで、それまで供給されていた前記書き込み電位が
前記メモリセルへの再書き込み電位として前記メモリセ
ルに反映されることを特徴とする。

【００４９】（１３） 前記書き込み電位（ＶＳＮ−Ｖ
ＰＬ換算でＶ₁ →Ｖ₃ →Ｖ₄ →Ｖ₆→Ｖ₄ →Ｖ₁ ）それ
ぞれが時系列的に供給される第１から第６の各期間にお
いて、第１期間は分極量Ｑ₀ のデータを有していたメモ
リセルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₁ に
なる電位）の供給が遮断され、第２期間は分極量Ｑ₀ ま
たはＱ₁ のデータを有していたメモリセルに対して書き
込み電位（ＶＳＮ−ＶＰＬがＶ₃ になる電位）の供給が
遮断され、第３期間は分極量Ｑ₀ ，Ｑ₁ ，Ｑ₂ ，Ｑ₃ の
うちいずれかのデータを有していたメモリセルに対して
書き込み電位（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供
給が遮断され、第４期間は分極量Ｑ₀ ，Ｑ₁ ，Ｑ₂ ，Ｑ
₃ ，Ｑ₄ のうちいずれかのデータを有していたメモリセ
ルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₆ になる
電位）の供給が遮断され、第５期間は分極量Ｑ₀ ，
Ｑ₁ ，Ｑ₂ ，Ｑ₃ ，Ｑ₄ ，Ｑ₆ のうちいずれかのデータ
を有していたメモリセルに対して書き込み電位（ＶＳＮ
−ＶＰＬがＶ₄ になる電位）の供給が遮断され、第６期
間は分極量Ｑ₀ ，Ｑ₁ ，Ｑ₃ ，Ｑ₄ ，Ｑ₅ ，Ｑ₆ のうち
いずれかのデータを有していたメモリセルに対して書き
込み電位（ＶＳＮ−ＶＰＬがＶ₁ になる電位）の供給が
遮断され、この第６期間内で前記メモリセルのスイッチ
素子を非活性化することを特徴とする。

【００５０】（１４） 前記８値のデータ（各分極量Ｑ
₀ ，Ｑ₁ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄ ，Ｑ₆，Ｑ₅ ，Ｑ₂ ）を蓄
積し、７個の前記センスアンプを有する構成に関し、読
み出し後の再書き込み動作において、前記ゲート制御用
トランジスタは、前記メモリセルへの書き込み電位（Ｖ
ＳＮ−ＶＰＬ換算でＶ₀ →Ｖ₁ →Ｖ₃₁→Ｖ₃₂→Ｖ₄ →Ｖ
₆ →Ｖ₄ →Ｖ₁ となる電位）の供給に各々同期して、所
定の前記センスアンプのデータ保持ノードのいずれか片
方の電位を前記分離制御用トランジスタのゲートに伝達
するように選択される制御を含み、前記分離制御用トラ
ンジスタがオフしたタイミングでそれまで供給されてい
た前記書き込み電位が、前記メモリセルへの再書き込み
電位として前記メモリセルに反映されることを特徴とす
る。

【００５１】（１５） 前記書き込み電位（ＶＳＮ−Ｖ
ＰＬ換算でＶ₁ →Ｖ₃₁→Ｖ₃₂→Ｖ₄→Ｖ₆ →Ｖ₄ →
Ｖ₁ ）それぞれが時系列的に供給される第１から第７の
各期間において、第１期間は分極量Ｑ₀ のデータを有し
ていたメモリセルに対して書き込み電位（ＶＳＮ−ＶＰ
ＬがＶ₁ になる電位）の供給が遮断され、第２期間は分
極量Ｑ₀ またはＱ₁ のデータを有していたメモリセルに
対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₃₁になる電
位）の供給が遮断され、第３期間は分極量Ｑ₀ ，Ｑ₁ ，
Ｑ₂ ，Ｑ₃₁のうちいずれかのデータを有していたメモリ
セルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₃₂にな
る電位）の供給が遮断され、第４期間は分極量Ｑ₀ ，Ｑ
₁ ，Ｑ₂ ，Ｑ₃₁，Ｑ₃₂のうちいずれかのデータを有して
いたメモリセルに対して書き込み電位（ＶＳＮ−ＶＰＬ
がＶ₄ になる電位）の供給が遮断され、第５期間は分極
量Ｑ₀ ，Ｑ₁ ，Ｑ₂ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄ のうちいずれか
のデータを有していたメモリセルに対して書き込み電位
（ＶＳＮ−ＶＰＬがＶ₆ になる電位）の供給が遮断さ
れ、第６期間は分極量Ｑ₀ ，Ｑ₁ ，Ｑ₂ ，Ｑ₃₁，Ｑ₃₂，
Ｑ₄ ，Ｑ₆ のうちいずれかのデータを有していたメモリ
セルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₄にな
る電位）の供給が遮断され、第７期間は分極量Ｑ₀ ，Ｑ
₁ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄ ，Ｑ₅ ，Ｑ₆ のうちいずれかのデ
ータを有していたメモリセルに対して書き込み電位（Ｖ
ＳＮ−ＶＰＬがＶ₁になる電位）の供給が遮断され、こ
の第７期間内で前記メモリセルのスイッチ素子を非活性
化することを特徴とする。

【００５２】（１６） 前記６値のデータ（各分極量Ｑ
₀ ，Ｑ₁ ，Ｑ₄ ，Ｑ₆ ，Ｑ₅ ，Ｑ₂）を蓄積し、５個の
前記センスアンプを有する構成に関し、読み出し後の再
書き込み動作において、前記ゲート制御用トランジスタ
は、前記メモリセルへの書き込み電位（ＶＳＮ−ＶＰＬ
換算でＶ₀ →Ｖ₁ →Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ₁ ）の供給に
各々同期して、所定の前記センスアンプのデータ保持ノ
ードのいずれか片方の電位を前記分離制御用トランジス
タのゲートに伝達するように選択される制御を含み、前
記分離制御用トランジスタがオフしたタイミングで、そ
れまで供給されていた前記書き込み電位が前記メモリセ
ルへの再書き込み電位として前記メモリセルに反映され
ることを特徴とする。

【００５３】（１７） 前記書き込み電位（ＶＳＮ−Ｖ
ＰＬ換算でＶ₁ →Ｖ₄ →Ｖ₆ →Ｖ₄→Ｖ₁ ）それぞれが
時系列的に供給される第１から第５の各期間において、
第１期間は分極量Ｑ₀ のデータを有していたメモリセル
に対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₁ になる電
位）の供給が遮断され、第２期間は分極量Ｑ₀ またはＱ
₁ のデータを有していたメモリセルに対して書き込み電
位（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供給が遮断さ
れ、第３期間は分極量Ｑ₀ ，Ｑ₁ ，Ｑ₂ ，Ｑ₄ のうちい
ずれかのデータを有していたメモリセルに対して書き込
み電位（ＶＳＮ−ＶＰＬがＶ₆ になる電位）の供給が遮
断され、第４期間は分極量Ｑ₀ ，Ｑ₁ ，Ｑ₂ ，Ｑ₄ ，Ｑ
₆ のうちいずれかのデータを有していたメモリセルに対
して書き込み電位（ＶＳＮ−ＶＰＬがＶ₄ になる電位）
の供給が遮断され、第５期間は分極量Ｑ₀ ，Ｑ₁ ，
Ｑ₄ ，Ｑ₅ ，Ｑ₆ のうちいずれかのデータを有していた
メモリセルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ
₁ になる電位）の供給が遮断され、この第５期間内で前
記メモリセルのスイッチ素子を非活性化することを特徴
とする。

【００５４】（１８） 前記５値のデータ（各分極量Ｑ
₁ ，Ｑ₃ ，Ｑ₄ ，Ｑ₆ ，Ｑ₅ ，Ｑ₂）を蓄積し、４個の
前記センスアンプを有する構成に関し、読み出し後の再
書き込み動作において、前記ゲート制御用トランジスタ
は、前記メモリセルへの前記書き込み電位（ＶＳＮ−Ｖ
ＰＬ換算でＶ₁ →Ｖ₃ →Ｖ₄ →Ｖ₆ を経てのＶ₄ →
Ｖ₁ ）の供給に各々同期して、所定の前記センスアンプ
のデータ保持ノードのいずれか片方の電位を前記分離制
御用トランジスタのゲートに伝達するように選択される
制御を含み、前記分離制御用トランジスタがオフしたタ
イミングで、それまで供給されていた前記書き込み電位
が前記メモリセルへの再書き込み電位として前記メモリ
セルに反映されることを特徴とする。

【００５５】（１９） 前記書き込み電位（ＶＳＮ−Ｖ
ＰＬ換算でＶ₁ →Ｖ₃ →Ｖ₄ →Ｖ₆を経てのＶ₄ →
Ｖ₁ ）それぞれが時系列的に供給される第１から第５の
各期間において、第１期間は各分極量いずれのデータを
有していたメモリセルに対しても書き込み電位（ＶＳＮ
−ＶＰＬがＶ₁ になる電位）が供給され、第２期間は分
極量Ｑ₁ のデータを有していたメモリセルに対して書き
込み電位（ＶＳＮ−ＶＰＬがＶ₃ になる電位）の供給が
遮断され、第３期間は分極量Ｑ₁ ，Ｑ₂ ，Ｑ₃ のうちい
ずれかのデータを有していたメモリセルに対して書き込
み電位（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供給が遮
断され、第４期間は分極量Ｑ₁ ，Ｑ₂ ，Ｑ₃ ，Ｑ₄ のう
ちいずれかのデータを有していたメモリセルに対して書
き込み電位（ＶＳＮ−ＶＰＬがＶ₆ を経てＶ₄ になる電
位）の供給が遮断され、第５期間は分極量Ｑ₁ ，Ｑ₃ ，
Ｑ₄ ，Ｑ₅ のうちいずれかのデータを有していたメモリ
セルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₁ にな
る電位）の供給が遮断され、この第５期間内で前記メモ
リセルのスイッチ素子を非活性化することを特徴とす
る。

【００５６】（２０） 前記６値のデータ（各分極量Ｑ
₁ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄ ，Ｑ₅ ，Ｑ₂）を蓄積し、５個の
前記センスアンプを有する構成に関し、読み出し後の再
書き込み動作において、前記ゲート制御用トランジスタ
は、前記メモリセルへの書き込み電位（ＶＳＮ−ＶＰＬ
換算でＶ₁ →Ｖ₃₁→Ｖ₃₂→Ｖ₄ →Ｖ₆ を経てのＶ₄ →Ｖ
₁ ）の供給に各々同期して、所定の前記センスアンプの
データ保持ノードのいずれか片方の電位を前記分離制御
用トランジスタのゲートに伝達するように選択される制
御を含み、前記分離制御用トランジスタがオフしたタイ
ミングで、それまで供給されていた前記書き込み電位が
前記メモリセルへの再書き込み電位として前記メモリセ
ルに反映されることを特徴とする。

【００５７】（２１） 前記書き込み電位（ＶＳＮ−Ｖ
ＰＬ換算でＶ₁ →Ｖ₃₁→Ｖ₃₂→Ｖ₄→Ｖ₆ を経てのＶ₄
→Ｖ₁ ）それぞれが時系列的に供給される第１から第６
の各期間において、第１期間は各分極量いずれのデータ
を有していたメモリセルに対しても書き込み電位（ＶＳ
Ｎ−ＶＰＬがＶ₁ になる電位）が供給され、第２期間は
分極量Ｑ₁ のデータを有していたメモリセルに対して書
き込み電位（ＶＳＮ−ＶＰＬがＶ₃₁になる電位）の供給
が遮断され、第３期間は分極量Ｑ₁ ，Ｑ₂ ，Ｑ₃₁のうち
いずれかのデータを有していたメモリセルに対して書き
込み電位（ＶＳＮ−ＶＰＬがＶ₃₂になる電位）の供給が
遮断され、第４期間は分極量Ｑ₁ ，Ｑ₂ ，Ｑ₃₁，Ｑ₃₂の
うちいずれかのデータを有していたメモリセルに対して
書き込み電位（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供
給が遮断され、第５期間は分極量Ｑ₁ ，Ｑ₂ ，Ｑ₃₁，Ｑ
₃₂，Ｑ₄ のうちいずれかのデータを有していたメモリセ
ルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₆ を経て
Ｖ₄ になる電位）の供給が遮断され、第６期間は分極量
Ｑ₁ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄ ，Ｑ₅ のうちいずれかのデータ
を有していたメモリセルに対して書き込み電位（ＶＳＮ
−ＶＰＬがＶ₁ になる電位）の供給が遮断され、この第
６期間内で前記メモリセルのスイッチ素子を非活性化す
ることを特徴とする。

【００５８】（２２） 前記４値のデータ（各分極量Ｑ
₁ ，Ｑ₄ ，Ｑ₅ ，Ｑ₂ ）を蓄積し、３個の前記センスア
ンプを有する構成に関し、読み出し後の再書き込み動作
において、前記ゲート制御用トランジスタは、前記メモ
リセルへの書き込み電位（ＶＳＮ−ＶＰＬ換算でＶ₁ →
Ｖ₄ →Ｖ₆ を経てのＶ₄ →Ｖ₁ ）の供給に各々同期し
て、所定の前記センスアンプのデータ保持ノードのいず
れか片方の電位を前記分離制御用トランジスタのゲート
に伝達するように選択される制御を含み、前記分離制御
用トランジスタがオフしたタイミングで、それまで供給
されていた前記書き込み電位が前記メモリセルへの再書
き込み電位として前記メモリセルに反映されることを特
徴とする。

【００５９】（２３） 前記書き込み電位（ＶＳＮ−Ｖ
ＰＬ換算でＶ₁ →Ｖ₄ →Ｖ₆ を経てのＶ₄ →Ｖ₁ ）それ
ぞれが時系列的に供給される第１から第４の各期間にお
いて、第１期間は各分極量いずれのデータを有していた
メモリセルに対しても書き込み電位（ＶＳＮ−ＶＰＬが
Ｖ₁ になる電位）が供給され、第２期間は分極量Ｑ₁ の
データを有していたメモリセルに対して書き込み電位
（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供給が遮断さ
れ、第３期間は分極量Ｑ₁ ，Ｑ₂ ，Ｑ₄ のうちいずれか
のデータを有していたメモリセルに対して書き込み電位
（ＶＳＮ−ＶＰＬがＶ₆ を経てＶ₄ になる電位）の供給
が遮断され、第４期間は分極量Ｑ₁ ，Ｑ₄ ，Ｑ₅ のうち
いずれかのデータを有していたメモリセルに対して書き
込み電位（ＶＳＮ−ＶＰＬがＶ₁ になる電位）の供給が
遮断され、この第４期間内で前記メモリセルのスイッチ
素子を非活性化することを特徴とする。

【００６０】（２４） 前記４値のデータ（各分極量Ｑ
₃ （実質ゼロ），Ｑ₄ ，Ｑ₆′，Ｑ₅ ）を蓄積し、３個の
前記センスアンプを有する構成に関し、読み出し後の再
書き込み動作において、前記ゲート制御用トランジスタ
は、前記メモリセルへの書き込み電位（ＶＳＮ−ＶＰＬ
換算で０→Ｖ₄ →Ｖ₆′→Ｖ₄ ）の供給に各々同期し
て、所定の前記センスアンプのデータ保持ノードのいず
れか片方の電位を前記分離制御用トランジスタのゲート
に伝達するように選択される制御を含み、前記分離制御
用トランジスタがオフしたタイミングで、それまで供給
されていた前記書き込み電位が前記メモリセルへの再書
き込み電位として前記メモリセルに反映されることを特
徴とする。

【００６１】（２５） 前記書き込み電位（ＶＳＮ−Ｖ
ＰＬ換算でＶ₄ →Ｖ₆′→Ｖ₄ ）それぞれが時系列的に
供給される第１から第３の各期間において、第１期間は
分極量Ｑ₃ （実質分極量ゼロ）のデータを有していたメ
モリセルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₄
になる電位）の供給が遮断され、第２期間は分極量Ｑ₃
またはＱ₄ のデータを有していたメモリセルに対して書
き込み電位（ＶＳＮ−ＶＰＬがＶ₆′になる電位）の供
給が遮断され、第３期間は分極量Ｑ₃ ，Ｑ₄ ，Ｑ₆′の
うちいずれかのデータを有していたメモリセルに対して
書き込み電位（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供
給が遮断され、この第３期間内で前記メモリセルのスイ
ッチ素子を非活性化することを特徴とする。

【００６２】（２６） 前記５値のデータ（各分極量Ｑ
₃ (実質ゼロ)，Ｑ₃₂，Ｑ₄ ，Ｑ₆′，Ｑ₅ ）を蓄積し、
４個の前記センスアンプを有する構成に関し、読み出し
後の再書き込み動作において、前記ゲート制御用トラン
ジスタは、前記メモリセルへの書き込み電位（ＶＳＮ−
ＶＰＬ換算で０→Ｖ₃₂→Ｖ₄ →Ｖ₆′→Ｖ₄ ）のビット
線への順次の供給に各々同期して、所定の前記センスア
ンプのデータ保持ノードのいずれか片方の電位を前記分
離制御用トランジスタのゲートに伝達するように選択さ
れる制御を含み、前記分離制御用トランジスタがオフし
たタイミングで、それまで供給されていた前記書き込み
電位が前記メモリセルへの再書き込み電位として前記メ
モリセルに反映されることを特徴とする。

【００６３】（２７） 前記書き込み電位（ＶＳＮ−Ｖ
ＰＬ換算でＶ₃₂→Ｖ₄ →Ｖ₆′→Ｖ₄ ）それぞれが時系列
的に供給される第１から第４の各期間において、第１期
間は分極量Ｑ₃ （実質分極量ゼロ）のデータを有してい
たメモリセルに対して書き込み電位（ＶＳＮ−ＶＰＬが
Ｖ₃₂になる電位）の供給が遮断され、第２期間は分極量
Ｑ₃ またはＱ₃₂のデータを有していたメモリセルに対し
て書き込み電位（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の
供給が遮断され、第３期間は分極量Ｑ₃ ，Ｑ₃₂ ，Ｑ₄
のうちいずれかのデータを有していたメモリセルに対し
て書き込み電位（ＶＳＮ−ＶＰＬがＶ₆′になる電位）
の供給が遮断され、第４期間は分極量Ｑ₃ ，Ｑ₃₂ ，Ｑ
₄ ，Ｑ₆′のうちいずれかのデータを有していたメモリ
セルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₄ にな
る電位）の供給が遮断され、この第４期間内で前記メモ
リセルのスイッチ素子を非活性化することを特徴とす
る。

【００６４】（２８） 前記４値のデータ（各分極量Ｑ
₃₂，Ｑ₄ ，Ｑ₆′，Ｑ₅ ）を蓄積し、３個の前記センス
アンプを有する構成に関し、読み出し後の再書き込み動
作において、前記ゲート制御用トランジスタは、前記メ
モリセルへの書き込み電位（ＶＳＮ−ＶＰＬ換算でＶ₃₂
→Ｖ₄ →Ｖ₆′→Ｖ₄ ）の供給に各々同期して、所定の
前記センスアンプのデータ保持ノードのいずれか片方の
電位を前記分離制御用トランジスタのゲートに伝達する
ように選択される制御を含み、前記分離制御用トランジ
スタがオフしたタイミングで、それまで供給されていた
前記書き込み電位が前記メモリセルへの再書き込み電位
として前記メモリセルに反映されることを特徴とする。

【００６５】（２９） 前記書き込み電位（ＶＳＮ−Ｖ
ＰＬ換算でＶ₃₂→Ｖ₄ →Ｖ₆′→Ｖ₄ ）それぞれが時系列
的に供給される第１から第４の各期間において、第１期
間は各分極量いずれのデータを有していたメモリセルに
対しても書き込み電位（ＶＳＮ−ＶＰＬがＶ₃₂になる電
位）が供給され、第２期間は分極量Ｑ₃₂のデータを有し
ていたメモリセルに対して書き込み電位（ＶＳＮ−ＶＰ
ＬがＶ₄ になる電位）の供給が遮断され、第３期間は分
極量Ｑ₃₂ ，Ｑ₄ のうちいずれかのデータを有していた
メモリセルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ
₆′になる電位）の供給が遮断され、第４期間は分極量
Ｑ₃₂，Ｑ₄ ，Ｑ₆′のうちいずれかのデータを有してい
たメモリセルに対して書き込み電位（ＶＳＮ−ＶＰＬが
Ｖ₄ になる電位）の供給が遮断され、この第４期間内で
前記メモリセルのスイッチ素子を非活性化することを特
徴とする。

【００６６】

【発明の実施の形態】図１（ａ），（ｂ）は、本発明の
基本的な実施形態に係る多値反強誘電体メモリの、
（ａ）は１つのメモリセルの構成を示す等価回路図、
（ｂ）は（ａ）の反強誘電体キャパシタの電極間電位差
と分極量の関係を表すヒステリシス曲線であり、反強誘
電体膜をメモリセルに用いて多値情報をどのように蓄積
するかを示している。

【００６７】本発明の第１の実施形態では、７値情報記
憶方式の反強誘電体キャパシタを用いたダイナミックＲ
ＡＭを説明する。

【００６８】図１（ａ）に示すように、メモリセルの構
成は通常のＤＲＡＭセルのキャパシタ絶縁膜を反強誘電
体膜に置き換えたものである。反強誘電体特性を示す物
質としては例えばＰｂＺｒＯ₃ がある。また、ＰｂＨｆ
Ｏ₃ やＮａＮｂＯ₃ 、その他ＰｂＺｒＯ₃ −ＰｂＴｉＯ
₃ 系の物質が知られている。例えばこのような物質を含
んで反強誘電体膜のキャパシタ絶縁膜を構成する。すな
わち、一つの反強誘電体キャパシタＡＦＣに一つの選択
トランジスタＴｒを付加した構成を１つのメモリセルと
するものである。

【００６９】選択トランジスタＴｒは、例えばＮチャネ
ルのＭＯＳ ＦＥＴであり、そのゲートはワード線ＷＬ
に接続され、ドレインはビット線電位ＶBLが供給される
ビット線ＢＬに接続され、ソースは反強誘電体キャパシ
タＡＦＣの一方の電極（ストレージノード）に接続され
る。反強誘電体キャパシタＡＦＣの他方の電極（プレー
ト）はプレート電位ＶＰＬが供給されるプレート線ＰＬ
に接続される。

【００７０】次に、図１（ｂ）の反強誘電体のヒステリ
シス曲線を参照する（参考文献例としては、J.Phys.So
c.Jpn.7(1952)336E.Sawaguchi and T.Kittaka, Phys.Re
v.B[3]1(1970)3777G.A.Samara がある）。図２には比較
のため強誘電体のヒステリシス曲線を示す。図２に示す
ように強誘電体メモリは、プレートとストレージノード
間の電位（ＶＳＮ−ＶＰＬ）が０Ｖとなっても分極が残
り（図のａ点及びｂ点の残留分極量）、不揮発性を示
す。

【００７１】これに対し、反強誘電体メモリは、図１
（ｂ）に示されるように、プレートとストレージノード
間の電位（ＶＳＮ−ＶＰＬ）が０Ｖとなると、分極量は
０となり、不揮発性は示さない。さらに、上記プレート
とストレージノード間の電位が正の部分と負の部分でそ
れぞれ１つずつの履歴曲線を持つことが特徴である。

【００７２】すなわち、図１（ｂ）のＶ₁ ，Ｖ₄ の２つ
の電位の部分は、１つの電位に対し２つの分極量が対応
する。本発明はこのことを利用して多値メモリを構成し
ようとするものである。

【００７３】図１（ｂ）において、例えば分極量Ｑ₀ と
Ｑ₆ は、２つのヒステリシス曲線の飽和領域を含むポイ
ントに対応し、分極量Ｑ₃ は２つのヒステリシス曲線を
結ぶ直線上のポイントに対応する（ここでの分極量は実
質的にゼロ）。さらに、分極量Ｑ₂ とＱ₁ 互いの差は２
つのヒステリシス曲線のうちの一方のヒステリシス曲線
上で実質的に最大になるポイントに、分極量Ｑ₅ とＱ₄
互いの差は２つのヒステリシス曲線のうちの他方のヒス
テリシス曲線上で実質的に最大になるポイントに対応す
ることが望ましい。

【００７４】以下に反強誘電体メモリセルに対する多値
データの書き込み方法を示す。図３から図９は、それぞ
れ図１のメモリセルに多値データを書き込む際に、ビッ
ト線を通じて加えられるキャパシタのストレージノード
の電位変化を時刻ｔ0〜ｔ16に従って示す特性図であ
る。ＶＣＣを電源電圧として、初期状態においてプレー
ト電位はＶＣＣ／２、ストレージノードの電位は０Ｖ、
ワード線昇圧電位はＶＰＰ（＞ＶＣＣ＋Ｖth）になって
いるとする（Ｖthは選択トランジスタＴｒのしきい値電
圧）。蓄積するべき多値データ（信号電荷）には図１
（ｂ）の履歴曲線上の分極量（Ｑ₀ 〜Ｑ₆ ）が対応す
る。

【００７５】（１）蓄積させるのがＱ₀ の場合：図３に
示すように、（ｔ0 →ｔ16，Ｖ₀ （ＶBL＝０））という
ように、時刻ｔ0 からｔ16までＶ₀ に固定しておく。履
歴曲線（図１（ｂ）のヒステリシス曲線）ではＱ₀ のポ
イントに固定されたままである。

【００７６】（２）蓄積させるのがＱ₁ の場合：図４に
示すように、（ｔ0 →ｔ1 ，Ｖ₀ （ＶBL＝０））、（ｔ
2 →ｔ16，Ｖ₁）とし、ｔ2 以降Ｖ₁ にしたまま固定し
ておく。履歴曲線ではＱ₀ から出発してＱ₁ に留まった
ままの状態である。

【００７７】（３）蓄積させるのがＱ₃ の場合：図５に
示すように、（ｔ0 →ｔ1 ，Ｖ₀ （ＶBL＝０））、（ｔ
2 →ｔ3 ，Ｖ₁）、（ｔ4 →ｔ16，Ｖ₃ （ＶBL＝ＶＣＣ
／２））と変化させ、ｔ4 以降Ｖ₃ （ＶBL＝ＶＣＣ／
２）のまま固定しておく。プレートとストレージノード
間の電位（ＶＳＮ−ＶＰＬ）は実質ゼロの電位関係にあ
る。履歴曲線ではＱ₀ から出発し、Ｑ₁ を経てＱ₃ （実
質分極量ゼロ）に留まった状態である。

【００７８】（４）蓄積させるのがＱ₄ の場合：図６に
示すように、（ｔ0 →ｔ1 ，Ｖ₀ （ＶBL＝０））、（ｔ
2 →ｔ3 ，Ｖ₁）、（ｔ4 →ｔ5 ，Ｖ₃ （ＶBL＝ＶＣＣ
／２））、（ｔ6 →ｔ16，Ｖ₄ ）と変化させ、ｔ6 以降
Ｖ₄ のまま固定する。履歴曲線ではＱ₀ から出発し、Ｑ
₁ ，Ｑ₃を経てＱ₄ に留まった状態である。

【００７９】（５）蓄積させるのがＱ₆ の場合：図７に
示すように、（ｔ0 →ｔ1 ，Ｖ₀ （ＶBL＝０））、（ｔ
2 →ｔ3 ，Ｖ₁）、（ｔ4 →ｔ5 ，Ｖ₃ （ＶBL＝ＶＣＣ
／２））、（ｔ6 →ｔ7 ，Ｖ₄ ）、（ｔ8 →ｔ16，Ｖ₆
（ＶBL＝ＶＣＣ））と変化させ、ｔ8 以降Ｖ₆ （ＶBL＝
ＶＣＣ）のまま固定しておく。履歴曲線ではＱ₀ から出
発し、Ｑ₁ ，Ｑ₃ ，Ｑ₄ を経てＱ ₆ に留まった状態であ
る。

【００８０】（６）蓄積させるのがＱ₅ の場合：図８に
示すように、（ｔ0 →ｔ1 ，Ｖ₀ （ＶBL＝０））、（ｔ
2 →ｔ3 ，Ｖ₁）、（ｔ4 →ｔ5 ，Ｖ₃ （ＶBL＝ＶＣＣ
／２））、（ｔ6 →ｔ7 ，Ｖ₄ ）、（ｔ8 →ｔ9 ，Ｖ₆
（ＶBL＝ＶＣＣ））と変化させ、続いて（ｔ10→ｔ16，
Ｖ₄ ）というようにＶ₄ まで下降させてそのまま固定し
ておく。プレートとストレージノード間の電位（ＶＳＮ
−ＶＰＬ）は上記（４）と同じ電位関係にある。履歴曲
線ではＱ₀ から出発し、Ｑ₁ ，Ｑ₃ ，Ｑ₄ ，Ｑ₆ を経て
Ｑ₅ に留まった状態である。

【００８１】（７）蓄積させるのがＱ₂ の場合：図９に
示すように、（ｔ0 →ｔ1 ，Ｖ₀ （ＶBL＝０））、（ｔ
2 →ｔ3 ，Ｖ₁）、（ｔ4 →ｔ5 ，Ｖ₃ （ＶBL＝ＶＣＣ
／２））、（ｔ6 →ｔ7 ，Ｖ₄ ）、（ｔ8 →ｔ9 ，Ｖ₆
（ＶBL＝ＶＣＣ））と変化させ、（ｔ10→ｔ11，
Ｖ₄ ）、（ｔ12→ｔ13，Ｖ₃ （ＶBL＝ＶＣＣ／２））、
（ｔ14→ｔ16，Ｖ₁ ）というように、Ｖ ₁ まで降下さ
せ、そのまま固定する。プレートとストレージノード間
の電位（ＶＳＮ−ＶＰＬ）は上記（２）と同じ電位関係
にある。履歴曲線ではＱ₀ から出発し、Ｑ₁ ，Ｑ₃ ，Ｑ
₄ ，Ｑ₆ ，Ｑ₅ を経てＱ₂ に留まった状態である。

【００８２】上記各（１）〜（７）において、プレート
電位はＶＣＣ／２に保持したままワード線をｔ15→ｔ16
のタイミングで非活性レベルにするとすれば、各メモリ
セルにはそれぞれＱ₀ ，Ｑ₁ ，Ｑ₃ ，Ｑ₄ ，Ｑ₆ ，
Ｑ₅ ，Ｑ₂ の分極電荷量が蓄積可能となる。

【００８３】ここで特徴的なことは、上記（２）と
（７）の場合、及び（４）と（６）の場合においては、
ビット線には等しい電位Ｖ₁ 及びＶ₄ が与えられている
にもかかわらず、分極量は履歴現象のためにＱ₁ と
Ｑ₂ 、Ｑ₄ とＱ₅ というように異なっているという点で
ある。ビット線電位を上昇→下降させることによって履
歴曲線上の位置を変え、１つのＶＳＮ−ＶＰＬの電位に
対して２値の分極量、すなわち２値の情報を対応させる
ことができるのである。

【００８４】次に、多値データの読み出し、再書き込み
及び外部からの書き込みをするための具体的な構成につ
いて説明する。

【００８５】図１０は、本発明の第１実施形態に係る、
図１（ａ）のメモリセル構造を有して構成される多値反
強誘電体メモリの概略構成を示す回路図である。多値デ
ータを蓄積するメモリセルアレイ部１０１は、反強誘電
体キャパシタＡＦＣに選択トランジスタＴｒを付加した
構成のメモリセルがマトリクス状に配置されている。

【００８６】イコライズ回路部１０２は、メモリセルア
レイ部の相補なビット線対ＢＬ，ＢＢＬの電位をイコラ
イズ（均等化）する。イコライズ回路部１０２は、イコ
ライズ制御線ＥＱＬの信号でゲート制御されるＮチャネ
ルＭＯＳトランジスタ２１，２２，２３を含む。トラン
ジスタ２１は、その電流通路がビット線対間に接続され
ている。トランジスタ２２，２３はビット線対間に直列
に接続され、直列接続点のソースからＶＳＳ（０Ｖ）が
供給される。

【００８７】電荷転送部１０３は、ビット線対とセンス
アンプの間の伝達経路に電荷転送デバイスとしてＮチャ
ネルＭＯＳトランジスタ２５，２６が挿入される。この
トランジスタ２５，２６はＶφｔ電位でゲート制御さ
れ、メモリセルからビット線対に出力されるデータを残
らずセンスアンプ回路部１０４にすくい上げる。

【００８８】センスアンプ回路部１０４において、ビッ
ト線ＢＬ，ＢＢＬはそれぞれ６個の部分ビット線に分割
される。分割されたＢＬ，ＢＢＬは全て等しい容量を持
っている。また、ビット線ＢＬ，ＢＢＬをプリチャージ
しておくためのプリチャージトランジスタ、ここではプ
リチャージ信号Ｖｐｒで制御されるＮチャネルＭＯＳト
ランジスタ１８，１９を備えている。また、電位供給回
路１０５は、多値データをビット線に供給するために配
備される。

【００８９】図１１は、センスアンプ回路部１０４中の
１個のセンスアンプブロックＳ／Ａk （k=0 〜5 のいず
れか）の構成を示す回路図である。すなわちこの例で
は、１個のメモリセルに対し、７値（ｎ＝７）のデータ
が扱われるので、センスアンプは６個（ｎ−１個）設け
られる。センスアンプ自体はＣＭＯＳ型ラッチセンス回
路である。ビット線ＢＬ、ＢＢＬは、６個の部分ビット
線に分割されるビット線として考えた場合、ＢＬk ，Ｂ
ＢＬk と表記できる。

【００９０】制御信号ＳＡＰがソースに供給されるＰチ
ャネルＭＯＳトランジスタ１，２のドレインがそれぞれ
伝送制御トランジスタとしてのＮチャネルＭＯＳトラン
ジスタ５，６を介してビット線ＢＬk ，ＢＢＬk に接続
されている。トランジスタ１のゲートはトランジスタ６
を介してビット線ＢＢＬk に、トランジスタ２のゲート
はトランジスタ５を介してビット線ＢＬk に接続され
る。

【００９１】また、制御信号／ＳＡＮ（先頭の／は図で
は上にバーを付す）がソースに供給されるＮチャネルＭ
ＯＳトランジスタ３，４のドレインがそれぞれ上記ＭＯ
Ｓトランジスタ５，６を介してビット線ＢＬk ，ＢＢＬ
k に接続されている。トランジスタ３のゲートはトラン
ジスタ６を介してビット線ＢＢＬk に、トランジスタ４
のゲートはトランジスタ５を介してビット線ＢＬk に接
続される。

【００９２】上記トランジスタ５，６は、信号ＶＲでゲ
ート制御され、センスアンプの各ラッチノードＮ２，Ｎ
３とビット線対との選択的な電気的接続／分離を行う。
例えば信号ＶＲは、ＮチャネルＭＯＳトランジスタ５，
６の伝送する電位がしきい値落ちしない、電源電圧以上
の昇圧電位が供給される。また、センスアンプとビット
線対を選択的に導通／非導通させる分離制御用のＰチャ
ネルＭＯＳトランジスタＰＭＯＳk ，／ＰＭＯＳk （先
頭の／は図では上にバーを付す）が設けられている。

【００９３】このトランジスタＰＭＯＳk ，／ＰＭＯＳ
k の共通ゲートのノードＮ１(k) には、信号φＶでゲー
ト制御されＶＣＣ電位を伝達するＰチャネルＭＯＳトラ
ンジスタＱｐk と、信号φＶでゲート制御されＶＳＳ電
位を伝達するＮチャネルＭＯＳトランジスタＱｎk の各
々が並列して接続される。

【００９４】センスアンプのラッチノードＮ２とトラン
ジスタＰＭＯＳk ，／ＰＭＯＳk の共通ゲート（ノード
Ｎ１）との間に、信号ＶＲＷk2でゲート制御されるＮチ
ャネルＭＯＳトランジスタ７が接続されている。センス
アンプのラッチノードＮ３とノードＮ１との間に、信号
ＶＲＷk1でゲート制御されるＮチャネルＭＯＳトランジ
スタ８が接続されている。

【００９５】上記トランジスタ７，８は、トランジスタ
ＰＭＯＳk ，／ＰＭＯＳk のゲート制御用トランジスタ
として、上記電位供給回路１０５から多値データが伝達
される書き込み動作の際に、センスアンプで比較増幅し
た後に一時記憶されたビット線対ＢＬk ，ＢＢＬk のデ
ータを用いて、トランジスタＰＭＯＳk ，／ＰＭＯＳk
を制御する。トランジスタ７，８の各ゲートを相補的に
制御する信号ＶＲＷk2，ＶＲＷk1は、上記電位供給回路
１０５に同期して信号変化する。

【００９６】なお、センスアンプの制御信号ＳＡＰは、
イネーブル時はセンスアンプの高電位電源、制御信号／
ＳＡＮは、イネーブル時はセンスアンプの低電位電源
（接地電位）に設定される。また、制御信号ＳＡＰ、／
ＳＡＮは、センスアンプの非活性時には各トランジスタ
１〜４のしきい値電圧を越えないような中間電位に設定
される。

【００９７】一方、データの参照比較のためのダミーセ
ル回路部が構成されている。ダミーセル（ＤＭＣ，／Ｄ
ＭＣ）及びダミーワード線（ＤＷＬk 、／ＤＷＬk ）及
びダミーセル用参照電位供給線（ＶＤＣＡ）とその制御
線（ＤＣＰ）で構成される（記号先頭の／は図では上に
バーを付す）。

【００９８】ダミーセルＤＭＣは、ビット線ＢＢＬk と
参照電位供給線ＶＤＣＡとの間に電流通路が直列に接続
されたＮチャネルＭＯＳトランジスタ９，１０とその間
の接続点に一方電極が接続されたキャパシタ１１により
構成される。トランジスタ９のゲートはダミーワード線
ＤＷＬk に接続され、トランジスタ１０のゲートは制御
線ＤＣＰに接続される。

【００９９】ダミーセル／ＤＭＣは、ビット線ＢＬk と
参照電位供給線ＶＤＣＡとの間に電流通路が直列に接続
されたＮチャネルＭＯＳトランジスタ９Ｂ，１０Ｂとそ
の間の接続点に一方電極が接続されたキャパシタ１１Ｂ
により構成される。トランジスタ９Ｂのゲートはダミー
ワード線／ＤＷＬk に接続され、トランジスタ１０Ｂの
ゲートは制御線ＤＣＰに接続される。

【０１００】各ダミーセルのキャパシタの値は、ｎ値の
データを記憶するメモリセルのキャパシタの１／（ｎ−
１）程度に設定されている。ここでは、７値（ｎ＝７）
のデータを取り扱うので、各ダミーセルのキャパシタの
値は、メモリセルキャパシタの１／６程度である。

【０１０１】また、各ダミーセルは、メモリセルの最高
記憶電位の略（h −０．５）／（ｎ−１）倍（ただしh
は自然数で、ｎ−１≧h ）程度の電位を発生する。ここ
では、７値（ｎ＝７）のデータを取り扱うので、各セン
スアンプＳ／Ａk （k=0,1,2,3,4,5 ）におけるダミーセ
ルは、メモリセルの最高記憶電位の（０．５／６）、
（１．５／６）、（２．５／６）、（３．５／６）、
（４．５／６）、（５．５／６）のいずれかの電位を発
生する。

【０１０２】さらに、このセンスアンプブロックの中に
はイコライズ回路部が設けられている。このイコライズ
回路部は、イコライズ制御線ＥＱＬの信号でゲート制御
されるＮチャネルＭＯＳトランジスタ１２，１３，１４
を含む。トランジスタ１４は、その電流通路がビット線
対間に接続されている。トランジスタ１２，１３はビッ
ト線対間に直列に接続され、直列接続点のソースからＶ
EQL が供給される。

【０１０３】また、各センスアンプブロックに対応し
て、所望のビット線とデータのやり取りをするＤＱゲー
ト回路部が設けられている。ＤＱゲート回路部は、所望
のビット線対ＢＬk ，ＢＢＬk を選択するためのカラム
選択線ＣＳＬk と、ＣＳＬk の信号でゲート制御され、
ビット線ＢＬk とＤＱk 線の間、ビット線ＢＢＬk とＢ
ＤＱk 線の間に電流通路が接続されるＮチャネルＭＯＳ
トランジスタ１５，１６それぞれで構成される。

【０１０４】図１２は、図１０中の多値メモリ用のビッ
ト線電位（この例では５値）を発生する電位供給回路１
０５の具体的な構成を示す回路図である。電源電圧ＶＣ
Ｃと接地電位（ＶＳＳ＝０Ｖ）との間に抵抗Ｒ１，Ｒ
２，Ｒ３，Ｒ４が直列に接続されている。

【０１０５】ＶＣＣのノード、抵抗Ｒ１，Ｒ２，Ｒ３，
Ｒ４の各接続点のノード、ＶＳＳのノードそれぞれか
ら、ＰチャネルＭＯＳトランジスタ３１、ＮチャネルＭ
ＯＳトランジスタ３２，３３，３４，３５各々の電流通
路を介して、反強誘電体キャパシタのプレート電極に対
するストレージノード電極の電位差ＶＳＮ−ＶＰＬが、
Ｖ₆ 、Ｖ₄ 、Ｖ₃ 、Ｖ₁ 、Ｖ₀ となるようなそれぞれの
電位を発生する。

【０１０６】この実施形態において、ＶＰＬはＶＣＣ／
２であるから、Ｖ₀ ＝−ＶＣＣ／２、Ｖ₃ ＝０Ｖ（ＶＳ
Ｓ）、Ｖ₆ ＝ＶＣＣ／２、Ｖ₁ はＶ₀ とＶ₃ の間の所定
電位、Ｖ₄ はＶ₃ とＶ₆ の間の所定電位となる。従っ
て、メモリセルに対してＶ₀ （分極点Ｑ₀ ）を与えると
きビット線へは０Ｖ（ＶＳＳ）、Ｖ₃ （分極点Ｑ₃ ）を
与えるときビット線へはＶＣＣ／２、Ｖ₆ （分極点
Ｑ₆ ）を与えるときビット線へはＶＣＣ、Ｖ₁ （２種類
の分極点Ｑ₁ ,Ｑ₂ ）を与えるときビット線へは０Ｖと
ＶＣＣ／２の間の所定電位、Ｖ₄ (２種類の分極点Ｑ₄ ,
Ｑ₅ ）を与えるときビット線へはＶＣＣ／２とＶＣＣの
間の所定電位を伝達することになる。

【０１０７】各トランジスタ３１〜３５のゲートは、ク
ロック発生器３６からの信号Ｃ４，Ｃ３，Ｃ２，Ｃ１，
Ｃ０によりそれぞれ制御される。なお、トランジスタ３
１のゲートにはインバータ３７を介して信号Ｃ４の反転
信号が供給される。

【０１０８】これら発生される各電位は、トランスファ
ーゲート３９を介してビット線に伝達される。トランス
ファーゲート３９は信号ＷＩＮＴ（ライト・インターナ
ル）により制御される。３８はトランスファーゲート３
９のＰチャネルＭＯＳトランジスタ側に信号ＷＩＮＴの
反転信号を供給するためのインバータである。

【０１０９】図１３は、３つのＩ／Ｏ線対（Ｉ／Ｏ0 ，
ＢＩ／Ｏ0 の相補線対とＩ／Ｏ1 ，ＢＩ／Ｏ1 の相補線
対とＩ／Ｏ２，ＢＩ／Ｏ２の相補線対）に伝達されたデ
ータを、図１０の６つのセンスアンプに対応する各ＤＱ
線対（ＤＱ0 ，ＢＤＱ0 〜ＤＱ５，ＢＤＱ５の各相補線
対）へのデータに変換する変換回路を示す回路図であ
る。

【０１１０】ＤＱ0 は、Ｉ／Ｏ0 ，1 ，2 の信号を入力
するＮＯＲゲート４１の出力を反転させるインバータ４
２の出力である。ＢＤＱ0 は、ＢＩ／Ｏ0 ，1 ，2 の信
号を入力するＮＡＮＤゲート４３の出力を反転させるイ
ンバータ４４の出力である。

【０１１１】ＤＱ1 は、Ｉ／Ｏ1 ，2 の信号を入力する
ＮＯＲゲート４５の出力を反転させるインバータ４６の
出力である。ＢＤＱ1 は、ＢＩ／Ｏ0 ，2 の信号を入力
するＮＡＮＤゲート４７の出力を反転させるインバータ
４８の出力である。

【０１１２】ＤＱ2 は、Ｉ／Ｏ0 ，1 の信号を入力する
ＮＡＮＤゲート４９の出力を反転させるインバータ５０
の出力とＩ／Ｏ2 の信号とを入力するＮＯＲゲート５１
の出力をインバータ５２を介して反転させた信号であ
る。ＢＤＱ2 は、Ｉ／Ｏ0 ，1の信号を入力するＮＡＮ
Ｄゲート５３の出力とＢＩ／Ｏ2 の信号とを入力するＮ
ＡＮＤゲート５４の出力である。

【０１１３】ＤＱ3 は、Ｉ／Ｏ2 をインバータ５５，５
６の直列回路に通した出力である。ＢＤＱ３は、ＢＩ／
Ｏ2 をインバータ５７，５８の直列回路に通した出力で
ある。

【０１１４】ＤＱ4 は、ＢＩ／Ｏ0 ，1 の信号を入力す
るＮＡＮＤゲート５９の出力とＩ／Ｏ2 の信号とを入力
するＮＡＮＤゲート６０の出力をインバータ６１を介し
て反転させた信号である。ＢＤＱ4 は、ＢＩ／Ｏ0 ，Ｉ
／Ｏ2 の信号を入力するＮＡＮＤゲート６２の出力を反
転させるインバータ６３の出力とＢＩ／Ｏ2 の信号とを
入力するＮＯＲゲート６４の出力である。

【０１１５】ＤＱ5 は、Ｉ／Ｏ1 ，2 の信号を入力する
ＮＡＮＤゲート６５の出力を反転させるインバータ６６
の出力である。ＢＤＱ5 は、ＢＩ／Ｏ1 ，Ｉ／Ｏ2 の信
号を入力するＮＡＮＤゲート６７の出力を反転させるイ
ンバータ６８の出力とＢＩ／Ｏ2 の信号とを入力するＮ
ＡＮＤゲート６９の出力を、インバータ７０を介して反
転させた信号である。

【０１１６】図１４は、図１０の６つのセンスアンプに
対応する各ＤＱ線対（ＤＱ0 ，ＢＤＱ0 〜ＤＱ５，ＢＤ
Ｑ５の各相補線対）に伝達されたデータを、３つのＩ／
Ｏ線対（Ｉ／Ｏ0 ，ＢＩ／Ｏ0 〜Ｉ／Ｏ2 ，ＢＩ／Ｏ2
の各相補線対）へのデータに変換する変換回路を示す回
路図である。

【０１１７】Ｉ／Ｏ0 は、ＤＱ0 とＢＤＱ1 の信号を入
力するＡＮＤゲート７１、ＤＱ2 とＢＤＱ3 の信号を入
力するＡＮＤゲート７２、ＤＱ4 とＢＤＱ5 の信号を入
力するＡＮＤゲート７３の各出力を入力するＯＲゲート
７４の出力である。

【０１１８】ＢＩ／Ｏ0 は、ＢＤＱ0 とＢＤＱ1 の信号
を入力するＡＮＤゲート７５、ＤＱ1 とＢＤＱ2 の信号
を入力するＡＮＤゲート７６、ＤＱ3 とＢＤＱ4 の信号
を入力するＡＮＤゲート７７の各出力を入力するＯＲゲ
ート７８の出力である。

【０１１９】Ｉ／Ｏ1 は、ＤＱ1 とＢＤＱ2 の信号を入
力するＡＮＤゲート７９、ＤＱ2 とＢＤＱ3 の信号を入
力するＡＮＤゲート８０の各出力とＤＱ5 の信号を入力
するＯＲゲート８１の出力である。ＢＩ／Ｏ1 は、ＤＱ
3 とＢＤＱ4 の信号を入力するＡＮＤゲート８２、ＤＱ
4とＢＤＱ5 の信号を入力するＡＮＤゲート８３の各出
力とＢＤＱ1 の信号を入力するＯＲゲート８４の出力で
ある。Ｉ／Ｏ2 は、ＤＱ3 の信号であり、ＢＩ／Ｏ2
は、ＢＤＱ3 の信号である。

【０１２０】図１５は、図１０のメモリの読み出し／書
き込み動作に関わる各部の波形を示すタイミングチャー
トである。また、図１６，１７は、読み出された任意の
電荷（ここではＱ2 とＱ6 ）に対応したデータの再書き
込み時のビット線電位の変化を示すタイミングチャート
である。

【０１２１】なお、図１６には、再書き込み時において
センスアンプ，ビット線間の伝達経路を制御する信号Ｖ
ＲＷk1，ＶＲＷk2を示した。図１１や図１（ｂ）のヒス
テリシス特性曲線も参照して、メモリセルからの多値デ
ータの読み出し及び再書き込みについて説明する。

【０１２２】(i) まず、読み出し／書き込み動作の開
始に当たって、ＥＱＬ信号を立ち下げ、ビット線対間の
イコライズを解除する。

【０１２３】(ii) 次いで、図１０に示したプリチャー
ジトランジスタ１８，１９をオン状態として、センスア
ンプ回路部１０４のＢＬ，ＢＢＬを電源電圧ＶＣＣに、
メモリセル領域のＢＬ，ＢＢＬをＶＣＣ−Ｖth（Ｖthは
電荷転送デバイス２５，２６のしきい値電圧）にプリチ
ャージする。この時、図１１に示したトランジスタＰＭ
ＯＳk と／ＰＭＯＳk の共通ゲートのノードＮ１は、φ
Ｖ（ＶＣＣ電位）によりＱｎk がオン状態であることか
らＶＳＳ電位となっている。よって、ＰＭＯＳk （及び
／ＰＭＯＳk ）はオン状態で、全ての部分ビット線ＢＬ
k ，ＢＢＬk は接続されている。

【０１２４】(iii) 次に、ロウアドレスに対応する所定
のワード線ＷＬを立ち上げてメモリセルのデータをＢＬ
に読み出す。ここでメモリセルのキャパシタには図１に
示すように反強誘電体膜が使われ、読出し／再書き込み
動作を通じてプレート電位はＶＣＣ／２に設定されてい
る。このメモリセルのキャパシタには、同図（ｂ）のヒ
ステリシス曲線に示したように、５種類の電圧（ＶＳＮ
−ＶＰＬにおけるＶ₀，Ｖ₁ ，Ｖ₃ ，Ｖ₄ ，Ｖ₆ ）に対
して７種類の情報を、各々異なった分極量（Ｑ ₀ 〜
Ｑ₆ ）の形で対応させ、この分極量のいずれか一つが多
値データ（信号電荷）として蓄積される。

【０１２５】(iv) データがビット線ＢＬに読み出され
ると、この読み出された分極電荷量がＱ₀ 〜Ｑ₅ の時
は、電荷転送デバイス２５，２６がオンする。これによ
り、センスアンプ側のビット線からメモリセルアレイ側
のビット線に電荷が流れ、メモリセルアレイ側のビット
線ＢＬが再びＶＣＣ−Ｖthになるまで流れ続ける。ま
た、読み出された分極電荷量がＱ₆ の場合は、メモリセ
ルアレイ側のビット線電位はむしろ少し上昇するので電
荷転送デバイス２５，２６はオンしない。

【０１２６】(v) 電荷の流出が終わった後、図１１の
φＶがＶＳＳ電位となって各センスアンプＳ／Ａk 中の
トランジスタＰＭＯＳk ，／ＰＭＯＳk をオフし、セン
スアンプ回路部１０４側のビット線ＢＬ，ＢＢＬをそれ
ぞれ切り離して６個に分割する（ＢＬk ，ＢＢＬk ；k
＝０〜５）。

【０１２７】(vi) 次にダミーワード線ＤＷＬk を活性
化レベルにして参照電荷を読み出す。ここでk ＝０から
k ＝５のセンスアンプ部分においては、ＢＢＬk 側に読
み出す参照電位は全て異なっている。ワード線ＷＬが立
ち上がることによってビット線ＢＬ側に伝達された分極
電荷量をＱ_j （j=0,1,2,3,4,5 ）とすると、分割された
各ＢＬk にある電荷はＱ_j ／６となる。ここで、ＢＢＬ
k 側にはダミーセルを通じて以下の電荷を読み出す。

【０１２８】 ＢＢＬ0 ：｛（Ｑ₀ ／６）＋（Ｑ₁ ／６）｝／２ ＢＢＬ1 ：｛（Ｑ₁ ／６）＋（Ｑ₂ ／６）｝／２ ＢＢＬ3 ：｛（Ｑ₃ ／６）＋（Ｑ₄ ／６）｝／２ ＢＢＬ4 ：｛（Ｑ₄ ／６）＋（Ｑ₅ ／６）｝／２ ＢＢＬ5 ：｛（Ｑ₆ ／６）＋（Ｑ₅ ／６）｝／２ ＢＢＬ2 ：｛（Ｑ₃ ／６）＋（Ｑ₂ ／６）｝／２ (vii) 次に、ＳＡＰ，／ＳＡＮを変化させ、センスアン
プを起動することによって比較増幅を行う。これによ
り、１メモリセルに格納される７値の多値データが、６
組の２値のデータに変換されることになる。

【０１２９】分割された各センスアンプＳ／Ａk にラッ
チされたデータは、それぞれのカラム選択線ＣＳＬk を
選択することで、対応するＤＱ線対と電気的に接続され
る。後に示す［表１］は、７値の分極電荷量Ｑ_j に対し
て各ＤＱ線対ＤＱk 、ＢＤＱk に伝達されるデータとし
ての電位（１はハイレベル、０はローレベル）を示して
いる。各ＤＱ線対に伝達されたデータは、前記図１４の
変換回路を介して［表２］に示すように変換された形で
Ｉ／Ｏ線を通じて外部に出力されることになる。

【０１３０】(viii)次に、信号ＶＲを立ち下げることに
より、各センスアンプとビット線は切り離され、各セン
スアンプの２値データはノードＮ２およびＮ３に蓄積さ
れる。

【０１３１】(ix) 次に、φＶをＶＣＣ電位としてトラ
ンジスタＰＭＯＳk ，／ＰＭＯＳkをオン状態とし、分
割されていたビット線ＢＬk 、ＢＢＬk を再び接続す
る。

【０１３２】(x) 次に、ＥＱＬ信号を立ち下げ、図１
０に示すメモリセルアレイ回路部側のイコライズ回路部
１０２及び図１１に示すセンスアンプブロック中におけ
るイコライズ回路部によって、ビット線ＢＬ，ＢＢＬの
電位を共にＶＳＳとする。

【０１３３】(xi) 次に、ＷＩＮＴ信号を立ち上げ、図
１２の電位供給回路によって、ビット線ＢＬ，ＢＢＬに
再書き込みのための電位を与えていく。具体的には信号
Ｃ0をＶＣＣから０Ｖに下げた後で、クロック発生器３
６（カウンタ）によって、Ｃ1 →Ｃ2 →Ｃ3 →Ｃ4 →Ｃ
3 →Ｃ1 の順でパルスを発生させていき、反強誘電体メ
モリのプレートとストレージノード間の電位差（ＶＳＮ
−ＶＰＬ）がＶ₀ →Ｖ ₁ →Ｖ₃ →Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ
₁ となるような電位を発生させる。

【０１３４】ここで、ＶＰＬはＶＣＣ／２であるから、
Ｖ₀ ＝−ＶＣＣ／２、Ｖ₃ ＝０Ｖ（ＶＳＳ）、Ｖ₆ ＝Ｖ
ＣＣ／２、Ｖ₁ はＶ₀ とＶ₃ の間の所定電位、Ｖ₄ はＶ
₃ とＶ₆ の間の所定電位となる。従って、メモリセルに
対してＶ₀ を与えるときビット線は０Ｖ（ＶＳＳ）、Ｖ
₃ を与えるときビット線はＶＣＣ／２、Ｖ₆ を与えると
きビット線はＶＣＣ、Ｖ₁ を与えるときビット線は０Ｖ
とＶＣＣ／２の間の所定電位（ＶBL1 と称する）、Ｖ₄
を与えるときビット線はＶＣＣ／２とＶＣＣの間の所定
電位（ＶBL4 と称する）を伝達することになる。

【０１３５】以下にＣx （x=1,2,3,4 ）、ＶＲＷk1，Ｖ
ＲＷk2の具体的な動作を、後に示す［表３］及び図１
（ｂ）を参考にしながら以下に述べていく。

【０１３６】(xi-1) 信号電荷としてＱ₀ が読み出され
た場合：ｔ1 からｔ15のタイミングにおいて、ＶＲＷ0
1，11，31，41（Ｃ1 〜Ｃ4 ）、ＶＲＷ52（Ｃ3 ）、Ｖ
ＲＷ22，52，42，32（Ｃ1 ）を［表３］に示すように時
系列的に選択していくが、分離用のトランジスタＰＭＯ
Ｓ0 は常にオフ状態のままなので、ビット線ＢＬの電位
はＶＳＳのままであり、最後にＷＬを非活性レベルとす
ることによって、メモリセルのストレージノードにもＶ
ＳＳ電位が伝達される。この結果、メモリセルはＶＳＮ
−ＶＰＬ＝Ｖ₀ （＝−ＶＣＣ／２）の電位差に応じた再
書き込みがなされる。

【０１３７】ここで注意すべきは、ＶＲＷ22，52，42，
32を選択する時は、同時にＶＲＷ21，51，41，31を非選
択にすることである。このとき、ＤＱ線対には［表１］
に示すように６個の２値データとして、また、Ｉ／Ｏ線
対には図１４の変換回路により［表２］に示すように
「２値／３ビット」の形でデータが出力される。

【０１３８】また、チップ外部よりメモリセルにデータ
を書き込んだ時は全く同様に［表２］の形でデータをＩ
／Ｏに入力すると、図１３の変換回路によって６個の２
値データの形で各ＤＱ線対、すなわち、各部分ビット線
対（ＢＬk ，ＢＢＬk ）に書き込まれ、これを各センス
アンプのノードＮ２に格納すれば、あとは読み出し後の
再書き込みと全く同様である。

【０１３９】(xi-2) 信号電荷としてＱ₁ が読み出され
た場合：ｔ1 からｔ3 のタイミングにおいてＶＲＷ01
（Ｃ1 ）を選択した時はトランジスタＰＭＯＳ0 はオフ
しない。これにより、ビット線ＢＬには、ＶＳＮ−ＶＰ
Ｌ＝Ｖ₁ となるような電位（ＶBL1 ）が供給される。

【０１４０】その後ＶＲＷ11，31，41（Ｃ2 〜Ｃ4 ）、
ＶＲＷ52（Ｃ3 ）、ＶＲＷ22，52，42，32（Ｃ1 ）を選
択していったとき、トランジスタＰＭＯＳ1 は必ずオフ
する。よってＢＬはＶＳＳからＶBL1 に上昇した後にそ
のままの状態を保ち、最後にＷＬを非活性レベルとした
時に、メモリセルはＶＳＮ−ＶＰＬ＝Ｖ₁ の電位差に応
じた再書き込みがなされる。

【０１４１】(xi-3) 信号電荷としてＱ₃ が読み出され
た場合：ｔ1 からｔ3 のタイミングにおいてＶＲＷ01
（Ｃ1 ）を選択した時及びｔ3 からｔ5 のタイミングに
おいてＶＲＷ11（Ｃ2 ）を選択した時に、トランジスタ
ＰＭＯＳ0 とＰＭＯＳ1 は共にオンする。これにより、
ビット線ＢＬにはＶBL1 を経て、ＶＳＮ−ＶＰＬ＝Ｖ₃
（つまり電極間電位差０Ｖ）となるような電位（ＶＣＣ
／２）が供給される。

【０１４２】その後、ＶＲＷ31（Ｃ3 ），ＶＲＷ41（Ｃ
4 ）、ＶＲＷ52（Ｃ3 ）、ＶＲＷ22，52，42，32（Ｃ1
）を選択していくと、トランジスタＰＭＯＳ3 または
ＰＭＯＳ2 は必ずオフするので、ＢＬはＶＳＳからＶBL
1 を経てＶＣＣ／２に上昇し、その後そのままの状態を
保つ。よって、最後にＷＬを非活性レベルとした時に、
メモリセルはＶＳＮ−ＶＰＬ＝Ｖ₃ の電位差（実質０
Ｖ）に応じた再書き込みがなされる。

【０１４３】(xi-4) 信号電荷としてＱ₄ が読み出され
た場合：ｔ1 からｔ3 のタイミングにおいてＶＲＷ01
（Ｃ1 ）を選択した時、ｔ3 からｔ5 のタイミングでＶ
ＲＷ11（Ｃ2 ）を選択した時及びｔ5 からｔ7 のタイミ
ングでＶＲＷ31（Ｃ3 ）を選択した時に、トランジスタ
ＰＭＯＳ0 ，1 ，3 はいずれもオフしない。これによ
り、ビット線ＢＬにはＶBL1，ＶＣＣ／２を経てＶＳＮ
−ＶＰＬ＝Ｖ₄ となるような電位（ＶBL4 ）が供給され
る。

【０１４４】その後、ＶＲＷ41（Ｃ4 ）、ＶＲＷ52（Ｃ
3 ）、ＶＲＷ22，52，42，32（Ｃ1）を選択していく
と、トランジスタＰＭＯＳ3 またはＰＭＯＳ5 は必ずオ
フするので、ＢＬはＶＳＳからＶBL1 ，ＶＣＣ／２を経
てＶBL4 の電位に上昇し、その後そのままの状態を保
つ。よって、最後にＷＬを非活性レベルとした時に、メ
モリセルはＶＳＮ−ＶＰＬ＝Ｖ₄ の電位差に応じた再書
き込みがなされる。

【０１４５】(xi-5) 信号電荷としてＱ₆ が読み出され
た場合：ｔ1 からｔ3 のタイミングにおいてＶＲＷ01
（Ｃ1 ）を選択した時、ｔ3 からｔ5 のタイミングでＶ
ＲＷ11（Ｃ2 ）を選択した時、ｔ5 からｔ7 のタイミン
グでＶＲＷ31（Ｃ3 ）を選択した時及びｔ7 からｔ9 の
タイミングでＶＲＷ41（Ｃ4 ）を選択した時に、ＰＭＯ
Ｓ0 ，1 ，3 ，4 はいずれもオフしない。よって、ビッ
ト線ＢＬにはＶＣＣ電位が加えられる。

【０１４６】その後、ＶＲＷ52（Ｃ3 ）、ＶＲＷ22，5
2，42，32（Ｃ1 ）を選択した時、トランジスタＰＭＯ
Ｓ4 ，5 ，2 ，3 のうちどれか一つは必ずオフするの
で、ビット線ＢＬはＶＳＳからＶBL1 ，ＶＣＣ／２，Ｖ
BL4 を経てＶＣＣまで上昇し、その後そのままの状態を
保つ。よって、最後にＷＬを非活性レベルにすることで
メモリセルのストレージノードにもＶＣＣ電位が伝達さ
れる。この結果、メモリセルはＶＳＮ−ＶＰＬ＝Ｖ
₆ （＝ＶＣＣ／２）の電位差に応じた再書き込みがなさ
れる。

【０１４７】(xi-6) 信号電荷としてＱ₅ が読み出され
た場合：ｔ1 からｔ3 のタイミングにおいてＶＲＷ01
（Ｃ1 ）を選択した時、ｔ3 からｔ5 のタイミングでＶ
ＲＷ11（Ｃ2 ）を選択した時、ｔ5 からｔ7 のタイミン
グでＶＲＷ31（Ｃ3 ）を選択した時及びｔ7 からｔ9 の
タイミングでＶＲＷ41（Ｃ4 ）を選択した時に、ＰＭＯ
Ｓ0 ，1 ，3 ，4 はいずれもオフしない。この時点では
ビット線ＢＬにＶＣＣが加えられている。次にｔ9 から
ｔ11のタイミングでＶＲＷ52（Ｃ3 ）を選択した時ＰＭ
ＯＳ5 はオフせず、ＢＬにはＶＳＮ−ＶＰＬ＝Ｖ₄ とな
るような電位（ＶBL4 ）がかかる。

【０１４８】ここで注意すべきは、ＶＲＷ51をオフし、
ＶＲＷ52を選択することである。すなわち、ＢＬにかか
る電位はＶＣＣからＶBL4 に下降するのである。その後
ＶＲＷ22，52，42，32（Ｃ1 ）を選択した時に、ＰＭＯ
Ｓ5 ，2 ，4 は必ずオフとなるので、ビット線ＢＬにか
かる電位はＶＣＣからＶBL4 に下降した後はこのままの
状態を保つ。よって、最後にＷＬを非活性レベルにする
ことによってメモリセルはＶＳＮ−ＶＰＬ＝Ｖ₄ の電位
差に応じた再書き込みがなされる。

【０１４９】すなわち、ここで注目すべきはＶＳＮ−Ｖ
ＰＬが一旦Ｖ₆ に上がった後にＶ₄まで下げられること
により、メモリセルに再書き込みされた分極の状態は、
図１（ｂ）において、Ｑ₄ ではなくＱ₅ であるというこ
とである。

【０１５０】(xi-7) 信号電荷としてＱ₂ が読み出され
た場合：ｔ1 からｔ3 のタイミングにおいてＶＲＷ01
（Ｃ1 ）を選択した時及びｔ3 からｔ5 のタイミングで
ＶＲＷ11（Ｃ2 ）を選択した時に、トランジスタＰＭＯ
Ｓ0 ，1 はいずれもオフしない。この時点ではＢＬにＶ
ＣＣ／２の電位が加えられている。

【０１５１】次にｔ5 からｔ7 のタイミングでＶＲＷ31
（Ｃ3 ）、ｔ7 からｔ9 のタイミングでＶＲＷ41（Ｃ4
）を選択するが、ＰＭＯＳ2 とＰＭＯＳ3 はオフ状態
のままである。この時点ではビット線ＢＬに加わる電位
はまだＶＣＣ／２のままである。

【０１５２】次にｔ9 からｔ11のタイミングでＶＲＷ52
（Ｃ3 ）を選択することでＰＭＯＳ5 はオフにはならな
いが、ＰＭＯＳ3 ，4 がオフのままなのでビット線ＢＬ
の電位は依然ＶＣＣ／２のままである。

【０１５３】次にｔ11からｔ15のタイミングでＶＲＷ3
1，41の選択を解除し、ＶＲＷ22，52，42，32（Ｃ1 ）
を選択する。この時、ＢＬにはＶ₁ の電位がかかる。す
なわち、ビット線ＢＬにかかる電位はＶＣＣ／２からＶ
BL1 に下降する。

【０１５４】ここで注目すべきは、図１（ｂ）のヒステ
リシス曲線におけるＶＳＮ−ＶＰＬにおいて、一度Ｖ₃
まで上がった後にＶ₁ を加えられたことにより、メモリ
セルに再書き込みされる分極の状態はＱ₁ ではなくＱ₂
となることである。この状態でワード線ＷＬを非活性レ
ベルにすることにより、メモリセルはＶＳＮ−ＶＰＬ＝
Ｖ₁ の電位差に応じた再書き込みがなされる。

【０１５５】以下の表において、１はハイレベル、０は
ローレベルを表す。

【０１５６】

【表１】

【０１５７】

【表２】

【０１５８】

【表３】

【０１５９】以上は読み出しの後の再書き込みについて
述べたが、チップ外部からのデータの書き込みについて
も同様である。図１３の変換回路を通じてＩ／Ｏ線対に
伝達されたデータを各ＤＱ線対すなわち部分的ＢＬ線対
のデータに変換し、再書き込みの時と同様に、メモリセ
ルへの書き込みを行えばよい。

【０１６０】上記第１の実施形態では、反強誘電体メモ
リのプレートとストレージノード間の電位差ＶＳＮ−Ｖ
ＰＬが５種類（Ｖ₀ ，Ｖ₁ ，Ｖ₃ ，Ｖ₄ ，Ｖ₆ ）に対し
て７種類の分極量（Ｑ₀ ，Ｑ₁ ，Ｑ₂ ，Ｑ₃ ，Ｑ₄ ，Ｑ
₅ ，Ｑ₆ ）を対応させて、反強誘電体キャパシタを使っ
たメモリセルにデータとして記憶させ、読み出し／書き
込みさせる方法を示した。

【０１６１】すなわち、第１の実施形態におけるメモリ
セルは、前記反強誘電体膜を用いたキャパシタの両電極
に関しそのプレート電極に対するストレージノード電極
の電位差（ＶＳＮ−ＶＰＬ）を、負の絶対値の大きい電
位差Ｖ₀ からＶ₁ →Ｖ₃ へとその絶対値を小さくしさら
にＶ₃ からＶ₄ →Ｖ₆ と正の大きい電位差へと変化さ
せ、さらにＶ₆ からＶ₄ →Ｖ₃ へと小さくしていき、再
び負の電位差Ｖ₁ へと変化させていく過程において、キ
ャパシタの両電極間におけるストレージノードの分極量
Ｑ₀ （Ｖ₀ ），Ｑ₁ （Ｖ₁ ），Ｑ₃ （Ｖ₃ ），Ｑ
₄ （Ｖ₄ ），Ｑ₆ （Ｖ ₆ ），Ｑ₅ （Ｖ₄ ），Ｑ
₂ （Ｖ₁ ）に対応する７値（ｎ＝７）のデータを蓄積
し、６個（ｎ−１個）のセンスアンプに対し、それぞれ
異なる参照電荷または参照電位として、Ｑ_a ，Ｑ_b ，Ｑ
_c ，Ｑ_d ，Ｑ_e ，Ｑ_f またはＱ_a ／Ｃbt，Ｑ_b ／Ｃbt，
Ｑ_c ／Ｃbt，Ｑ_d ／Ｃbt，Ｑ_e ／Ｃbt，Ｑ_f ／Ｃbt（こ
こでＣbtはビット線容量）、 Ｑ₀ ／６＜Ｑ_a ≦Ｑ₁ ／６ Ｑ₁ ／６＜Ｑ_b ≦Ｑ₂ ／６ Ｑ₃ ／６＜Ｑ_c ≦Ｑ₄ ／６ Ｑ₄ ／６＜Ｑ_d ≦Ｑ₅ ／６ Ｑ₅ ／６＜Ｑ_e ≦Ｑ₆ ／６ Ｑ₂ ／６＜Ｑ_f ≦Ｑ₃ ／６ をそれぞれ与え、センス増幅を行った結果、センスアン
プそれぞれの保持するデータに応じて外部への読み出し
が可能であると共に、メモリセルへの書き込み電位とし
てビット線にＶＳＮ−ＶＰＬ換算でＶ₀ →Ｖ₁ →Ｖ₃ →
Ｖ₄ →Ｖ₆ →Ｖ₄→Ｖ₁ となるような電位が所定のタイ
ミングで順次供給され、センスアンプそれぞれの保持す
るデータに応じてメモリセルへの書き込み電位の伝達が
決まる。これにより、メモリセルにデータの再書き込み
または必要に応じたデータの書き込みがなされる。

【０１６２】読み出し後の再書き込み動作において（図
１０、図１１、［表１］、［表３］参照）、ゲート制御
用のトランジスタ７，８は、電位供給回路１０５からの
書き込み電位（ＶＳＮ−ＶＰＬ換算でＶ₀ →Ｖ₁ →Ｖ₃
→Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ₁ となる電位）のビット線への
順次の供給に各々同期して、所定のセンスアンプのデー
タ保持ノードのいずれか片方の電位を分離制御用トラン
ジスタＰＭＯＳk ，／ＰＭＯＳk のゲートに伝達するよ
うに選択されていく（ただし、ＶＳＮ−ＶＰＬＶ₀ とな
る電位は初期設定で与えられる）。

【０１６３】分離制御用トランジスタＰＭＯＳk ，／Ｐ
ＭＯＳk がオフしたタイミングでの上記書き込み電位の
供給が、メモリセルへの再書き込み電位として反映され
る。メモリセルはこの再書き込み電位の供給のままワー
ド線がオフとなってメモリセルへの再書き込みが実現す
る。

【０１６４】すなわち、［表１］の、メモリセルの各デ
ータＱ₀ ，Ｑ₁ ，Ｑ₃ ，Ｑ₄ ，Ｑ₆，Ｑ₅ ，Ｑ₂ に対応
する各ＤＱ線対の論理レベルの分類は、対応するセンス
アンプ（Ｓ／Ａk ）それぞれの保持データの論理レベル
の分類に相当する。これにより、［表３］に従って書き
込み電位の供給を決定することにより、ワード線をオフ
した時点でのメモリセルへの再書き込み電位の伝達が最
終的に決まる。

【０１６５】このように、第１の実施形態では７値情報
記憶方式のメモリを説明したが、この他に、上記と同様
に適当な種類の電圧に対して分極量を対応させることに
より、反強誘電体特有のヒステリシス曲線により、ｎ通
りのメモリセル電位に対し、最大で２×ｎ個の情報を対
応させることができる。以下、他の代表例を説明する。

【０１６６】｛第２の実施形態｝図１８は、本発明の第
２の実施形態に係る反強誘電体キャパシタを用いた８値
情報記憶方式のダイナミックＲＡＭに関する、反強誘電
体キャパシタの電極間電位差と分極量の関係を表すヒス
テリシス曲線である。図１（ａ）と同様のメモリセルを
用い、６種類の電圧（Ｖ₀ ，Ｖ₁ ，Ｖ₃₁，Ｖ₃₂，Ｖ₄ ，
Ｖ₆ ）に対して８種類の分極量（Ｑ₀ ，Ｑ₁ ，Ｑ₂ ，Ｑ
₃₁，Ｑ₃₂，Ｑ₄ ，Ｑ₅ ，Ｑ₆ ）を対応させる。

【０１６７】この第２の実施形態は、前記第１の実施形
態における蓄積電荷のＱ₃ のポイント（Ｖ₃ （ＶBL＝Ｖ
ＣＣ／２））の代わりに、図１８の履歴曲線で示すよう
な、Ｑ₃₁のポイント（Ｖ₃₁：２つのヒステリシス曲線を
結ぶ直線上の所定電位でＶ₁とＶ₃ の間）とＱ₃₂のポイ
ント（Ｖ₃₂：２つのヒステリシス曲線を結ぶ直線上の所
定電位でＶ₄ とＶ₃ の間）を利用することが第１の実施
形態に比べて異なっている。よって、ビット線電位の発
生も、上記各蓄積電荷のポイントに対応させるべく、各
々プレートとストレージノード間電極の電位差ＶＳＮ−
ＶＰＬに換算してＶ₀ （ＶBL＝ＶＳＳ（＝０Ｖ））、Ｖ
₁ 、Ｖ₃₁、Ｖ₃₂、Ｖ₄ 、Ｖ₆ （ＶBL＝ＶＣＣ）の６種類
である。

【０１６８】図１８の履歴曲線を参照すると、分極量Ｑ
_31とＱ₃₂は、２つのヒステリシス曲線を結ぶ直線上で互
いに異なるポイントに対応する。すなわち、セルに蓄積
させる電荷がＱ₃₁の場合、履歴曲線ではＱ₀ から出発
し、Ｑ₁ を経てＱ₃₁に留まった状態となり、また、セル
に蓄積させる電荷がＱ₃₂の場合、履歴曲線ではＱ₀ から
出発し、Ｑ₁ ，Ｑ₃₁を経てＱ₃₂に留まった状態となる。

【０１６９】また、第１の実施形態と同様に、分極量Ｑ
₀ とＱ₆ は、２つのヒステリシス曲線の飽和領域を含む
ポイントに対応し、さらに、分極量Ｑ₂ とＱ₁ 互いの差
は２つのヒステリシス曲線のうちの一方のヒステリシス
曲線上で実質的に最大になるポイントに、分極量Ｑ₅ と
Ｑ₄ 互いの差は２つのヒステリシス曲線のうちの他方の
ヒステリシス曲線上で実質的に最大になるポイントに対
応することが望ましい。

【０１７０】このように、８つの分極量を設定する第２
の実施形態の場合、特に図示しないが、前記図１０のセ
ンスアンプ回路部１０４中のセンスアンプブロック数は
７個になる。この実施形態では、各センスアンプＳ／Ａ
k を便宜上k =0,1,2,3,4,5,6の７個とする。

【０１７１】従って、セルデータの読み出し時、７個に
分割されたビット線に対してダミーセルを通じて以下の
参照電荷が読み出される。

【０１７２】 ＢＢＬ0 ：｛（Ｑ0 ／７）＋（Ｑ1 ／７）｝／２ ＢＢＬ1 ：｛（Ｑ1 ／７）＋（Ｑ2 ／７）｝／２ ＢＢＬ3 ：｛（Ｑ31／７）＋（Ｑ32／７）｝／２ ＢＢＬ4 ：｛（Ｑ32／７）＋（Ｑ4 ／７）｝／２ ＢＢＬ5 ：｛（Ｑ4 ／７）＋（Ｑ5 ／７）｝／２ ＢＢＬ6 ：｛（Ｑ6 ／７）＋（Ｑ5 ／７）｝／２ ＢＢＬ2 ：｛（Ｑ31／７）＋（Ｑ2 ／７）｝／２ 各センスアンプを起動して比較増幅し、各ＤＱ線対に伝
達されることにより、１メモリセルに格納される８値に
区別されるうちの任意の多値データが、７組の２値のデ
ータの形に変換されることになる（［表４］）。また、
［表５］に示すようなデータに変換されるＩ／Ｏ線対へ
の変換回路（図示せず）を介して外部に出力されること
になる。

【０１７３】読み出されたデータの再書き込みについて
も第１の実施形態と同様に、ビット線ＢＬ，ＢＢＬに所
定のタイミングで再書き込みのための電位（ＶＳＮ−Ｖ
ＰＬがそれぞれＶ₀ ，Ｖ₁ ，Ｖ₃₁，Ｖ₃₂，Ｖ₄ ，Ｖ₆ と
なる電位）を与えていく。ＶＲＷk1，ＶＲＷk2（k =0,
1,2,3,4,5,6のいずれか）の具体的な動作を、［表６］
に示す。

【０１７４】以下の表において、１はハイレベル、０は
ローレベルを表す。

【０１７５】

【表４】

【０１７６】

【表５】

【０１７７】

【表６】

【０１７８】また、チップ外部からのデータの書き込み
も、上述の読み出しの後の再書き込みと同様な動作によ
り可能である。すなわち、Ｉ／Ｏ線対に応じたデータを
各ＤＱ線対すなわち部分ＢＬ線対に応じたデータに変換
し、再書き込みの時と同様に、メモリセルへの書き込み
を行えばよい。

【０１７９】上記第２の実施形態では、６種類の電圧
（Ｖ0 ，Ｖ1 ，Ｖ31，Ｖ32，Ｖ4 ，Ｖ6 ）に対して８種
類の分極量（Ｑ0 ，Ｑ1 ，Ｑ2 ，Ｑ31，Ｑ32，Ｑ4 ，Ｑ
5 ，Ｑ6 ）を対応させて、反強誘電体キャパシタを使っ
たメモリセルにデータとして記憶させ、読み出し／書き
込みさせる方法を示した。

【０１８０】すなわち、第２の実施形態におけるメモリ
セルは、前記反強誘電体膜を用いたキャパシタの両電極
に関しそのプレート電極に対するストレージノード電極
の電位差（ＶＳＮ−ＶＰＬ）を、負の絶対値の大きい電
位差Ｖ₀ からＶ₁ →Ｖ₃₁へとその絶対値を小さくし、さ
らにＶ₃₂→Ｖ₄ →Ｖ₆ と正の大きい電位差へと変化さ
せ、さらにＶ₆ からＶ₄ →Ｖ₃₂へと小さくしていき、再
び負の電位差Ｖ₃₁→Ｖ₁へと変化させていく過程におい
て、キャパシタの両電極間におけるストレージノードの
分極量 Ｑ₀ （Ｖ₀ ），Ｑ₁ （Ｖ₁ ），Ｑ₃₁（Ｖ₃₁），
Ｑ₃₂（Ｖ₃₂），Ｑ ₄ （Ｖ₄ ），Ｑ₆ （Ｖ₆ ），Ｑ₅ （Ｖ
₄ ），Ｑ₂ （Ｖ₁ ）に対応する８値（ｎ＝８）のデータ
を蓄積し、７個（ｎ−１個）のセンスアンプに対し、そ
れぞれ異なる参照電荷または参照電位として、Ｑ_a ，Ｑ
_b ，Ｑ_c ，Ｑ_d ，Ｑ_e ，Ｑ_f ，Ｑ_gまたはＱ_a ／Ｃbt，
Ｑ_b ／Ｃbt，Ｑ_c ／Ｃbt，Ｑ_d ／Ｃbt，Ｑ_e ／Ｃbt，Ｑ
_f ／Ｃbt，Ｑ_g ／Ｃbt（ここでＣbtはビット線容量）、 Ｑ₀ ／７＜Ｑ_a ≦Ｑ₁ ／７ Ｑ₁ ／７＜Ｑ_b ≦Ｑ₂ ／７ Ｑ₃₁／７＜Ｑ_c ≦Ｑ₃₂／７ Ｑ₃₂／７＜Ｑ_d ≦Ｑ₄ ／７ Ｑ₄ ／７＜Ｑ_e ≦Ｑ₅ ／７ Ｑ₅ ／７＜Ｑ_f ≦Ｑ₆ ／７ Ｑ₂ ／７＜Ｑ_g ≦Ｑ₃₁／７ をそれぞれ与え、センス増幅を行った結果、センスアン
プそれぞれの保持するデータに応じて外部への読み出し
が可能であると共に、メモリセルへの書き込み電位とし
てビット線にＶＳＮ−ＶＰＬ換算でＶ₀ →Ｖ₁ →Ｖ₃₁→
Ｖ₃₂→Ｖ₄ →Ｖ₆→Ｖ₄ →Ｖ₁ となるような電位が所定
のタイミングで順次供給され、センスアンプそれぞれの
保持するデータに応じてメモリセルへの書き込み電位の
伝達が決まる。これにより、メモリセルにデータの再書
き込みまたは必要に応じたデータの書き込みがなされ
る。

【０１８１】読み出し後の再書き込み動作において（図
１０、図１１、［表４］、［表６］参照）、ゲート制御
用のトランジスタ７，８は、書き込み電位（ＶＳＮ−Ｖ
ＰＬ換算でＶ₀ →Ｖ₁ →Ｖ₃₁→Ｖ₃₂→Ｖ₄ →Ｖ₆ →Ｖ₄
→Ｖ₁ となる電位）のビット線への順次の供給に各々同
期して、所定のセンスアンプのデータ保持ノードのいず
れか片方の電位を分離制御用トランジスタＰＭＯＳk ，
／ＰＭＯＳk のゲートに伝達するように選択されていく
（ただし、ＶＳＮ−ＶＰＬ＝Ｖ₀ は初期設定で与えられ
る）。

【０１８２】分離制御用トランジスタＰＭＯＳk ，／Ｐ
ＭＯＳk がオフしたタイミングでの上記書き込み電位の
供給が、メモリセルへの再書き込み電位として反映され
る。メモリセルはこの再書き込み電位の供給のままワー
ド線がオフとなってメモリセルへの再書き込みが実現す
る。

【０１８３】すなわち、［表４］の、メモリセルの各デ
ータＱ₀ ，Ｑ₁ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄，Ｑ₆ ，Ｑ₅ ，Ｑ₂
に対応する各ＤＱ線対の論理レベルの分類は、対応する
センスアンプ（Ｓ／Ａk ）それぞれの保持データの論理
レベルの分類に相当する。これにより、［表６］に従っ
て書き込み電位の供給を決定することにより、ワード線
をオフした時点でのメモリセルへの再書き込み電位の伝
達が最終的に決まる。

【０１８４】［表６］によれば、ＶＳＮ-ＶＰＬ換算で
Ｖ₀ （初期設定値）→Ｖ₁ →Ｖ₃₁→Ｖ₃₂→Ｖ₄ →Ｖ₆ →
Ｖ₄ →Ｖ₁ になる電位の供給のタイミングを時系列的に
分けると共に、このタイミングに同期させて各センスア
ンプの保持データを分離制御用トランジスタＰＭＯＳk
，／ＰＭＯＳk のオン／オフ制御に反映させる。

【０１８５】つまり、［表６］に示すように、ＶＲＷk
1，ＶＲＷk2の論理レベルで、対応するセンスアンプＳ
／Ａk 中のゲート制御用のトランジスタ７，８を導通制
御し、センスアンプの保持データレベルに従って分離制
御用トランジスタＰＭＯＳk ，／ＰＭＯＳk をオン／オ
フ制御する。これにより、メモリセル側へのビット線電
位供給が次のように制御される。

【０１８６】第１期間（t1-t2-t3）では、分極量Ｑ₀ の
データを有していたメモリセルに対して書き込み電位
（ＶＳＮ−ＶＰＬがＶ₁ になる電位）の供給が遮断され
る。

【０１８７】第２期間（t3-t4-t5）では、分極量Ｑ₀ ま
たはＱ₁ のデータを有していたメモリセルに対して書き
込み電位（ＶＳＮ−ＶＰＬがＶ₃₁になる電位）の供給が
遮断される。

【０１８８】第３期間（t5-t6-t7）では、分極量Ｑ₀ ，
Ｑ₁ ，Ｑ₂ ，Ｑ₃₁のうちいずれかのデータを有していた
メモリセルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ
₃₂になる電位）の供給が遮断される。

【０１８９】第４期間（t7-t8-t9）では、分極量Ｑ₀ ，
Ｑ₁ ，Ｑ₂ ，Ｑ₃₁，Ｑ₃₂のうちいずれかのデータを有し
ていたメモリセルに対して書き込み電位（ＶＳＮ−ＶＰ
ＬがＶ₄ になる電位）の供給が遮断される。

【０１９０】第５期間（t9-t10-t11）では、分極量
Ｑ₀ ，Ｑ₁ ，Ｑ₂ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄ のうちいずれかの
データを有していたメモリセルに対して書き込み電位
（ＶＳＮ−ＶＰＬがＶ₆ になる電位）の供給が遮断され
る。

【０１９１】第６期間（t11-t12-t13 ）では、分極量Ｑ
₀ ，Ｑ₁ ，Ｑ₂ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄，Ｑ₆ のうちいずれ
かのデータを有していたメモリセルに対して書き込み電
位（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供給が遮断さ
れる。

【０１９２】第７期間（t13-t14-t15（ワード線非活性
とするまで））では、分極量Ｑ₀ ，Ｑ₁ ，Ｑ₃₁，Ｑ₃₂，
Ｑ₄ ，Ｑ₅ ，Ｑ₆ のうちいずれかのデータを有していた
メモリセルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ
₁ になる電位）の供給が遮断される。

【０１９３】このように、上記各ビット線電位の供給期
間を経て、ワード線を非活性とすることにより、メモリ
セルがデータとして持っていた分極量に従ったセンスア
ンプの保持情報を用いて反強誘電体キャパシタを使った
メモリセルに、読み出された時と同じデータ（分極量）
が再書き込みされる。

【０１９４】｛第３の実施形態｝図１９は、本発明の第
３の実施形態に係る反強誘電体キャパシタを用いた６値
情報記憶方式のダイナミックＲＡＭに関する、反強誘電
体キャパシタの電極間電位差と分極量の関係を表すヒス
テリシス曲線である。図１（ａ）と同様のメモリセルを
用い、４種類の電圧（Ｖ₀ ，Ｖ₁ ，Ｖ₄ ，Ｖ₆ ）に対し
て６種類の分極量（Ｑ₀ ，Ｑ₁ ，Ｑ₂ ，Ｑ₄ ，Ｑ₅ ，Ｑ
₆ ）を対応させる。

【０１９５】この第３の実施形態は、前記第１の実施形
態における蓄積電荷のＱ3 のポイント（Ｖ₃ （ＶBL＝Ｖ
ＣＣ／２））を蓄積電荷のポイントとして使用しないこ
とが第１の実施形態に比べて異なっている。よって、ビ
ット線電位の発生は、上記各蓄積電荷のポイントに対応
させるべく、各々プレートとストレージノード間電極の
電位差ＶＳＮ−ＶＰＬに換算してＶ₀ （ＶBL＝ＶＳＳ
（＝０Ｖ））、Ｖ₁ 、Ｖ ₄ 、Ｖ₆ （ＶBL＝ＶＣＣ）の４
種類である。

【０１９６】図１９の履歴曲線を参照すると、第１の実
施形態と同様に、分極量Ｑ₀ とＱ₆は、２つのヒステリ
シス曲線の飽和領域を含むポイントに対応し、さらに、
分極量Ｑ₂ とＱ₁ 互いの差は２つのヒステリシス曲線の
うちの一方のヒステリシス曲線上で実質的に最大になる
ポイントに、分極量Ｑ₅ とＱ₄ 互いの差は２つのヒステ
リシス曲線のうちの他方のヒステリシス曲線上で実質的
に最大になるポイントに対応することが望ましい。

【０１９７】このように、６つの分極量を設定する第３
の実施形態の場合、特に図示しないが、前記図１０のセ
ンスアンプ回路部１０４中のセンスアンプブロック数は
５個になる。この実施形態では、各センスアンプＳ／Ａ
k を便宜上k =0,1,2,3,4の５個とする。

【０１９８】従って、セルデータの読み出し時、５個に
分割されたビット線に対してダミーセルを通じて以下の
参照電荷が読み出される。

【０１９９】 ＢＢＬ0 ：｛（Ｑ0 ／５）＋（Ｑ1 ／５）｝／２ ＢＢＬ1 ：｛（Ｑ1 ／５）＋（Ｑ2 ／５）｝／２ ＢＢＬ3 ：｛（Ｑ4 ／５）＋（Ｑ5 ／５）｝／２ ＢＢＬ4 ：｛（Ｑ6 ／５）＋（Ｑ5 ／５）｝／２ ＢＢＬ2 ：｛（Ｑ4 ／５）＋（Ｑ2 ／５）｝／２ 各センスアンプを起動して比較増幅し、各ＤＱ線対に伝
達されることにより、１メモリセルに格納される６値に
区別されるうちの任意の多値データが、５組の２値のデ
ータの形に変換されることになる（［表７］）。また、
［表８］に示すようなデータに変換されるＩ／Ｏ線対へ
の変換回路（図示せず）を介して外部に出力されること
になる。

【０２００】読み出されたデータの再書き込みについて
も第１の実施形態と同様に、ビット線ＢＬ，ＢＢＬに所
定のタイミングで再書き込みのための電位（各々プレー
トとストレージノード間電極の電位差ＶＳＮ−ＶＰＬに
換算してＶ₀ （ＶBL＝ＶＳＳ（＝０Ｖ））、Ｖ₁ 、
Ｖ₄ 、Ｖ₆ （ＶBL＝ＶＣＣ））を与えていく。ＶＲＷk
1，ＶＲＷk2（k =0,1,2,3,4のいずれか）の具体的な動
作を、［表９］に示す。

【０２０１】以下の表において、１はハイレベル、０は
ローレベルを表す。

【０２０２】

【表７】

【０２０３】

【表８】

【０２０４】

【表９】

【０２０５】また、チップ外部からのデータの書き込み
も、上述の読み出しの後の再書き込みと同様な動作によ
り可能である。すなわち、Ｉ／Ｏ線対に応じたデータを
各ＤＱ線対すなわち部分的ＢＬ線対に応じたデータに変
換し、再書き込みの時と同様に、メモリセルへの書き込
みを行えばよい。

【０２０６】上記第３の実施形態では、４種類の電圧
（Ｖ₀ ，Ｖ₁ ，Ｖ₄ ，Ｖ₆ ）に対して６種類の分極量
（Ｑ₀ ，Ｑ₁ ，Ｑ₂ ，Ｑ₄ ，Ｑ₅ ，Ｑ₆ ）を対応させ
て、反強誘電体キャパシタを使ったメモリセルにデータ
として記憶させ、読み出し／書き込みさせる方法を示し
た。

【０２０７】すなわち、第３の実施形態におけるメモリ
セルは、反強誘電体膜を用いたキャパシタの両電極に関
しそのプレート電極に対するストレージノード電極の電
位差（ＶＳＮ−ＶＰＬ）を、負の絶対値の大きい電位差
Ｖ₀ からＶ₁ へとその絶対値を小さくしさらにＶ₄ →Ｖ
₆ と正の大きい電位差へと変化させ、さらにＶ₆ からＶ
₄ へと小さくしていき、再び負の電位差Ｖ₁ へと変化さ
せていく過程において、キャパシタの両電極間における
ストレージノードの分極量 Ｑ₀ （Ｖ₀ ），Ｑ
₁ （Ｖ₁ ），Ｑ₄ （Ｖ₄ ），Ｑ₆ （Ｖ₆ ），Ｑ
₅ （Ｖ₄ ），Ｑ₂ （Ｖ₁ ）に対応する６値（ｎ＝６）の
データを蓄積し、５個（ｎ−１個）のセンスアンプに対
し、それぞれ異なる参照電荷または参照電位として、Ｑ
_a ，Ｑ_b ，Ｑ_c ，Ｑ_d ，Ｑ _e またはＱ_a ／Ｃbt，Ｑ_b ／
Ｃbt，Ｑ_c ／Ｃbt，Ｑ_d ／Ｃbt，Ｑ_e ／Ｃbt（ここでＣ
btはビット線容量）、 Ｑ₀ ／５＜Ｑ_a ≦Ｑ₁ ／５ Ｑ₁ ／５＜Ｑ_b ≦Ｑ₂ ／５ Ｑ₄ ／５＜Ｑ_d ≦Ｑ₅ ／５ Ｑ₅ ／５＜Ｑ_e ≦Ｑ₆ ／５ Ｑ₂ ／５＜Ｑ_f ≦Ｑ₄ ／５ をそれぞれ与え、センス増幅を行った結果、センスアン
プそれぞれの保持するデータに応じて外部への読み出し
が可能であると共に、メモリセルへの再書き込み電位と
してビット線にＶＳＮ−ＶＰＬ換算でＶ₀ →Ｖ₁ →Ｖ₄
→Ｖ₆ →Ｖ₄ →Ｖ ₁ となるような電位が所定のタイミン
グで順次供給され、センスアンプそれぞれの保持するデ
ータに応じてメモリセルへの書き込み電位の伝達が決ま
る。これにより、メモリセルにデータの再書き込みまた
は必要に応じたデータの書き込みがなされる。

【０２０８】読み出し後の再書き込み動作において（図
１０、図１１、［表７］、［表９］参照）、ゲート制御
用のトランジスタ７，８は、書き込み電位（ＶＳＮ−Ｖ
ＰＬ換算でＶ₀ →Ｖ₁ →Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ₁ となる
電位）のビット線への順次の供給に各々同期して、所定
のセンスアンプのデータ保持ノードのいずれか片方の電
位がこの分離制御用トランジスタ７，８のゲートに伝達
されるように選択されていく（ただし、ＶＳＮ−ＶＰＬ
＝Ｖ₀ は初期設定で与えられる）。

【０２０９】分離制御用トランジスタＰＭＯＳk ，／Ｐ
ＭＯＳk がオフしたタイミングでの上記書き込み電位の
供給が、メモリセルへの再書き込み電位として反映され
る。メモリセルはこの再書き込み電位の供給のままワー
ド線がオフとなってメモリセルへの再書き込みが実現す
る。

【０２１０】すなわち、［表７］の、メモリセルの各デ
ータＱ₀ ，Ｑ₁ ，Ｑ₄ ，Ｑ₆ ，Ｑ₅，Ｑ₂ に対応する各
ＤＱ線対の論理レベルの分類は、対応するセンスアンプ
それぞれの保持データの論理レベルの分類に相当する。
これにより、［表９］に従って再書き込み電位の供給を
決定することにより、ワード線をオフした時点でのメモ
リセルへの再書き込み電位の伝達が最終的に決まる。

【０２１１】［表９］によれば、ＶＳＮ-ＶＰＬ換算で
Ｖ₀ （初期設定値）→Ｖ₁ →Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ₁ に
なる電位の供給のタイミングを時系列的に分けると共
に、このタイミングに同期させて各センスアンプの保持
データを分離制御用トランジスタＰＭＯＳk ，／ＰＭＯ
Ｓk のオン／オフ制御に反映させる。

【０２１２】つまり、［表９］に示すように、ＶＲＷk
1，ＶＲＷk2の論理レベルで、対応するセンスアンプＳ
／Ａk 中のゲート制御用のトランジスタ７，８を導通制
御し、センスアンプの保持データレベルに従って分離制
御用トランジスタＰＭＯＳk ，／ＰＭＯＳk をオン／オ
フ制御する。これにより、メモリセル側へのビット線電
位供給が次のように制御される。

【０２１３】第１期間（t1-t2-t3）では、分極量Ｑ₀ の
データを有していたメモリセルに対して書き込み電位
（ＶＳＮ−ＶＰＬがＶ₁ になる電位）の供給が遮断され
る。

【０２１４】第２期間（t3-t4-t5）では、分極量Ｑ₀ ま
たはＱ₁ のデータを有していたメモリセルに対して書き
込み電位（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供給が
遮断される。

【０２１５】第３期間（t5-t6-t7）では、分極量Ｑ₀ ，
Ｑ₁ ，Ｑ₂ ，Ｑ₄ のうちいずれかのデータを有していた
メモリセルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ
₆ になる電位）の供給が遮断される。

【０２１６】第４期間（t7-t8-t9）では、分極量Ｑ₀ ，
Ｑ₁ ，Ｑ₂ ，Ｑ₄ ，Ｑ₆ のうちいずれかのデータを有し
ていたメモリセルに対して書き込み電位（ＶＳＮ−ＶＰ
ＬがＶ₄ になる電位）の供給が遮断される。

【０２１７】第５期間（t9-t10-t11（ワード線非活性と
するまで））では、分極量Ｑ₀ ，Ｑ ₁ ，Ｑ₄ ，Ｑ₅ ，Ｑ
₆ のうちいずれかのデータを有していたメモリセルに対
して書き込み電位（ＶＳＮ−ＶＰＬがＶ₁ になる電位）
の供給が遮断される。

【０２１８】このように、上記各ビット線電位の供給期
間を経て、ワード線を非活性とすることにより、メモリ
セルがデータとして持っていた分極量に従ったセンスア
ンプの保持情報を用いて反強誘電体キャパシタを使った
メモリセルに、読み出された時と同じデータ（分極量）
が再書き込みされる。

【０２１９】｛第４の実施形態｝図２０は、本発明の第
４の実施形態に係る反強誘電体キャパシタを用いた５値
情報記憶方式のダイナミックＲＡＭに関する、反強誘電
体キャパシタの電極間電位差と分極量の関係を表すヒス
テリシス曲線である。図１（ａ）と同様のメモリセルを
用い、３種類の電圧（Ｖ₁ ，Ｖ₃ ，Ｖ₄ ）に対して５種
類の分極量（Ｑ₁，Ｑ₂ ，Ｑ₃ ，Ｑ₄ ，Ｑ₅ ）を対応さ
せる。

【０２２０】この第４の実施形態は、前記第１の実施形
態における蓄積電荷のＱ₀ のポイント（Ｖ₀ （ＶBL＝Ｖ
ＳＳ（＝０Ｖ））と、Ｑ₆ のポイント（Ｖ₆ （ＶBL＝Ｖ
ＣＣ））を、図２０の履歴曲線で示すように、蓄積電荷
のポイントとして使用しないことが第１の実施形態に比
べて異なっている。ビット線電位の発生は、各々プレー
トとストレージノード間電極の電位差ＶＳＮ−ＶＰＬに
換算して、Ｖ₀ （ＶBL＝ＶＳＳ（＝０Ｖ））、Ｖ₁ 、Ｖ
₃ （ＶBL＝ＶＣＣ／２）、Ｖ₄ 、Ｖ₆ （ＶBL＝ＶＣＣ）
である（ここでＶＰＬ＝ＶＣＣ／２）。そのうち、
Ｖ₁ ，Ｖ₃ ，Ｖ₄ の３種類を蓄積電荷のポイントに対応
させる。

【０２２１】すなわち、セルに蓄積させる電荷がＱ₅ の
場合、履歴曲線ではＶ₀ （ＶBL＝０Ｖ）から出発し、Ｑ
₁ ，Ｑ₃ ，Ｑ₄ 及びＶ₆ （ＶBL＝ＶＣＣ）を経てＱ₅ に
留まった状態となり、また、セルに蓄積させる電荷がＱ
₂ の場合、履歴曲線ではＶ₀（ＶBL＝０Ｖ）から出発
し、Ｑ₁ ，Ｑ₃ （ＶBL＝ＶＣＣ／２），Ｑ₄ ，Ｖ₆ （Ｖ
BL＝ＶＣＣ），Ｑ₅ を経てＱ₂ に留まった状態となる。

【０２２２】また、第１の実施形態と同様に、分極量Ｑ
₃ は２つのヒステリシス曲線を結ぶ直線上のポイントに
対応する。また、分極量Ｑ₂ とＱ₁ 互いの差は２つのヒ
ステリシス曲線のうちの一方のヒステリシス曲線上で実
質的に最大になるポイントに、分極量Ｑ₅ とＱ₄ 互いの
差は２つのヒステリシス曲線のうちの他方のヒステリシ
ス曲線上で実質的に最大になるポイントに対応すること
が望ましい。

【０２２３】このように、５つの分極量を設定する第４
の実施形態の場合、特に図示しないが、前記図１０のセ
ンスアンプ回路部１０４中のセンスアンプブロック数は
４個になる。この実施形態では、各センスアンプＳ／Ａ
k を便宜上k =0,1,2,3の４個とする。

【０２２４】従って、セルデータの読み出し時、４個に
分割されたビット線に対してダミーセルを通じて以下の
参照電荷が読み出される。

【０２２５】 ＢＢＬ0 ：｛（Ｑ1 ／４）＋（Ｑ2 ／４）｝／２ ＢＢＬ2 ：｛（Ｑ3 ／４）＋（Ｑ4 ／４）｝／２ ＢＢＬ3 ：｛（Ｑ4 ／４）＋（Ｑ5 ／４）｝／２ ＢＢＬ1 ：｛（Ｑ3 ／４）＋（Ｑ2 ／４）｝／２ 各センスアンプを起動して比較増幅し、各ＤＱ線対に伝
達されることにより、１メモリセルに格納される５値に
区別されるうちの任意の多値データが、４組の２値のデ
ータの形に変換されることになる（［表１０］）。ま
た、［表１１］に示すようなＩ／Ｏ線対のデータに変換
される変換回路（図示せず）を介して外部に出力される
ことになる。

【０２２６】読み出されたデータの再書き込みについて
も第１の実施形態と同様に、ビット線ＢＬ，ＢＢＬに所
定のタイミングで再書き込みのための電位（各々プレー
トとストレージノード間電極の電位差ＶＳＮ−ＶＰＬに
換算してＶ₁ ，Ｖ₃ ，Ｖ₄ ，また、Ｖ₆ を経てのＶ₄ ）
を与えていく。ＶＲＷk1，ＶＲＷk2（k =0,1,2,3のいず
れか）の具体的な動作を、［表１２］に示す。

【０２２７】以下の表において、１はハイレベル、０は
ローレベルを表す。

【０２２８】

【表１０】

【０２２９】

【表１１】

【０２３０】

【表１２】

【０２３１】また、チップ外部からのデータの書き込み
も、上述の読み出しの後の再書き込みと同様な動作によ
り可能である。すなわち、Ｉ／Ｏ線対に応じたデータを
各ＤＱ線対すなわち部分的ＢＬ線対に応じたデータに変
換し、再書き込みの時と同様に、メモリセルへの書き込
みを行えばよい。

【０２３２】上記第４の実施形態では、３種類の電圧
（Ｖ₁ ，Ｖ₃ ，Ｖ₄ ）に対して５種類の分極量（Ｑ₁ ，
Ｑ₂ ，Ｑ₃ ，Ｑ₄ ，Ｑ₅ ）を対応させて、反強誘電体キ
ャパシタを使ったメモリセルにデータとして記憶させ、
読み出し／書き込みさせる方法を示した。

【０２３３】すなわち、第４の実施形態におけるメモリ
セルは、反強誘電体膜を用いたキャパシタの両電極に関
しそのプレート電極に対するストレージノード電極の電
位差（ＶＳＮ−ＶＰＬ）を、負の絶対値の大きい電位差
Ｖ₀ からＶ₁ →Ｖ₃ へとその絶対値を小さくしさらにＶ
₃ からＶ₄ →Ｖ₆ と正の大きい電位差へと変化させてか
らＶ₄ →Ｖ₃ へと小さくしていき、再び負の電位差Ｖ₁
へと変化させていく過程において、キャパシタの両電極
間におけるストレージノードの分極量Ｑ₁ （Ｖ ₁ ），Ｑ
₃ （Ｖ₃ ），Ｑ₄ （Ｖ₄ ），Ｑ₅ （Ｖ₄ ），Ｑ
₂ （Ｖ₁ ）に対応する５値（ｎ＝５）のデータを蓄積
し、４個（ｎ−１個）のセンスアンプに対し、それぞれ
異なる参照電荷または参照電位として、Ｑ_a ，Ｑ_b ，Ｑ
_c ，Ｑ_d またはＱ_a／Ｃbt，Ｑ_b ／Ｃbt，Ｑ_c ／Ｃbt，
Ｑ_d ／Ｃbt（ここでＣbtはビット線容量）、 Ｑ₁ ／４＜Ｑ_a ≦Ｑ₂ ／４ Ｑ₃ ／４＜Ｑ_b ≦Ｑ₄ ／４ Ｑ₄ ／４＜Ｑ_c ≦Ｑ₅ ／４ Ｑ₂ ／４＜Ｑ_d ≦Ｑ₃ ／４ をそれぞれ与え、センス増幅を行った結果、センスアン
プそれぞれの保持するデータに応じて外部への読み出し
が可能であると共に、メモリセルへの書き込み電位とし
てビット線にＶＳＮ−ＶＰＬ換算でＶ₁ →Ｖ₃ →Ｖ₄ →
Ｖ₆ →Ｖ₄ →Ｖ₁となるような電位が所定のタイミング
で順次供給され、センスアンプそれぞれの保持するデー
タに応じてメモリセルへの書き込み電位の伝達が決ま
る。これにより、メモリセルにデータの再書き込みまた
は必要に応じたデータの書き込みがなされる。

【０２３４】読み出し後の再書き込み動作において（図
１０、図１１、［表１０］、［表１２］参照）、ゲート
制御用のトランジスタ７，８は、書き込み電位（ＶＳＮ
−ＶＰＬ換算でＶ₁ →Ｖ₃ →Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ₁ と
なる電位）のビット線への順次の供給に各々同期して、
所定のセンスアンプのデータ保持ノードのいずれか片方
の電位を分離制御用トランジスタＰＭＯＳk ，／ＰＭＯ
Ｓk のゲートに伝達するように選択されていく（ただ
し、初期設定にはＶＳＮ−ＶＰＬ＝Ｖ₀ が与えられ
る）。

【０２３５】分離制御用トランジスタＰＭＯＳk ，／Ｐ
ＭＯＳk がオフしたタイミングでの上記書き込み電位の
供給が、メモリセルへの再書き込み電位として反映され
る。メモリセルはこの再書き込み電位の供給のままワー
ド線がオフとなってメモリセルへの再書き込みが実現す
る。

【０２３６】すなわち、［表１０］の、メモリセルの各
データＱ₁，Ｑ₃ ，Ｑ₄ ，Ｑ₅ ，Ｑ₂ に対応する各ＤＱ線
対の論理レベルの分類は、対応するセンスアンプ（Ｓ／
Ａk）それぞれの保持データの論理レベルの分類に相当
する。これにより、［表１２］に従って書き込み電位の
供給を決定することにより、ワード線をオフした時点で
のメモリセルへの再書き込み電位の伝達が最終的に決ま
る。

【０２３７】［表１２］によれば、ＶＳＮ-ＶＰＬ換算
でＶ₀ （初期設定値）からＶ₁ →Ｖ₃ →Ｖ₄ 、さらにＶ
₆ を経てからＶ₄ →Ｖ₁ の供給のタイミングを時系列的
に分けると共に、このタイミングに同期させて各センス
アンプの保持データを分離制御用トランジスタＰＭＯＳ
k ，／ＰＭＯＳk のオン／オフ制御に反映させる。

【０２３８】つまり、［表１２］に示すように、ＶＲＷ
k1，ＶＲＷk2の論理レベルで、対応するセンスアンプＳ
／Ａk 中のゲート制御用のトランジスタ７，８を導通制
御し、センスアンプの保持データレベルに従って分離制
御用トランジスタＰＭＯＳk，／ＰＭＯＳk をオン／オ
フ制御する。これにより、メモリセル側へのビット線電
位供給が次のように制御される。

【０２３９】第１期間（t1-t2-t3）では、所定分極量の
データを有していたいずれのメモリセルに対しても遮断
されることなく書き込み電位（ＶＳＮ−ＶＰＬがＶ₁ に
なる電位）が供給される。

【０２４０】第２期間（t3-t4-t5）では、分極量Ｑ₁ の
データを有していたメモリセルに対して書き込み電位
（ＶＳＮ−ＶＰＬがＶ₃ になる電位）の供給が遮断され
る。

【０２４１】第３期間（t5-t6-t7）では、分極量Ｑ₁ ，
Ｑ₂ ，Ｑ₃ のうちいずれかのデータを有していたメモリ
セルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₄ にな
る電位）の供給が遮断される。

【０２４２】第４期間（t7-t8-t9）では、分極量Ｑ₁ ，
Ｑ₂ ，Ｑ₃ ，Ｑ₄ のうちいずれかのデータを有していた
メモリセルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ
₆ に上がってからＶ₄ になる電位）の供給が遮断され
る。

【０２４３】第５期間（t9-t10-t11（ワード線非活性と
するまで））では、分極量Ｑ₁ ，Ｑ ₃ ，Ｑ₄ ,Ｑ₅ のう
ちいずれかのデータを有していたメモリセルに対して書
き込み電位（ＶＳＮ−ＶＰＬがＶ₁ になる電位）の供給
が遮断される。

【０２４４】このように、上記各ビット線電位の供給期
間を経て、ワード線を非活性とすることにより、メモリ
セルがデータとして持っていた分極量に従ったセンスア
ンプの保持情報を用いて反強誘電体キャパシタを使った
メモリセルに、読み出された時と同じデータ（分極量）
が再書き込みされる。

【０２４５】｛第５の実施形態｝図２１は、本発明の第
５の実施形態に係る反強誘電体キャパシタを用いた６値
情報記憶方式のダイナミックＲＡＭに関する、反強誘電
体キャパシタの電極間電位差と分極量の関係を表すヒス
テリシス曲線である。図１（ａ）と同様のメモリセルを
用い、４種類の電圧（Ｖ₁ ，Ｖ₃₁，Ｖ₃₂，Ｖ₄ ）に対し
て６種類の分極量（Ｑ₁ ，Ｑ₂ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄ ，Ｑ
₅ ）を対応させる。

【０２４６】この第５の実施形態は、前記第４の実施形
態における蓄積電荷のＱ₃ のポイント（Ｖ₃ （ＶBL＝Ｖ
ＣＣ／２））の代わりに、図２１の履歴曲線で示すよう
な、Ｑ₃₁のポイント（Ｖ₃₁：２つのヒステリシス曲線を
結ぶ直線上の所定電位でＶ₁とＶ₃ の間）とＱ₃₂のポイ
ント（Ｖ₃₂：２つのヒステリシス曲線を結ぶ直線上の所
定電位でＶ₄ とＶ₃ の間）を利用することが第４の実施
形態に比べて異なっている。ビット線電位の発生は、各
々プレートとストレージノード間電極の電位差ＶＳＮ−
ＶＰＬに換算して、Ｖ₀ （ＶBL＝ＶＳＳ（＝０Ｖ））、
Ｖ₁ 、Ｖ₃₁、Ｖ ₃₂、Ｖ₄ 、Ｖ₆ （ＶBL＝ＶＣＣ）である
（ここでＶＰＬ＝ＶＣＣ／２）。そのうち、Ｖ₁ ，
Ｖ₃₁，Ｖ₃₂，Ｖ₄ の４種類を蓄積電荷のポイントに対応
させる。

【０２４７】図２１の履歴曲線を参照すると、分極量Ｑ
_31とＱ₃₂は、２つのヒステリシス曲線を結ぶ直線上で互
いに異なるポイントに対応する。すなわち、セルに蓄積
させる電荷がＱ₃₁の場合、履歴曲線ではＱ₀ から出発
し、Ｑ₁ を経てＱ₃₁に留まった状態となり、また、セル
に蓄積させる電荷がＱ₃₂の場合、履歴曲線ではＱ₀ から
出発し、Ｑ₁ ，Ｑ₃₁を経てＱ₃₂に留まった状態となる。

【０２４８】また、セルに蓄積させる電荷がＱ₅ の場
合、履歴曲線ではＶ₀ （ＶBL＝０Ｖ）から出発し、
Ｑ₁ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄ 及びＶ₆ （ＶBL＝ＶＣＣ）を経
てＱ₅ に留まった状態となり、また、セルに蓄積させる
電荷がＱ₂ の場合、履歴曲線ではＶ ₀ （ＶBL＝０Ｖ）か
ら出発し、Ｑ₁ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄ ，Ｖ₆ （ＶBL＝ＶＣ
Ｃ），Ｑ₅ を経てＱ₂ に留まった状態となる。

【０２４９】また、第１の実施形態と同様に、分極量Ｑ
₂ とＱ₁ 互いの差は２つのヒステリシス曲線のうちの一
方のヒステリシス曲線上で実質的に最大になるポイント
に、分極量Ｑ₅ とＱ₄ 互いの差は２つのヒステリシス曲
線のうちの他方のヒステリシス曲線上で実質的に最大に
なるポイントに対応することが望ましい。

【０２５０】このように、６つの分極量を設定する第５
の実施形態の場合、特に図示しないが、前記図１０のセ
ンスアンプ回路部１０４中のセンスアンプブロック数は
５個になる。この実施形態では、各センスアンプＳ／Ａ
k を便宜上k =0,1,2,3,4の５個とする。

【０２５１】従って、セルデータの読み出し時、５個に
分割されたビット線に対してダミーセルを通じて以下の
参照電荷が読み出される。

【０２５２】 ＢＢＬ0 ：｛（Ｑ1 ／５）＋（Ｑ2 ／５）｝／２ ＢＢＬ2 ：｛（Ｑ31／５）＋（Ｑ32／５）｝／２ ＢＢＬ3 ：｛（Ｑ32／５）＋（Ｑ4 ／５）｝／２ ＢＢＬ4 ：｛（Ｑ4 ／５）＋（Ｑ5 ／５）｝／２ ＢＢＬ1 ：｛（Ｑ3 ／５）＋（Ｑ2 ／５）｝／２ 各センスアンプを起動して比較増幅し、各ＤＱ線対に伝
達されることにより、１メモリセルに格納される６値に
区別されるうちの任意の多値データが、５組の２値のデ
ータの形に変換されることになる（［表１３］）。ま
た、［表１４］に示すようなＩ／Ｏ線対のデータに変換
される変換回路（図示せず）を介して外部に出力される
ことになる。

【０２５３】読み出されたデータの再書き込みについて
も第４の実施形態と同様に、ビット線ＢＬ，ＢＢＬに所
定のタイミングで再書き込みのための電位（各々プレー
トとストレージノード間電極の電位差ＶＳＮ−ＶＰＬに
換算してＶ₁ ，Ｖ₃₁，Ｖ₃₂，Ｖ₄ ，また、Ｖ₆ を経ての
Ｖ₄ ）を与えていく。ＶＲＷk1，ＶＲＷk2（k =0,1,2,3
のいずれか）の具体的な動作を、［表１５］に示す。

【０２５４】以下の表において、１はハイレベル、０は
ローレベルを表す。

【０２５５】

【表１３】

【０２５６】

【表１４】

【０２５７】

【表１５】

【０２５８】また、チップ外部からのデータの書き込み
も、上述の読み出しの後の再書き込みと同様な動作によ
り可能である。すなわち、Ｉ／Ｏ線対に応じたデータを
各ＤＱ線対すなわち部分的ＢＬ線対に応じたデータに変
換し、再書き込みの時と同様に、メモリセルへの書き込
みを行えばよい。

【０２５９】上記第５の実施形態では、４種類の電圧
（Ｖ₁ ，Ｖ₃₁，Ｖ₃₂，Ｖ₄ ）に対して６種類の分極量
（Ｑ₁ ，Ｑ₂ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄ ，Ｑ₅ ）を対応させ
て、反強誘電体キャパシタを使ったメモリセルにデータ
として記憶させ、読み出し／書き込みさせる方法を示し
た。

【０２６０】すなわち、第５の実施形態におけるメモリ
セルは、反強誘電体膜を用いたキャパシタの両電極に関
しそのプレート電極に対するストレージノード電極の電
位差（ＶＳＮ−ＶＰＬ）を、負の絶対値の大きい電位差
Ｖ₀ からＶ₁ →Ｖ₃₁へとその絶対値を小さくし、さらに
Ｖ₃₂→Ｖ₄ →Ｖ₆ と正の大きい電位差へと変化させてか
らＶ₄ →Ｖ₃₂へと小さくしていき、再び負の電位差Ｖ₃₁
→Ｖ₁ へと変化させていく過程において、キャパシタの
両電極間におけるストレージノードの分極量Ｑ
₁ （Ｖ₁ ），Ｑ₃₁（Ｖ₃₁），Ｑ₃₂（Ｖ₃₂），Ｑ
₄ （Ｖ₄ ），Ｑ₅ （Ｖ₄ ），Ｑ ₂ （Ｖ₁ ）に対応する６
値（ｎ＝６）のデータを蓄積し、５個（ｎ−１個）のセ
ンスアンプに対し、それぞれ異なる参照電荷または参照
電位として、Ｑ_a ，Ｑ_b，Ｑ_c ，Ｑ_d ，Ｑ_e またはＱ_a
／Ｃbt，Ｑ_b ／Ｃbt，Ｑ_c ／Ｃbt，Ｑ_d ／Ｃbt，Ｑ_e ／
Ｃbt，（ここでＣbtはビット線容量）、 Ｑ₁ ／５＜Ｑ_a ≦Ｑ₂ ／５ Ｑ₃₁／５＜Ｑ_b ≦Ｑ₃₂／５ Ｑ₃₂／５＜Ｑ_c ≦Ｑ₄ ／５ Ｑ₄ ／５＜Ｑ_d ≦Ｑ₅ ／５ Ｑ₂ ／５＜Ｑ_e ≦Ｑ₃₁／５ をそれぞれ与え、センス増幅を行った結果、センスアン
プそれぞれの保持するデータに応じて外部への読み出し
が可能であると共に、メモリセルへの書き込み電位とし
てビット線にＶＳＮ−ＶＰＬ換算でＶ₁ →Ｖ₃₁→Ｖ₃₂→
Ｖ₄ →Ｖ₆ →Ｖ₄→Ｖ₁ となるような電位が所定のタイ
ミングで順次供給され、センスアンプそれぞれの保持す
るデータに応じてメモリセルへの書き込み電位の伝達が
決まる。これにより、メモリセルにデータの再書き込み
または必要に応じたデータの書き込みがなされる。

【０２６１】読み出し後の再書き込み動作において（図
１０、図１１、［表１３］、［表１５］参照）、ゲート
制御用のトランジスタ７，８は、書き込み電位（ＶＳＮ
−ＶＰＬ換算でＶ₁ →Ｖ₃₁→Ｖ₃₂→Ｖ₄ →Ｖ₆ →Ｖ₄ →
Ｖ₁ となる電位）のビット線への順次の供給に各々同期
して、所定のセンスアンプのデータ保持ノードのいずれ
か片方の電位を分離制御用トランジスタＰＭＯＳk ，／
ＰＭＯＳk のゲートに伝達するように選択されていく
（ただし、初期設定にはＶＳＮ−ＶＰＬ＝Ｖ₀ が与えら
れる）。

【０２６２】分離制御用トランジスタＰＭＯＳk ，／Ｐ
ＭＯＳk がオフしたタイミングでの上記書き込み電位の
供給が、メモリセルへの再書き込み電位として反映され
る。メモリセルはこの再書き込み電位の供給のままワー
ド線がオフとなってメモリセルへの再書き込みが実現す
る。

【０２６３】すなわち、［表１３］の、メモリセルの各
データＱ₁，Ｑ₃₁，Ｑ₃₂，Ｑ₄ ，Ｑ₅ ，Ｑ₂ に対応する各
ＤＱ線対の論理レベルの分類は、対応するセンスアンプ
（Ｓ／Ａk ）それぞれの保持データの論理レベルの分類
に相当する。これにより、［表１５］に従って書き込み
電位の供給を決定することにより、ワード線をオフした
時点でのメモリセルへの再書き込み電位の伝達が最終的
に決まる。

【０２６４】［表１５］によれば、ＶＳＮ-ＶＰＬ換算
でＶ₀ （初期設定値）からＶ₁ →Ｖ_{3 1}→Ｖ₃₂→Ｖ₄ 、さ
らにＶ₆ を経てからＶ₄ →Ｖ₁ の供給のタイミングを時
系列的に分けると共に、このタイミングに同期させて各
センスアンプの保持データを分離制御用トランジスタＰ
ＭＯＳk ，／ＰＭＯＳk のオン／オフ制御に反映させ
る。

【０２６５】つまり、［表１５］に示すように、ＶＲＷ
k1，ＶＲＷk2の論理レベルで、対応するセンスアンプＳ
／Ａk 中のゲート制御用のトランジスタ７，８を導通制
御し、センスアンプの保持データレベルに従って分離制
御用トランジスタＰＭＯＳk，／ＰＭＯＳk をオン／オ
フ制御する。これにより、メモリセル側へのビット線電
位供給が次のように制御される。

【０２６６】第１期間（t1-t2-t3）では、所定分極量の
データを有していたいずれのメモリセルに対しても遮断
されることなく書き込み電位（ＶＳＮ−ＶＰＬがＶ₁ に
なる電位）が供給される。

【０２６７】第２期間（t3-t4-t5）では、分極量Ｑ₁ の
データを有していたメモリセルに対して書き込み電位
（ＶＳＮ−ＶＰＬがＶ₃₁になる電位）の供給が遮断され
る。

【０２６８】第３期間（t5-t6-t7）では、分極量Ｑ₁ ，
Ｑ₂ ，Ｑ₃₁のうちいずれかのデータを有していたメモリ
セルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₃₂にな
る電位）の供給が遮断される。

【０２６９】第４期間（t7-t8-t9）では、分極量Ｑ₁ ，
Ｑ₂ ，Ｑ₃₁，Ｑ₃₂のうちいずれかのデータを有していた
メモリセルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ
₄ になる電位）の供給が遮断される。

【０２７０】第５期間（t9-t10-t11）では、分極量
Ｑ₁ ，Ｑ₂ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄ のうちいずれかのデータ
を有していたメモリセルに対して書き込み電位（ＶＳＮ
−ＶＰＬがＶ₆ に上がってからＶ₄ になる電位）の供給
が遮断される。

【０２７１】第６期間（t11-t12-t13（ワード線非活性
とするまで））では、分極量Ｑ₁ ，Ｑ₃₁，Ｑ₃₂，Ｑ₄ ,
Ｑ₅ のうちいずれかのデータを有していたメモリセルに
対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₁ になる電
位）の供給が遮断される。

【０２７２】このように、上記各ビット線電位の供給期
間を経て、ワード線を非活性とすることにより、メモリ
セルがデータとして持っていた分極量に従ったセンスア
ンプの保持情報を用いて反強誘電体キャパシタを使った
メモリセルに、読み出された時と同じデータ（分極量）
が再書き込みされる。

【０２７３】｛第６の実施形態｝図２２は、本発明の第
６の実施形態に係る反強誘電体キャパシタを用いた４値
情報記憶方式のダイナミックＲＡＭに関する、反強誘電
体キャパシタの電極間電位差と分極量の関係を表すヒス
テリシス曲線である。図１（ａ）と同様のメモリセルを
用い、２種類の電圧（Ｖ₁ ，Ｖ₄ ）に対して４種類の分
極量（Ｑ₁ ，Ｑ₂，Ｑ₄ ，Ｑ₅ ）を対応させる。

【０２７４】この第６の実施形態は、前記第４の実施形
態における蓄積電荷のＱ₃ のポイント（Ｖ₃ （ＶBL＝Ｖ
ＣＣ／２））を、図２２の履歴曲線で示すように、蓄積
電荷のポイントとして使用しないことが第４の実施形態
に比べて異なっている。ビット線電位の発生は、各々Ｖ
₀ （ＶBL＝ＶＳＳ（＝０Ｖ））、Ｖ₁ 、Ｖ₄ 、Ｖ₆ （Ｖ
BL＝ＶＣＣ）である。そのうち、Ｖ₁ ，Ｖ₄ の２種類を
蓄積電荷のポイントに対応させる。

【０２７５】図２２の履歴曲線を参照すると、第１の実
施形態と同様に、分極量Ｑ₂ とＱ₁互いの差は２つのヒ
ステリシス曲線のうちの一方のヒステリシス曲線上で実
質的に最大になるポイントに、分極量Ｑ₅ とＱ₄ 互いの
差は２つのヒステリシス曲線のうちの他方のヒステリシ
ス曲線上で実質的に最大になるポイントに対応すること
が望ましい。

【０２７６】このように、４つの分極量を設定する第６
の実施形態の場合、特に図示しないが、前記図１０のセ
ンスアンプ回路部１０４中のセンスアンプブロック数は
３個になる。この実施形態では、各センスアンプＳ／Ａ
k を便宜上k =0,1,2の３個とする。

【０２７７】従って、セルデータの読み出し時、３個に
分割されたビット線に対してダミーセルを通じて以下の
参照電荷が読み出される。

【０２７８】 ＢＢＬ0 ：｛（Ｑ1 ／３）＋（Ｑ2 ／３）｝／２ ＢＢＬ2 ：｛（Ｑ4 ／３）＋（Ｑ5 ／３）｝／２ ＢＢＬ1 ：｛（Ｑ4 ／３）＋（Ｑ2 ／３）｝／２ 各センスアンプを起動して比較増幅し、各ＤＱ線対に伝
達されることにより、１メモリセルに格納される４値に
区別されるうちの任意の多値データが、３組の２値のデ
ータの形に変換されることになる（［表１６］）。ま
た、［表１７］に示すようなＩ／Ｏ線対のデータに変換
される変換回路（図示せず）を介して外部に出力される
ことになる。

【０２７９】読み出されたデータの再書き込みについて
も第１の実施形態と同様に、ビット線ＢＬ，ＢＢＬに所
定のタイミングで再書き込みのための電位（各々プレー
トとストレージノード間電極の電位差ＶＳＮ−ＶＰＬに
換算してＶ1 ，Ｖ4 ，また、Ｖ6 を経てのＶ4 ）を与え
ていく。ＶＲＷk1，ＶＲＷk2（k ＝0,1,2,のいずれか）
の具体的な動作を、［表１８］に示す。

【０２８０】以下の表において、１はハイレベル、０は
ローレベルを表す。

【０２８１】

【表１６】

【０２８２】

【表１７】

【０２８３】

【表１８】

【０２８４】また、チップ外部からのデータの書き込み
も、上述の読み出しの後の再書き込みと同様な動作によ
り可能である。すなわち、Ｉ／Ｏ線対に応じたデータを
各ＤＱ線対すなわち部分的ＢＬ線対に応じたデータに変
換し、再書き込みの時と同様に、メモリセルへの書き込
みを行えばよい。

【０２８５】上記第６の実施形態では、２種類の電圧
（Ｖ1 ，Ｖ4 ）に対して４種類の分極量（Ｑ1 ，Ｑ2 ，
Ｑ4 ，Ｑ5 ）を対応させて、反強誘電体キャパシタを使
ったメモリセルにデータとして記憶させ、読み出し／書
き込みさせる方法を示した。

【０２８６】すなわち、第６の実施形態におけるメモリ
セルは、反強誘電体膜を用いたキャパシタの両電極に関
しそのプレート電極に対するストレージノード電極の電
位差（ＶＳＮ−ＶＰＬ）を、負の絶対値の大きい電位差
Ｖ₀ からＶ₁ へとその絶対値を小さくし、さらにＶ₄ →
Ｖ₆ と正の大きい電位差へと変化させてからＶ₄ へと小
さくしていき、再び負の電位差Ｖ₁ へと変化させていく
過程において、キャパシタの両電極間におけるストレー
ジノードの分極量 Ｑ₁ （Ｖ₁ ），Ｑ₄ （Ｖ₄），Ｑ₅
（Ｖ₄ ），Ｑ₂ （Ｖ₁ ）に対応する４値（ｎ＝４）のデ
ータを蓄積し、３個（ｎ−１個）のセンスアンプに対
し、それぞれ異なる参照電荷または参照電位として、Ｑ
_a ，Ｑ_b ，Ｑ_c またはＱ_a ／Ｃbt，Ｑ_b ／Ｃbt，Ｑ_c ／
Ｃbt（ここでＣbtはビット線容量）、 Ｑ₁ ／３＜Ｑ_a ≦Ｑ₂ ／３ Ｑ₄ ／３＜Ｑ_b ≦Ｑ₅ ／３ Ｑ₂ ／３＜Ｑ_c ≦Ｑ₄ ／３ をそれぞれ与え、センス増幅を行った結果、センスアン
プそれぞれの保持するデータに応じて外部への読み出し
が可能であると共に、メモリセルへの書き込み電位とし
てビット線にＶＳＮ−ＶＰＬ換算でＶ₁ →Ｖ₄ →Ｖ₆ →
Ｖ₄ →Ｖ₁ となるような電位が所定のタイミングで順次
供給され、センスアンプそれぞれの保持するデータに応
じてメモリセルへの書き込み電位の伝達が決まる。これ
により、メモリセルにデータの再書き込みまたは必要に
応じたデータの書き込みがなされる。

【０２８７】読み出し後の再書き込み動作において（図
１０、図１１、［表１６］、［表１８］参照）、ゲート
制御用のトランジスタ７，８は、書き込み電位（ＶＳＮ
−ＶＰＬ換算でＶ₁ →Ｖ₄ →Ｖ₆ →Ｖ₄ →Ｖ₁ となる電
位）のビット線への順次の供給に各々同期して、所定の
センスアンプのデータ保持ノードのいずれか片方の電位
を分離制御用トランジスタＰＭＯＳk ，／ＰＭＯＳk の
ゲートに伝達するように選択されていく（ただし、初期
設定にはＶＳＮ−ＶＰＬ＝Ｖ₀ が与えられる）。

【０２８８】分離制御用トランジスタＰＭＯＳk ，／Ｐ
ＭＯＳk がオフしたタイミングでの上記書き込み電位の
供給が、メモリセルへの再書き込み電位として反映され
る。メモリセルはこの再書き込み電位の供給のままワー
ド線がオフとなってメモリセルへの再書き込みが実現す
る。

【０２８９】すなわち、［表１６］の、メモリセルの各
データＱ₁，Ｑ₄ ，Ｑ₅ ，Ｑ₂ に対応する各ＤＱ線対の
論理レベルの分類は、対応するセンスアンプ（Ｓ／Ａk
）それぞれの保持データの論理レベルの分類に相当す
る。これにより、［表１８］に従って書き込み電位の供
給を決定することにより、ワード線をオフした時点での
メモリセルへの再書き込み電位の伝達が最終的に決ま
る。

【０２９０】［表１８］によれば、ＶＳＮ-ＶＰＬ換算
でＶ₀ （初期設定値）からＶ₁ →Ｖ₄ 、さらにＶ₆ を経
てからＶ₄ →Ｖ₁ の供給のタイミングを時系列的に分け
ると共に、このタイミングに同期させて各センスアンプ
の保持データを分離制御用トランジスタＰＭＯＳk ，／
ＰＭＯＳk のオン／オフ制御に反映させる。

【０２９１】つまり、［表１８］に示すように、ＶＲＷ
k1，ＶＲＷk2の論理レベルで、対応するセンスアンプＳ
／Ａk 中のゲート制御用のトランジスタ７，８を導通制
御し、センスアンプの保持データレベルに従って分離制
御用トランジスタＰＭＯＳk，／ＰＭＯＳk をオン／オ
フ制御する。これにより、メモリセル側へのビット線電
位供給が次のように制御される。

【０２９２】第１期間（t1-t2-t3）では、所定分極量の
データを有していたいずれのメモリセルに対しても遮断
されることなく書き込み電位（ＶＳＮ−ＶＰＬがＶ₁ に
なる電位）が供給される。

【０２９３】第２期間（t3-t4-t5）では、分極量Ｑ₁ の
データを有していたメモリセルに対して書き込み電位
（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供給が遮断され
る。

【０２９４】第３期間（t5-t6-t7）では、分極量Ｑ₁ ，
Ｑ₂ ，Ｑ₄ のうちいずれかのデータを有していたメモリ
セルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₆ に上
がってからＶ₄ になる電位）の供給が遮断される。

【０２９５】第４期間（t7-t8-t9（ワード線非活性とす
るまで））では、分極量Ｑ₁ ，Ｑ₄,Ｑ₅ のうちいずれか
のデータを有していたメモリセルに対して書き込み電位
（ＶＳＮ−ＶＰＬがＶ₁ になる電位）の供給が遮断され
る。

【０２９６】このように、上記各ビット線電位の供給期
間を経て、ワード線を非活性とすることにより、メモリ
セルがデータとして持っていた分極量に従ったセンスア
ンプの保持情報を用いて反強誘電体キャパシタを使った
メモリセルに、読み出された時と同じデータ（分極量）
が再書き込みされる。

【０２９７】｛第７の実施形態｝図２３は、本発明の第
７の実施形態に係る反強誘電体キャパシタを用いた４値
情報記憶方式のダイナミックＲＡＭに関する、反強誘電
体キャパシタの電極間電位差と分極量の関係を表すヒス
テリシス曲線である。この実施形態においてはＶＳＮ−
ＶＰＬが正の部分のみかまたは負の部分のみを利用す
る。この図ではヒステリシス曲線の正の部分のみを利用
する場合を示すが、負の部分のみを利用する場合も同様
に実現可能である。

【０２９８】図２３において、図１（ａ）と同様のメモ
リセルを用い、３種類の電圧（Ｖ₃，Ｖ₄ ，Ｖ₆′）に対
して４種類の分極量（Ｑ₃ ，Ｑ₄ ，Ｑ₅ ，Ｑ₆′）を対
応させる。すなわち、Ｖ₄ の電位の部分において１つの
電位に対し２つの分極量が対応することを利用して、多
値メモリを構成しようとするものである。

【０２９９】図２３において、例えば分極量Ｑ₆′は、
ヒステリシス曲線の飽和領域を含むポイントに対応し、
分極量Ｑ₃ は、ヒステリシス曲線に至る直線上のポイン
ト（ここでの分極量は実質的にゼロ）に対応する。さら
に、分極量Ｑ₅ とＱ₄ 互いの差はヒステリシス曲線上で
実質的に最大になるポイントに対応することが望まし
い。

【０３００】以下に上記構成におけるメモリセルの多値
データの書き込み方法を示す。図２４から図２７は、こ
の第７の実施形態において図１のメモリセルに多値デー
タを書き込む際に、ビット線を通じて加えられるキャパ
シタ電極間の電位変化を時刻ｔ0 〜ｔ8 に従って示す特
性図である。ＶＣＣを電源電圧として、初期状態におい
て、プレート電位は０Ｖ、ワード線の昇圧電位はＶＰＰ
（＞ＶＣＣ＋Ｖth）になっているとする（Ｖthは選択ト
ランジスタＴｒのしきい値電圧）。蓄積するべき多値デ
ータには履歴曲線上の電荷量（Ｑ₃ 〜Ｑ₆′）が対応す
る。

【０３０１】（１）蓄積させるのがＱ₃ の場合：図２４
に示すように、（ｔ0 →ｔ8 ，Ｖ₃ （ＶBL＝０））とい
うように、Ｖ₃に固定しておく。プレートとストレージ
ノード間の電位（ＶＳＮ−ＶＰＬ）は実質ゼロの電位関
係にある。ＶＰＬは０Ｖであるからビット線に加える電
位も０Ｖである（ＶBL＝０）。履歴曲線（図２３のヒス
テリシス曲線）ではＱ₃ （実質分極量ゼロ）のポイント
に固定されたままである。

【０３０２】（２）蓄積させるのがＱ₄ の場合：図２５
に示すように、（ｔ0 →ｔ1 ，Ｖ₃ （ＶBL＝０））、
（ｔ2 →ｔ8 ，Ｖ ₄ ）とし、Ｖ₄ に変化させそのまま固
定しておく。履歴曲線ではＱ3 から出発してＱ4 に留ま
ったままの状態である。

【０３０３】（３）蓄積させるのがＱ₆′の場合：図２
６に示すように、（ｔ0 →ｔ1 ，Ｖ₃ （ＶBL＝０））、
（ｔ2 →ｔ3 ，Ｖ ₄ ）、（ｔ4 →ｔ5 ，Ｖ₆′（ＶBL＝
ＶＣＣ））と変化させ、Ｖ₆′（ＶBL＝ＶＣＣ）のまま
固定しておく。履歴曲線ではＱ₃ から出発し、Ｑ₄ を経
てＱ₆′に留まった状態である。

【０３０４】（４）蓄積させるのがＱ₅ の場合：図２７
に示すように、（ｔ0 →ｔ1 ，Ｖ₃ （（ＶBL＝０））、
（ｔ2 →ｔ3 ，Ｖ₄ ）、（ｔ4 →ｔ5 ，Ｖ₆′（ＶBL＝
ＶＣＣ））と変化させた後、（ｔ6 →ｔ7，Ｖ₄ ）とい
うように下降させ、Ｖ₄ のまま固定する。プレートとス
トレージノード間の電位（ＶＳＮ−ＶＰＬ）は上記
（２）と同じ電位関係にある。履歴曲線ではＱ₃ から出
発し、Ｑ₄ ，Ｑ₆′を経てＱ₅ に留まった状態である。

【０３０５】上記各（１）〜（４）において、プレート
電位は０Ｖに保持したままワード線をｔ7 →ｔ8 のタイ
ミングで非活性レベルにするとすれば、各メモリセルに
はそれぞれＱ₃ ，Ｑ₄ ，Ｑ₆′，Ｑ₅ の分極電荷量が蓄
積可能となる。

【０３０６】ここで特徴的なことは、上記（２）と
（４）の場合においては、ビット線には等しい電位Ｖ₄
が与えられているにもかかわらず、分極量は履歴現象の
ためにＱ ₄ とＱ₅ というように異なっているという点で
ある。ビット線を通じてメモリセルに加える電位を上昇
→下降させることによって履歴曲線上の位置を変え、１
つの電位差に対して２値の分極量、即ち２値の情報を対
応させることができるのである。

【０３０７】次に、多値データの読み出し、再書き込み
及び外部からの書き込みをするための具体的な構成につ
いて説明する。

【０３０８】図２８は、本発明の第７実施形態に係る、
図１（ａ）のメモリセル構造を有して構成される多値反
強誘電体メモリの概略構成を示す回路図である。多値デ
ータを蓄積するメモリセルアレイ部１０１は、反強誘電
体キャパシタＡＦＣに選択トランジスタＴｒを付加した
構成のメモリセルがマトリクス状に配置されている。

【０３０９】イコライズ回路部１０２は、メモリセルア
レイ部の相補なビット線対ＢＬ，ＢＢＬの電位をイコラ
イズ（均等化）する。イコライズ回路部１０２は、イコ
ライズ制御線ＥＱＬの信号でゲート制御されるＮチャネ
ルＭＯＳトランジスタ２１，２２，２３を含む。トラン
ジスタ２１は、その電流通路がビット線対間に接続され
ている。トランジスタ２２，２３はビット線対間に直列
に接続され、直列接続点のソースからＶＳＳ（０Ｖ）が
供給される。

【０３１０】電荷転送部１０３は、ビット線対とセンス
アンプの間の伝達経路に電荷転送デバイスとしてＮチャ
ネルＭＯＳトランジスタ２５，２６が挿入される。この
トランジスタ２５，２６はＶφｔ電位でゲート制御さ
れ、メモリセルからビット線対に出力されるデータを残
らずセンスアンプ回路部１１４にすくい上げる。

【０３１１】センスアンプ回路部１１４において、ビッ
ト線ＢＬ，ＢＢＬはそれぞれ３個の部分ビット線に分割
される。分割されたＢＬ，ＢＢＬは全て等しい容量を持
っている。また、ビット線ＢＬ，ＢＢＬをプリチャージ
しておくためのプリチャージトランジスタ（Ｎチャネル
ＭＯＳトランジスタ１８，１９）を備えている。

【０３１２】電位供給回路１１５は、多値データをビッ
ト線に供給するために配備される。センスアンプ回路部
１１４中の１個のセンスアンプブロックＳ／Ａk （便宜
上k＝6,7,8 のいずれかとする）の構成を示す回路図
は、前記図１１と同様の構成であるから、説明は省略す
る。

【０３１３】図２９は、図２８中のビット線の多値電位
を発生する電位供給回路１１５の具体的な構成を示す回
路図である。電源ＶＣＣと接地電位（ＶＳＳ＝０Ｖ）と
の間に抵抗Ｒ１，Ｒ２が直列に接続されている。ＶＣＣ
のノード、抵抗Ｒ１，Ｒ２の接続点のノード、ＶＳＳの
ノードそれぞれから、ＰチャネルＭＯＳトランジスタ１
３１、ＮチャネルＭＯＳトランジスタ１３２，１３３各
々の電流通路を介して、Ｖ₆′（ＶＣＣ）、Ｖ₄ 、Ｖ₃
（ＶＳＳ（＝０Ｖ））それぞれの電位を発生する。ここ
で、Ｖ₄ は、ヒステリシス曲線により２種類の分極点
（Ｑ₄ ,Ｑ₅ ）が得られる所定電位である。

【０３１４】各トランジスタ１３１〜１３３のゲート
は、クロック発生器１３４からの信号Ｃ７，Ｃ６，Ｃ５
によりそれぞれ制御される。なお、トランジスタ１３１
のゲートにはインバータ１３５を介して信号Ｃ７の反転
信号が供給される。

【０３１５】これら発生される各電位は、トランスファ
ーゲート１３７を介してビット線に伝達される。トラン
スファーゲート１３７は信号ＷＩＮＴ（ライト・インタ
ーナル）により制御される。１３６はトランスファーゲ
ート１３７のＰチャネルＭＯＳトランジスタ側に信号Ｗ
ＩＮＴの反転信号を供給するためのインバータである。

【０３１６】図３０は、２つのＩ／Ｏ線対（Ｉ／Ｏ0 ，
ＢＩ／Ｏ0 の相補線対とＩ／Ｏ1 ，ＢＩ／Ｏ1 の相補線
対）に伝達されたデータを、図２８の３つのセンスアン
プに対応する各ＤＱ線対（ＤＱ6 ，ＢＤＱ6 〜ＤＱ8 ，
ＢＤＱ8 の各相補線対）へのデータに変換する変換回路
を示す回路図である。

【０３１７】ＤＱ6 は、Ｉ／Ｏ0 ，1 の信号を入力する
ＮＯＲゲート１４１の出力を反転させるインバータ１４
２の出力である。ＢＤＱ6 は、ＢＩ／Ｏ0 ，1 の信号を
入力するＮＡＮＤゲート１４３の出力を反転させるイン
バータ１４４の出力である。

【０３１８】ＤＱ7 は、Ｉ／Ｏ1 をインバータ１４５，
１４６の直列回路に通した出力である。ＢＤＱ7 は、Ｂ
Ｉ／Ｏ1 をインバータ１４７，１４８の直列回路に通し
た出力である。

【０３１９】ＤＱ8 は、Ｉ／Ｏ0 ，1 の信号を入力する
ＮＡＮＤゲート１４９の出力を反転させるインバータ１
５０の出力である。ＢＤＱ8 は、ＢＩ／Ｏ0 ，Ｉ／Ｏ1
の信号を入力するＮＯＲゲート１５１の出力を反転させ
るインバータ１５２の出力である。

【０３２０】図３１は、図２８の３つのセンスアンプに
対応する各ＤＱ線対（ＤＱ6 ，ＢＤＱ6 〜ＤＱ8 ，ＢＤ
Ｑ8 の各相補線対）に伝達されたデータを、２つのＩ／
Ｏ線対（Ｉ／Ｏ0 ，ＢＩ／Ｏ0 及びＩ／Ｏ1 ，ＢＩ／Ｏ
1 の各相補線対）へのデータに変換する変換回路を示す
回路図である。

【０３２１】Ｉ／Ｏ0 は、ＤＱ6 とＢＤＱ7 の信号を入
力するＮＡＮＤゲート１６１、ＤＱ7 とＢＤＱ8 の信号
を入力するＮＡＮＤゲート１６２の各出力を入力するＮ
ＡＮＤゲート１６３の出力である。

【０３２２】ＢＩ／Ｏ0 は、ＢＤＱ6 とＢＤＱ7 の信号
を入力するＮＡＮＤゲート１６４、ＤＱ7 とＢＤＱ8 の
信号を入力するＮＡＮＤゲート１６５の各出力を入力す
るＮＡＮＤゲート１６６の出力である。

【０３２３】Ｉ／Ｏ1 は、ＤＱ7 の信号をインバータ１
６７，１６８の直列回路に通した出力である。ＢＩ／Ｏ
1 は、ＢＤＱ7 の信号をインバータ１６９，１７０の直
列回路に通した出力である。

【０３２４】図３２は、図２８のメモリの読み出し／書
き込み動作に関わる各部の波形を示すタイミングチャー
トである。また、図３３は、読み出された任意の電荷に
対応したデータの再書き込み時のビット線電位の変化を
示すタイミングチャートである。なお、図３３には、再
書き込み時においてセンスアンプ，ビット線間の伝達経
路を制御する信号ＶＲＷk 1 ，ＶＲＷk 2 を示した。図
２８や前記図１１、及び図２３のヒステリシス特性曲線
も参照して、メモリセルからの多値データの読み出し及
び再書き込みについて説明する。

【０３２５】(i) まず、始めに、ＥＱＬ信号を下降さ
せＢＬ対のＶＳＳへのイコライズをやめる。次に、図２
８に示したプリチャージトランジスタ１８，１９をオン
にし（ＶｐｒをＶＰＰにする）、センスアンプ回路部１
１４のＢＬ，ＢＢＬは電源電圧ＶＣＣに、メモリセル領
域のＢＬ，ＢＢＬはＶＣＣ−Ｖth（Ｖthは電荷転送デバ
イス２５，２６のしきい値電圧）にプリチャージする。
この時、前記図１１に示したトランジスタＰＭＯＳk と
／ＰＭＯＳk の共通ゲートのノードＮ１は、Ｑｎk がオ
ン状態であることからＶＳＳ電位となっている。よっ
て、ＰＭＯＳk （及び／ＰＭＯＳk ）はオン状態で、全
ての部分ビット線ＢＬk ，ＢＢＬk は接続されている。

【０３２６】(ii) 次に、ロウアドレスに対応する所定
のワード線ＷＬを立ち上げてメモリセルのデータをＢＬ
に読み出す。ここでメモリセルのキャパシタには図１
（ａ）に示すように反強誘電体膜が使われており、図２
３のヒステリシス曲線に示したように、３種類の電圧
（ＶＳＮ−ＶＰＬにおけるＶ₃ ，Ｖ₄ ，Ｖ₆′）に対
し、４種類の情報を異なった分極量（Ｑ₃ 〜Ｑ₆′）の
形で蓄えることができる。

【０３２７】(iii) データがビット線ＢＬに読み出され
ると、この読み出された分極電荷量がＱ₃ ，Ｑ₄ ，Ｑ₅
の時は、電荷転送デバイス２５，２６がオンする。これ
により、センスアンプ側のビット線からメモリセルアレ
イ側のビット線に電荷が流れ、メモリセルアレイ側のビ
ット線ＢＬが再びＶＣＣ−Ｖthになるまで流れ続ける。
また、読み出された分極電荷量がＱ₆′の場合は、メモ
リセルアレイ側のビット線電位はむしろ少し上昇するの
で電荷転送デバイス２５，２６はオンしない。

【０３２８】(iv) 電荷の流出が終わった後、φＶの電
位をＶＳＳにすることによって、前記図１１の各センス
アンプＳ／Ａk 中のトランジスタＰＭＯＳk ，／ＰＭＯ
Ｓkをオフし、センスアンプ回路部１１４側のビット線
ＢＬ，ＢＢＬをそれぞれ切り離して３個に分割する（Ｂ
Ｌk ，ＢＢＬk ；k =6,7,8）。

【０３２９】(v) 次にダミーワード線ＤＷＬk を活性
化レベルにして参照電荷を読み出す。ここで、k ＝６か
らk ＝８のセンスアンプ部分においては、ＢＢＬk 側に
読み出す参照電位は全て異なっている。ワード線ＷＬが
立ち上がることによってビット線ＢＬ側に伝達された分
極電荷量をＱ_j （j ＝3,4,5 ）とすると、分割された各
ＢＬk にある電荷はＱ_j ／３となる。ここで、ＢＢＬk
側にはダミーセルを通じて以下の電荷を読み出す。

【０３３０】 ＢＢＬ6 ：｛（Ｑ3 ／３）＋（Ｑ4 ／３）｝／２ ＢＢＬ7 ：｛（Ｑ4 ／３）＋（Ｑ5 ／３）｝／２ ＢＢＬ8 ：｛（Ｑ6′／３）＋（Ｑ5 ／３）｝／２ (vi) 次に、ＳＡＰ，／ＳＡＮを変化させセンスアンプ
を起動することによって比較増幅を行う。これにより、
１メモリセルに格納される、４値の多値データが３組の
２値のデータに変換される。

【０３３１】分割された各センスアンプＳ／Ａk にラッ
チされたデータは、それぞれのカラム選択線ＣＳＬk を
選択することで、対応するＤＱ線対と電気的に接続され
る。後に示す［表１９］は４値の分極電荷量Ｑ_j に対し
て各ＤＱ線対ＤＱk 、ＢＤＱk に伝達されるデータとし
ての電位（１はハイレベル、０はローレベル）を示して
いる。各ＤＱ線対に伝達されたデータは、前記図３１の
変換回路を介して［表２０］に示すように変換された形
でＩ／Ｏ線を通じて外部に出力されることになる。

【０３３２】(vii) 次に、信号ＶＲを立ち下げることに
より、各センスアンプとビット線は切り離され、各セン
スアンプの２値データはノードＮ２に蓄積される。

【０３３３】(viii)次に、φＶをＶＣＣとしてトランジ
スタＰＭＯＳk ，／ＰＭＯＳk をオン状態とし、分割さ
れていたビット線ＢＬk 、ＢＢＬk を再び接続する。

【０３３４】(ix) 次に、ＥＱＬ信号を立ち上げ、図２
８に示すメモリセルアレイ回路部側のイコライズ回路部
１０２及び前記図１１に示すセンスアンプブロック中に
おけるイコライズ回路部によって、ビット線ＢＬ，ＢＢ
Ｌの電位を共にＶＳＳ（＝０Ｖ）とする。

【０３３５】(x) 次に、ＷＩＮＴ信号を立ち上げ、図
２９の電位供給回路によって、ビット線ＢＬ，ＢＢＬに
再書き込みのための電位を与えていく。具体的には信号
Ｃ5をＶＣＣから０Ｖに下げた後で、クロック発生器１
３４（カウンタ）によって、Ｃ6 →Ｃ7 →Ｃ6 の順でパ
ルスを発生させていき、反強誘電体メモリのプレートと
ストレージノード間の電位差（ＶＳＮ−ＶＰＬ）がＶ₃
→Ｖ₄ →Ｖ₆′→Ｖ₄となるような電位を発生させる。こ
こで、ＶＰＬはＶＳＳ（＝０Ｖ）であって、Ｖ₃ ＝０Ｖ
（ＶＳＳ）、Ｖ₆′＝ＶＣＣ、Ｖ₄ はＶ₃ とＶ₆′の間の
所定電位である。従って、メモリセルに対してＶ₃ を与
えるときビット線は０Ｖ（ＶＳＳ）、Ｖ₆′を与えると
きビット線はＶＣＣ、Ｖ₄ を与えるときビット線はＶＳ
ＳとＶＣＣの間の所定電位（Ｖ₄ に同じ）を伝達するこ
とになる。

【０３３６】以下にＣx ，ＶＲＷk1，ＶＲＷk2の具体的
な動作を［表２１］及び図２３を参考にしながら以下に
述べていく。

【０３３７】(x-1) 信号電荷としてＱ₃ が読み出され
た場合：ｔ1 からｔ7 のタイミングにおいて、ＶＲＷ6
1，71（Ｃ6 ，7 ）、ＶＲＷ82（Ｃ6 ）を選択していく
が、ＰＭＯＳ6 は常にオフ状態のままなので、ビット線
ＢＬの電位はＶＳＳのままであり、最後にＷＬを非活性
レベルとすることによって、メモリセルのストレージノ
ードにもＶＳＳが伝達される。この結果、メモリセルは
ＶＳＮ−ＶＰＬ＝Ｖ₃ の電位差（実質０Ｖ）に応じた再
書き込みがなされる。

【０３３８】このとき、ＤＱ線対には［表１９］に示す
ように３個の２値データとして、またＩ／Ｏ線対には図
３１の変換回路により［表２０］のように、「２値／２
ビット」の形でデータが出力される。

【０３３９】また、チップ外部よりメモリセルにデータ
を書き込んだ時は全く同様に［表２０］の形でデータを
Ｉ／Ｏに入力すると、図３０の変換回路によって３個の
２値データの形で各ＤＱ線対、すなわち、各部分ビット
線対（ＢＬk ，ＢＢＬk ）に書き込まれ、これを各セン
スアンプのノードＮ２に格納すれば、あとは読み出し後
の再書き込みと全く同様である。

【０３４０】(x-2) 信号電荷としてＱ₄ が読み出され
た場合：ｔ1 からｔ3 のタイミングにおいてＶＲＷ61
（Ｃ6 ）を選択した時はトランジスタＰＭＯＳ6 はオフ
しない。これにより、ビット線ＢＬにはＶＳＮ−ＶＰＬ
＝Ｖ₄ となるような電位、つまりＶ₄ が供給される。

【０３４１】その後ｔ3 からｔ5 にかけてＶＲＷ71（Ｃ
7 ）を選択した時にトランジスタＰＭＯＳ7 はオフす
る。よってＢＬはＶＳＳからＶ₄ の電位に上昇し、その
後そのままの状態を保ち、最後にＷＬを非活性レベルと
した時に、メモリセルはＶＳＮ−ＶＰＬ＝Ｖ₄ の電位差
に応じた再書き込みがなされる。

【０３４２】(x-3) 信号電荷としてＱ₆′が読み出さ
れた場合：ｔ1 からｔ3 のタイミングにおいてＶＲＷ61
（Ｃ6 ）を選択した時及びｔ3 からｔ5 のタイミングで
ＶＲＷ71（Ｃ7 ）を選択した時、トランジスタＰＭＯＳ
6 ，7 はいずれもオフしない。従って、ビット線ＢＬに
はＶＣＣの電位がかかる。その後、ｔ5 からｔ7 にかけ
てＶＲＷ82（Ｃ6 ）を選択した時にトランジスタＰＭＯ
Ｓ8 はオフするので、ビット線ＢＬはＶＳＳからＶ₄ を
経てＶＣＣまで上昇し、その後そのままの状態を保つ。
よって、最後にＷＬを非活性レベルにすることでメモリ
セルのストレージノードにもＶＣＣ電位が伝達される。
この結果、メモリセルはＶＳＮ−ＶＰＬ＝Ｖ₆ （＝ＶＣ
Ｃ）の電位差に応じた再書き込みがなされる。

【０３４３】(x-4) 信号電荷としてＱ₅ が読み出され
た場合：ｔ1 からｔ3 のタイミングにおいてＶＲＷ61
（Ｃ6 ）を選択した時及びｔ3 からｔ5 のタイミングで
ＶＲＷ71（Ｃ7 ）を選択した時、トランジスタＰＭＯＳ
6 ，7 はいずれもオフしない。この時点ではＢＬにはＶ
ＣＣ電位が加えられている。次にｔ7 からｔ9 のタイミ
ングでＶＲＷ82（Ｃ6 ）を選択した時、ＰＭＯＳ8 はオ
フせず、ビット線ＢＬにはＶＳＮ−ＶＰＬ＝Ｖ₄ となる
ような電位つまり、Ｖ₄ がかかる。

【０３４４】ここで注意すべきは、ＶＲＷ81でなく、Ｖ
ＲＷ82を選択することである。すなわち、ビット線ＢＬ
にかかる電位はＶＣＣからＶ₄ に下降し、最後にＷＬを
下げることによってメモリセルにＶ₄ の電位が書き込ま
れる。

【０３４５】ここで注目すべきは、一旦ＶＣＣに上った
後にＶ₄ まで下げられることにより、メモリセルに再書
き込みされた分極の状態は、図２３において、Ｑ₄ では
なくＱ₅ であるということである。

【０３４６】以下の表において、１はハイレベル、０は
ローレベルを表す。

【０３４７】

【表１９】

【０３４８】

【表２０】

【０３４９】

【表２１】

【０３５０】上記第７の実施形態では、３種類の電圧
（Ｖ₃ （＝０），Ｖ₄ ，Ｖ₆′）に対して４種類の分極
量（Ｑ₃ （＝０），Ｑ₄ ，Ｑ₅ ，Ｑ₆′）を対応させ
て、反強誘電体キャパシタを使ったメモリセルにデータ
として記憶させ、読み出し／書き込みさせる方法を示し
た。

【０３５１】すなわち、第７の実施形態におけるメモリ
セルは、反強誘電体膜を用いたキャパシタの両電極に関
しそのプレート電極に対するストレージノード電極の電
位差（ＶＳＮ−ＶＰＬ）を、０からＶ₄ →Ｖ₆′と高く
し、さらにＶ₆′_からＶ₄ へと低くしていく過程におい
て、キャパシタの両電極間におけるストレージノードの
分極量 ０，Ｑ₄ （Ｖ₄ ），Ｑ₆′（Ｖ₆′），Ｑ₅ （Ｖ
₄ ）に対応する４値（ｎ＝４）のデータを蓄積し、３個
（ｎ−１個）のセンスアンプに対し、それぞれ異なる参
照電荷または参照電位として、Ｑ_a ，Ｑ_b ，Ｑ_c または
Ｑ_a ／Ｃbt，Ｑ_b／Ｃbt，Ｑ_c ／Ｃbt（ここでＣbtはビ
ット線容量）、 ０＜Ｑ_a ≦Ｑ₄ ／３ Ｑ₄ ／３＜Ｑ_b ≦Ｑ₅ ／３ Ｑ₅ ／３＜Ｑ_c ≦Ｑ₆′／３ をそれぞれ与え、センス増幅を行った結果、センスアン
プそれぞれの保持するデータに応じて外部への読み出し
が可能であると共に、メモリセルへの書き込みのため上
記０→Ｖ₄ →Ｖ₆′→Ｖ₄ となるような電位がビット線
を通じて所定のタイミングで順次供給され、センスアン
プそれぞれの保持するデータに応じてメモリセルへの書
き込み電位の伝達が決まる。これにより、メモリセルに
データの再書き込みまたは必要に応じたデータの書き込
みがなされる。

【０３５２】読み出し後の再書き込み動作において（図
２８、図１１、［表１９］、［表２１］参照）、ゲート
制御用のトランジスタ７，８は、メモリセルへの書き込
み電位０→Ｖ₄ →Ｖ₆′→Ｖ₄ の供給に各々同期して、
所定のセンスアンプのデータ保持ノードのいずれか片方
の電位を分離制御用トランジスタＰＭＯＳk ，／ＰＭＯ
Ｓk のゲートに伝達するように選択されていく（ただ
し、０Ｖは初期設定で与えられる）。

【０３５３】分離制御用トランジスタＰＭＯＳk ，／Ｐ
ＭＯＳk がオフしたタイミングでの上記書き込み電位の
供給が、メモリセルへの再書き込み電位として反映され
る。メモリセルはこの再書き込み電位の供給のままワー
ド線がオフとなってメモリセルへの再書き込みが実現す
る。

【０３５４】すなわち、［表１９］の、メモリセルの各
データＱ₃ ，Ｑ₄ ，Ｑ₆′，Ｑ₅ に対応する各ＤＱ線対
の論理レベルの分類は、対応するセンスアンプ（Ｓ／Ａ
k ）それぞれの保持データの論理レベルの分類に相当す
る。これにより、［表２１］に従って書き込み電位の供
給を決定することにより、ワード線をオフした時点での
メモリセルへの再書き込み電位の伝達が最終的に決ま
る。

【０３５５】｛第８の実施形態｝図３４は、本発明の第
８の実施形態に係る反強誘電体キャパシタを用いた５値
情報記憶方式のダイナミックＲＡＭに関する、反強誘電
体キャパシタの電極間電位差と分極量の関係を表すヒス
テリシス曲線である。図１（ａ）と同様のメモリセルを
用い、４種類の電圧（Ｖ₃ （＝０），Ｖ₃₂，Ｖ₄ ，
Ｖ₆′）に対して５種類の分極量（Ｑ₃ （＝０），
Ｑ₃₂，Ｑ₄ ，Ｑ₅ ，Ｑ₆′）を対応させる。

【０３５６】この第８の実施形態は、前記第７の実施形
態における蓄積電荷のポイント（Ｑ ₃ ，Ｑ₄ ，Ｑ₅ ，Ｑ
₆′）に加えて、図３４の履歴曲線で示すような、Ｑ₃₂
のポイント（Ｖ₃₂：ヒステリシス曲線に至る前の直線上
の所定電位でＶ₄ とＶ₃ の間）を設定したことが第７の
実施形態に比べて異なっている。よって、ビット線電位
の発生も、上記各蓄積電荷のポイントに対応させるべ
く、各々Ｖ₃ （ＶＳＳ（＝０Ｖ））、Ｖ₃₂、Ｖ₄ 、
Ｖ₆′（ＶＣＣ）の４種類である。すなわち、セルに蓄
積させる電荷がＱ₃₂の場合、履歴曲線では０（Ｖ₃ ）か
ら出発し、Ｑ_{3 と}Ｑ₄の間のＱ₃₂に留まった状態とな
る。

【０３５７】図３４においても、前記第７の実施形態と
同様に、例えば分極量Ｑ₆′は、ヒステリシス曲線の飽
和領域を含むポイントに対応し、分極量Ｑ₃ は、ヒステ
リシス曲線に至る直線上のポイント（ここでの分極量は
実質的にゼロ）に対応する。さらに、分極量Ｑ₅ とＱ₄
互いの差はヒステリシス曲線上で実質的に最大になるポ
イントに対応することが望ましい。

【０３５８】このように、５つの分極量を設定する第８
の実施形態の場合、特に図示しないが、前記図２８のセ
ンスアンプ回路部１１４中のセンスアンプブロック数は
４個になる。この実施形態では、各センスアンプＳ／Ａ
k を便宜上k =6,7,8,9の４個とする。

【０３５９】従って、セルデータの読み出し時、４個に
分割されたビット線に対してダミーセルを通じて以下の
参照電荷が読み出される。

【０３６０】 ＢＢＬ6 ：｛（Ｑ3 ／４）＋（Ｑ32／４）｝／２ ＢＢＬ7 ：｛（Ｑ32／４）＋（Ｑ4 ／４）｝／２ ＢＢＬ8 ：｛（Ｑ4 ／４）＋（Ｑ5 ／４）｝／２ ＢＢＬ9 ：｛（Ｑ6′／４）＋（Ｑ5 ／４）｝／２ 各センスアンプを起動して比較増幅し、各ＤＱ線対に伝
達されることにより、１メモリセルに格納される５値に
区別されるうちの任意の多値データが、４組の２値のデ
ータの形に変換されることになる（［表２２］）。ま
た、［表２３］に示すようなＩ／Ｏ線対のデータに変換
される変換回路（図示せず）を介して外部に出力される
ことになる。

【０３６１】読み出されたデータの再書き込みについて
も第７の実施形態と同様に、ビット線ＢＬ，ＢＢＬに所
定のタイミングで再書き込みのための電位、すなわち、
０，Ｖ₃₂，Ｖ₄ ，そしてＶ₆′を経てのＶ₄ を与えてい
く。ＶＲＷk1，ＶＲＷk2（k =0,1,2,3のいずれか）の具
体的な動作を、［表２４］に示す。

【０３６２】以下の表において、１はハイレベル、０は
ローレベルを表す。

【０３６３】

【表２２】

【０３６４】

【表２３】

【０３６５】

【表２４】

【０３６６】また、チップ外部からのデータの書き込み
も、上述の読み出しの後の再書き込みと同様な動作によ
り可能である。すなわち、Ｉ／Ｏ線対に応じたデータを
各ＤＱ線対すなわち部分的ＢＬ線対に応じたデータに変
換し、再書き込みの時と同様に、メモリセルへの書き込
みを行えばよい。

【０３６７】上記第８の実施形態では、４種類の電圧
（Ｖ₃ （＝０），Ｖ₃₂，Ｖ₄ ，Ｖ₆′）に対して５種類
の分極量（Ｑ₃ （＝０），Ｑ₃₂ ，Ｑ₄ ，Ｑ₅ ，Ｑ₆′）
を対応させて、反強誘電体キャパシタを使ったメモリセ
ルにデータとして記憶させ、読み出し／書き込みさせる
方法を示した。

【０３６８】すなわち、第８の実施形態におけるメモリ
セルは、反強誘電体膜を用いたキャパシタの両電極に関
しそのプレート電極に対するストレージノード電極の電
位差（ＶＳＮ−ＶＰＬ）を、０からＶ₃₂→Ｖ₄ →Ｖ₆ と
高くし、さらにＶ_{6 から}Ｖ₄へと低くしていく過程にお
いて、キャパシタの両電極間におけるストレージノード
の分極量 ０，Ｑ₃₂（Ｖ₃₂），Ｑ₄ （Ｖ₄ ），Ｑ₆′
（Ｖ₆′），Ｑ₅ （Ｖ₄ ）に対応する５値（ｎ＝５）の
データを蓄積し、４個（ｎ−１個）のセンスアンプに対
し、それぞれ異なる参照電荷または参照電位として、Ｑ
_a ，Ｑ_b ，Ｑ_c ，Ｑ _d またはＱ_a ／Ｃbt，Ｑ_b ／Ｃbt，
Ｑ_c ／Ｃbt，Ｑ_d ／Ｃbt（ここでＣbtはビット線容
量）、 ０＜Ｑ_a ≦Ｑ₃₂／４ Ｑ₃₂／４＜Ｑ_b ≦Ｑ₄ ／４ Ｑ₄ ／４＜Ｑ_c ≦Ｑ₅ ／４ Ｑ₅ ／４＜Ｑ_d ≦Ｑ₆′／４ をそれぞれ与え、センス増幅を行った結果、センスアン
プそれぞれの保持するデータに応じて外部への読み出し
が可能であると共に、メモリセルへの書き込みのため上
記０→Ｖ₃₂→Ｖ₄ →Ｖ₆′→Ｖ₄ となるような電位がビ
ット線を通じて所定のタイミングで順次供給され、セン
スアンプそれぞれの保持するデータに応じてメモリセル
への書き込み電位の伝達が決まる。これにより、メモリ
セルにデータの再書き込みまたは必要に応じたデータの
書き込みがなされる。

【０３６９】読み出し後の再書き込み動作において（図
２８、図１１、［表２２］、［表２４］参照）、ゲート
制御用のトランジスタ７，８は、メモリセルへの書き込
み電位０→Ｖ₃₂→Ｖ₄ →Ｖ₆′→Ｖ₄ の供給に各々同期
して、所定のセンスアンプのデータ保持ノードのいずれ
か片方の電位を分離制御用トランジスタＰＭＯＳk ，／
ＰＭＯＳk のゲートに伝達するように選択されていく
（ただし、０Ｖは初期設定で与えられる）。

【０３７０】分離制御用トランジスタＰＭＯＳk ，／Ｐ
ＭＯＳk がオフしたタイミングでの上記書き込み電位の
供給が、メモリセルへの再書き込み電位として反映され
る。メモリセルはこの再書き込み電位の供給のままワー
ド線がオフとなってメモリセルへの再書き込みが実現す
る。

【０３７１】すなわち、［表２２］の、メモリセルの各
データＱ₃ ，Ｑ₃₂，Ｑ₄ ，Ｑ₆′，Ｑ₅ に対応する各Ｄ
Ｑ線対の論理レベルの分類は、対応するセンスアンプ
（Ｓ／Ａk ）それぞれの保持データの論理レベルの分類
に相当する。これにより、［表２４］に従って書き込み
電位の供給を決定することにより、ワード線をオフした
時点でのメモリセルへの再書き込み電位の伝達が最終的
に決まる。

【０３７２】［表２４］によれば、書き込み電位０Ｖ
（初期設定値）→Ｖ₃₂→Ｖ₄ →Ｖ₆′→Ｖ₄ の供給のタ
イミングを時系列的に分けると共に、このタイミングに
同期させて各センスアンプの保持データを分離制御用ト
ランジスタＰＭＯＳk ，／ＰＭＯＳk のオン／オフ制御
に反映させる。

【０３７３】つまり、［表２４］に示すように、ＶＲＷ
k1，ＶＲＷk2の論理レベルで、対応するセンスアンプＳ
／Ａk 中のゲート制御用のトランジスタ７，８を導通制
御し、センスアンプの保持データレベルに従って分離制
御用トランジスタＰＭＯＳk，／ＰＭＯＳk をオン／オ
フ制御する。これにより、メモリセル側へのビット線電
位供給が次のように制御される。

【０３７４】第１期間（t1-t2-t3）では、分極量Ｑ
₃ （実質分極量ゼロ）のデータを有していたメモリセル
に対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₃₂になる電
位）の供給が遮断される。

【０３７５】第２期間（t3-t4-t5）では、分極量Ｑ₃ ま
たはＱ₃₂のデータを有していたメモリセルに対して書き
込み電位（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供給が
遮断される。

【０３７６】第３期間（t5-t6-t7）では、分極量Ｑ₃ ，
Ｑ₃₂，Ｑ₄ のうちいずれかのデータを有していたメモリ
セルに対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₆′に
なる電位）の供給が遮断される。

【０３７７】第４期間（t7-t8-t9（ワード線非活性とす
るまで））では、分極量Ｑ₃ ，Ｑ₃₂，Ｑ₄ ，Ｑ₆′のう
ちいずれかのデータを有していたメモリセルに対して書
き込み電位（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供給
が遮断される。

【０３７８】このように、上記各ビット線電位の供給期
間を経て、ワード線を非活性とすることにより、メモリ
セルがデータとして持っていた分極量に従ったセンスア
ンプの保持情報を用いて反強誘電体キャパシタを使った
メモリセルに、読み出された時と同じデータ（分極量）
が再書き込みされる。

【０３７９】｛第９の実施形態｝図３５は、本発明の第
９の実施形態に係る反強誘電体キャパシタを用いた４値
情報記憶方式のダイナミックＲＡＭに関する、反強誘電
体キャパシタの電極間電位差と分極量の関係を表すヒス
テリシス曲線である。図１（ａ）と同様のメモリセルを
用い、３種類の電圧（Ｖ₃₂，Ｖ₄ ，Ｖ₆′）に対して４
種類の分極量（Ｑ_{3 2}，Ｑ₄ ，Ｑ₅ ，Ｑ₆′）を対応させ
る。

【０３８０】この第９の実施形態は、前記第８の実施形
態における蓄積電荷のＱ3 のポイント（Ｖ₃ （＝０））
を蓄積電荷のポイントとして使用しないことが第８の実
施形態に比べて異なっている。ビット線電位の発生は、
各々Ｖ₃ （ＶＳＳ（＝０Ｖ））、Ｖ₃₂、Ｖ₄ 、Ｖ₆′
（ＶＣＣ）である。そのうち、Ｖ₃₂、Ｖ₄ 、Ｖ₆′の３
種類を蓄積電荷のポイントに対応させる。

【０３８１】図３５においても、上記第８の実施形態と
同様に、例えば分極量Ｑ₆′は、ヒステリシス曲線の飽
和領域を含むポイントに対応し、分極量Ｑ₃₂は、ヒステ
リシス曲線に至る直線上で分極量ゼロでないポイントに
対応する。さらに、分極量Ｑ ₅ とＱ₄ 互いの差はヒステ
リシス曲線上で実質的に最大になるポイントに対応する
ことが望ましい。

【０３８２】このように、４つの分極量を設定する第９
の実施形態の場合、前記図２８と同様にセンスアンプ回
路部１１４中のセンスアンプブロック数は３個になる
（Ｓ／Ａk ；k =6,7,8）。

【０３８３】従って、セルデータの読み出し時、３個に
分割されたビット線に対してダミーセルを通じて以下の
参照電荷が読み出される。

【０３８４】 ＢＢＬ6 ：｛（Ｑ32／４）＋（Ｑ4 ／４）｝／２ ＢＢＬ7 ：｛（Ｑ4 ／４）＋（Ｑ5 ／４）｝／２ ＢＢＬ8 ：｛（Ｑ6′／４）＋（Ｑ5 ／４）｝／２ 各センスアンプを起動して比較増幅し、各ＤＱ線対に伝
達されることにより、１メモリセルに格納される、４値
に区別されるうちの任意の多値データが３組の２値のデ
ータの形に変換されることになる（［表２５］）。ま
た、［表２６］に示すようなＩ／Ｏ線対のデータに変換
される変換回路（図示せず）を介して外部に出力される
ことになる。

【０３８５】読み出されたデータの再書き込みについて
も第７の実施形態と同様に、ビット線ＢＬ，ＢＢＬに所
定のタイミングで再書き込みのための電位、すなわち、
Ｖ₃₂，Ｖ₄ ，そしてＶ₆′を経てのＶ₄ を与えていく。
ＶＲＷk1，ＶＲＷk2（k =0,1,2のいずれか）の具体的な
動作を、［表２７］に示す。

【０３８６】以下の表において、１はハイレベル、０は
ローレベルを表す。

【０３８７】

【表２５】

【０３８８】

【表２６】

【０３８９】

【表２７】

【０３９０】また、チップ外部からのデータの書き込み
も、上述の読み出しの後の再書き込みと同様な動作によ
り可能である。すなわち、Ｉ／Ｏ線対に応じたデータを
各ＤＱ線対すなわち部分的ＢＬ線対に応じたデータに変
換し、再書き込みの時と同様に、メモリセルへの書き込
みを行えばよい。

【０３９１】上記第９の実施形態では、３種類の電圧
（Ｖ₃₂，Ｖ₄ ，Ｖ₆′）に対して４種類の分極量
（Ｑ₃₂ ，Ｑ₄ ，Ｑ₅ ，Ｑ₆′）を対応させて、反強誘電
体キャパシタを使ったメモリセルにデータとして記憶さ
せ、読み出し／書き込みさせる方法を示した。

【０３９２】すなわち、第９の実施形態におけるメモリ
セルは、反強誘電体膜を用いたキャパシタの両電極に関
しそのプレート電極に対するストレージノード電極の電
位差（ＶＳＮ−ＶＰＬ）を、０からＶ₃₂→Ｖ₄ →Ｖ₆ と
高くし、さらにＶ_{6 から}Ｖ₄へと低くしていく過程にお
いて、キャパシタの両電極間におけるストレージノード
の分極量 Ｑ₃₂（Ｖ₃₂），Ｑ₄ （Ｖ₄ ），Ｑ₆′
（Ｖ₆′），Ｑ₅ （Ｖ₄ ）に対応する４値（ｎ＝４）の
データを蓄積し、３個（ｎ−１個）のセンスアンプに対
し、それぞれ異なる参照電荷または参照電位として、Ｑ
_a ，Ｑ_b ，Ｑ_c またはＱ _a ／Ｃbt，Ｑ_b ／Ｃbt，Ｑ_c ／
Ｃbt，（ここでＣbtはビット線容量）、 Ｑ₃₂／３＜Ｑ_b ≦Ｑ₄ ／３ Ｑ₄ ／３＜Ｑ_c ≦Ｑ₅ ／３ Ｑ₅ ／３＜Ｑ_d ≦Ｑ₆′／３ をそれぞれ与え、センス増幅を行った結果、センスアン
プそれぞれの保持するデータに応じて外部への読み出し
が可能であると共に、メモリセルへの書き込みのため上
記Ｖ₃₂→Ｖ₄ →Ｖ₆′→Ｖ₄ となるような電位がビット
線を通じて所定のタイミングで順次供給され、センスア
ンプそれぞれの保持するデータに応じてメモリセルへの
書き込み電位の伝達が決まる。これにより、メモリセル
にデータの再書き込みまたは必要に応じたデータの書き
込みがなされる。

【０３９３】読み出し後の再書き込み動作において（図
２８、図１１、［表２５］、［表２７］）、ゲート制御
用のトランジスタ７，８は、メモリセルへの書き込み電
位Ｖ ₃₂→Ｖ₄ →Ｖ₆′→Ｖ₄ の供給に各々同期して、所
定のセンスアンプのデータ保持ノードのいずれか片方の
電位を分離制御用トランジスタＰＭＯＳk ，／ＰＭＯＳ
k のゲートに伝達するように選択されていく（ただし、
初期設定では０Ｖが与えられる）。

【０３９４】分離制御用トランジスタＰＭＯＳk ，／Ｐ
ＭＯＳk がオフしたタイミングでの上記書き込み電位の
供給が、メモリセルへの再書き込み電位として反映され
る。メモリセルはこの再書き込み電位の供給のままワー
ド線がオフとなってメモリセルへの再書き込みが実現す
る。

【０３９５】すなわち、［表２５］の、メモリセルの各
データＱ₃₂，Ｑ₄ ，Ｑ₆′，Ｑ₅ に対応する各ＤＱ線対
の論理レベルの分類は、対応するセンスアンプ（Ｓ／Ａ
k ）それぞれの保持データの論理レベルの分類に相当す
る。これにより、［表２７］に従って書き込み電位の供
給を決定することにより、ワード線をオフした時点での
メモリセルへの再書き込み電位の伝達が最終的に決ま
る。

【０３９６】［表２７］によれば、初期設定０Ｖから書
き込み電位Ｖ₃₂→Ｖ₄ →Ｖ₆′→Ｖ₄ の供給のタイミング
を時系列的に分けると共に、このタイミングに同期させ
て各センスアンプの保持データを分離制御用トランジス
タＰＭＯＳk ，／ＰＭＯＳk のオン／オフ制御に反映さ
せる。

【０３９７】つまり、［表２７］に示すように、ＶＲＷ
k1，ＶＲＷk2の論理レベルで、対応するセンスアンプＳ
／Ａk 中のゲート制御用のトランジスタ７，８を導通制
御し、センスアンプの保持データレベルに従って分離制
御用トランジスタＰＭＯＳk，／ＰＭＯＳk をオン／オ
フ制御する。これにより、メモリセル側へのビット線電
位供給が次のように制御される。

【０３９８】第１期間（t1-t2-t3）では、所定分極量の
データを有していたいずれのメモリセルに対しても遮断
されることなく書き込み電位（ＶＳＮ−ＶＰＬがＶ₃₂に
なる電位）が供給される。

【０３９９】第２期間（t3-t4-t5）では、分極量Ｑ₃₂の
データを有していたメモリセルに対して書き込み電位
（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供給が遮断され
る。

【０４００】第３期間（t5-t6-t7）では、分極量Ｑ₃₂，
Ｑ₄ のうちいずれかのデータを有していたメモリセルに
対して書き込み電位（ＶＳＮ−ＶＰＬがＶ₆′になる電
位）の供給が遮断される。

【０４０１】第４期間（t7-t8-t9（ワード線非活性とす
るまで））では、分極量Ｑ₃₂，Ｑ₄，Ｑ₆′のうちいずれ
かのデータを有していたメモリセルに対して書き込み電
位（ＶＳＮ−ＶＰＬがＶ₄ になる電位）の供給が遮断さ
れる。

【０４０２】このように、上記各ビット線電位の供給期
間を経て、ワード線を非活性とすることにより、メモリ
セルがデータとして持っていた分極量に従ったセンスア
ンプの保持情報を用いて反強誘電体キャパシタを使った
メモリセルに、読み出された時と同じデータ（分極量）
が再書き込みされる。

【０４０３】以上、各実施形態の構成によれば、ダイナ
ミック型半導体記憶装置として、少なくとも１個の反強
誘電体膜を用いたキャパシタと、このキャパシタに直列
に接続された少なくとも１個のスイッチ素子とを備えた
メモリセルを構成して、反強誘電体キャパシタの一方の
電極を基準にした場合の、２つのヒステリシス曲線と両
者を結ぶ直線からなる電極間の電位差と分極量を表す関
数上で、少なくとも反強誘電体キャパシタ電極間に加え
る１種類の電位差に２種類の分極量を対応させ、多値デ
ータとして記憶、読み出し／書き込みができる。すなわ
ち、反強誘電体特有のヒステリシス曲線により、ｎ通り
のメモリセル電位に対し、最大で２×ｎ個の情報を対応
させることのできる、高集積な多値メモリが実現でき
る。

【０４０４】

【発明の効果】以上説明したように本発明によれば、デ
ータの書き込みの際に、メモリセルキャパシタのプレー
ト電極とストレージノードの間の電圧を変えることによ
り、１メモリセルに３値以上の分極量を蓄積させる。こ
れにより、反強誘電体メモリを適用した、１メモリセル
キャパシタに３値以上の分極量をデータとして記憶させ
ることのできる、ビットコストが安く、かつ記憶容量を
増大させる多値反強誘電体メモリを提供することができ
る。

【図面の簡単な説明】

【図１】本発明の基本的な実施形態に係る多値反強誘電
体メモリの、（ａ）は１つのメモリセルの構成を示す等
価回路図、及び、（ｂ）は（ａ）の反強誘電体キャパシ
タの電極間電位差と分極量の関係を表すヒステリシス曲
線の特性図。

【図２】比較のため強誘電体のヒステリシス曲線を示す
特性図。

【図３】本発明の第１実施形態に係り、図１のメモリセ
ルに第１の多値データを書き込む際のキャパシタ電極間
の電位変化を時刻ｔ0 〜ｔ16に従って示す特性図。

【図４】本発明の第１実施形態に係り、図１のメモリセ
ルに第２の多値データを書き込む際のキャパシタ電極間
の電位変化を時刻ｔ0 〜ｔ16に従って示す特性図。

【図５】本発明の第１実施形態に係り、図１のメモリセ
ルに第３の多値データを書き込む際のキャパシタ電極間
の電位変化を時刻ｔ0 〜ｔ16に従って示す特性図。

【図６】本発明の第１実施形態に係り、図１のメモリセ
ルに第４の多値データを書き込む際のキャパシタ電極間
の電位変化を時刻ｔ0 〜ｔ16に従って示す特性図。

【図７】本発明の第１実施形態に係り、図１のメモリセ
ルに第５の多値データを書き込む際のキャパシタ電極間
の電位変化を時刻ｔ0 〜ｔ16に従って示す特性図。

【図８】本発明の第１実施形態に係り、図１のメモリセ
ルに第６の多値データを書き込む際のキャパシタ電極間
の電位変化を時刻ｔ0 〜ｔ16に従って示す特性図。

【図９】本発明の第１実施形態に係り、図１のメモリセ
ルに第７の多値データを書き込む際のキャパシタ電極間
の電位変化を時刻ｔ0 〜ｔ16に従って示す特性図。

【図１０】本発明の第１実施形態に係る、図１（ａ）の
メモリセル構造を有して構成される多値反強誘電体メモ
リの概略構成を示す回路図。

【図１１】図１０または図２８におけるセンスアンプ回
路部中の１個のセンスアンプブロックＳ／Ａk の構成を
示す回路図。

【図１２】図１０中のビット線の多値電位を発生する電
位供給回路の構成を示す回路図。

【図１３】３つのＩ／Ｏ線対に伝達されたデータを、図
１０の６つのセンスアンプに対応する各ＤＱ線対へのデ
ータに変換する変換回路を示す回路図。

【図１４】図１０の６つのセンスアンプに対応する各Ｄ
Ｑ線対に伝達されたデータを、３つのＩ／Ｏ線対へのデ
ータに変換する変換回路を示す回路図。

【図１５】図１０のメモリの読み出し／書き込み動作に
関わる各部の波形を示すタイミングチャート。

【図１６】再書き込み時においてセンスアンプ，ビット
線間の伝達経路を制御する信号波形及び、読み出された
第１の電荷に対応したデータの再書き込み時のビット線
電位の変化を示すタイミングチャート。

【図１７】読み出された第２の電荷に対応したデータの
再書き込み時のビット線電位の変化を示すタイミングチ
ャート。

【図１８】本発明の第２の実施形態に係る反強誘電体キ
ャパシタを用いた８値情報記憶方式のダイナミックＲＡ
Ｍに関する、反強誘電体キャパシタの電極間電位差と分
極量の関係を表すヒステリシス曲線図。

【図１９】本発明の第３の実施形態に係る反強誘電体キ
ャパシタを用いた６値情報記憶方式のダイナミックＲＡ
Ｍに関する、反強誘電体キャパシタの電極間電位差と分
極量の関係を表すヒステリシス曲線図。

【図２０】本発明の第４の実施形態に係る反強誘電体キ
ャパシタを用いた５値情報記憶方式のダイナミックＲＡ
Ｍに関する、反強誘電体キャパシタの電極間電位差と分
極量の関係を表すヒステリシス曲線図。

【図２１】本発明の第５の実施形態に係る反強誘電体キ
ャパシタを用いた６値情報記憶方式のダイナミックＲＡ
Ｍに関する、反強誘電体キャパシタの電極間電位差と分
極量の関係を表すヒステリシス曲線図。

【図２２】本発明の第６の実施形態に係る反強誘電体キ
ャパシタを用いた４値情報記憶方式のダイナミックＲＡ
Ｍに関する、反強誘電体キャパシタの電極間電位差と分
極量の関係を表すヒステリシス曲線図。

【図２３】本発明の第７の実施形態に係る反強誘電体キ
ャパシタを用いた４値情報記憶方式のダイナミックＲＡ
Ｍに関する、反強誘電体キャパシタの電極間電位差と分
極量の関係を表すヒステリシス曲線図。

【図２４】本発明の第７実施形態に係り、図２３の履歴
曲線を利用して図１（ａ）のメモリセルに第１の多値デ
ータを書き込む際のキャパシタ電極間の電位変化を時刻
ｔ0 〜ｔ8 に従って示す特性図。

【図２５】本発明の第７実施形態に係り、図２３の履歴
曲線を利用して図１（ａ）のメモリセルに第２の多値デ
ータを書き込む際のキャパシタ電極間の電位変化を時刻
ｔ0 〜ｔ8 に従って示す特性図。

【図２６】本発明の第７実施形態に係り、図２３の履歴
曲線を利用して図１（ａ）のメモリセルに第３の多値デ
ータを書き込む際のキャパシタ電極間の電位変化を時刻
ｔ0 〜ｔ8 に従って示す特性図。

【図２７】本発明の第７実施形態に係り、図２３の履歴
曲線を利用して図１（ａ）のメモリセルに第４の多値デ
ータを書き込む際のキャパシタ電極間の電位変化を時刻
ｔ0 〜ｔ8 に従って示す特性図。

【図２８】本発明の第７実施形態に係る、図１（ａ）の
メモリセル構造を有して構成される多値反強誘電体メモ
リの概略構成を示す回路図。

【図２９】図２８中のビット線の多値電位を発生する電
位供給回路の構成を示す回路図。

【図３０】２つのＩ／Ｏ線対に伝達されたデータを、図
２８の３つのセンスアンプに対応する各ＤＱ線対へのデ
ータに変換する変換回路を示す回路図。

【図３１】図２８の３つのセンスアンプに対応する各Ｄ
Ｑ線対に伝達されたデータを、２つのＩ／Ｏ線対へのデ
ータに変換する変換回路を示す回路図。

【図３２】図２８のメモリの読み出し／書き込み動作を
示すタイミングチャート。

【図３３】本発明の第７の実施形態に係る、再書き込み
時においてセンスアンプ，ビット線間の伝達経路を制御
する信号波形及び読み出された任意の電荷に対応したデ
ータの再書き込み時のビット線電位の変化を示すタイミ
ングチャート。

【図３４】本発明の第８の実施形態に係る反強誘電体キ
ャパシタを用いた５値情報記憶方式のダイナミックＲＡ
Ｍに関する、反強誘電体キャパシタの電極間電位差と分
極量の関係を表すヒステリシス曲線図。

【図３５】本発明の第９の実施形態に係る反誘電体キャ
パシタを用いた４値情報記憶方式のダイナミックＲＡＭ
に関する、反強誘電体キャパシタの電極間電位差と分極
量の関係を表すヒステリシス曲線図。

【符号の説明】

ＡＦＣ…反強誘電体膜を用いたキャパシタ Ｔｒ…ＭＯＳ ＦＥＴ ＭＣ…メモリセル １０１…メモリセルアレイ部 １０２…イコライズ回路部 １０３…電荷転送部 １０４，１１４…センスアンプ回路部 １０５，１１５…電位供給回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ３７１ 21/8247 29/788 29/792

Claims (24)

【特許請求の範囲】
1. 【請求項１】 メモリセルとして少なくとも１個の反強
   誘電体膜を用いたキャパシタと、このキャパシタに直列
   に接続された少なくとも１個のスイッチ素子とを備え、 前記キャパシタの一方の電極を基準にした場合の、２つ
   のヒステリシス曲線と両者を結ぶ直線からなる電極間の
   電位差と分極量を表す関数上で、前記キャパシタの電極
   間に加える所定の電位差に２種類の分極量を対応させ、
   前記メモリセルに信号電荷に応じたデータとして蓄積す
   ることを特徴とするダイナミック型半導体記憶装置。
2. 【請求項２】 前記キャパシタの電極間に加える所定の
   電位差は、前記２種類の分極量が前記ヒステリシス曲線
   で実質的に最大の差を有するように決められることを特
   徴とする請求項１記載のダイナミック型半導体記憶装
   置。
3. 【請求項３】 前記２つのヒステリシス曲線両方で、前
   記キャパシタの電極間に加えるそれぞれ所定の電位差に
   ２種類の分極量を対応させることを特徴とする請求項１
   記載のダイナミック型半導体記憶装置。
4. 【請求項４】 前記メモリセルは他に、前記関数上で、
   前記ヒステリシス曲線の飽和領域の分極量に対応させた
   信号電荷を蓄積することを特徴とする請求項１から３い
   ずれかに記載のダイナミック型半導体記憶装置。
5. 【請求項５】 前記メモリセルは他に、前記関数上で、
   前記直線上の任意の分極量に対応させた信号電荷を蓄積
   することを特徴とする請求項１から３いずれかに記載の
   ダイナミック型半導体記憶装置。
6. 【請求項６】 前記直線上の任意の分極量は、実質的に
   分極していない前記直線上の中点を含むことを特徴とす
   る請求項５記載のダイナミック型半導体記憶装置。
7. 【請求項７】 メモリセルとして１個の反強誘電体膜を
   用いたキャパシタと、このキャパシタに直列に接続され
   た１個のスイッチ素子とを備え、 前記キャパシタの一方の電極を基準にした場合の、２つ
   のヒステリシス曲線と両者を結ぶ直線からなる電極間の
   電位差と分極量を表す関数上で、前記キャパシタの電極
   間の電位差を下降させて上昇させるその途中、または上
   昇させて下降させるその途中で、前記電位差に応じた分
   極量を前記メモリセルに信号電荷として蓄積することを
   特徴とするダイナミック型半導体記憶装置。
8. 【請求項８】 前記キャパシタの電極間の電位差の上昇
   中と下降中にそれぞれ互いに異なる分極量を略等しい電
   位差で前記メモリセルに信号電荷として蓄積することを
   特徴とする請求項７記載のダイナミック型半導体記憶装
   置。
9. 【請求項９】 前記電極間の電位差の最大値は２つのヒ
   ステリシス曲線それぞれの飽和領域に存在することを特
   徴とする請求項７記載のダイナミック型半導体記憶装
   置。
10. 【請求項１０】 メモリセルとして１個の反強誘電体膜
    を用いたキャパシタと、このキャパシタに直列に接続さ
    れた１個のスイッチ素子とを備え、 前記キャパシタの一方の電極を基準にした場合の、２つ
    のヒステリシス曲線と両者を結ぶ直線からなる電極間の
    電位差と分極量を表す関数上で、前記電極間の電位差が
    前記スイッチ素子を通じて時系列的に変化しながら与え
    られ、前記スイッチ素子を選択的にオフすることによっ
    てそれまで与えられていた前記電位差に応じた分極量を
    前記メモリセルに信号電荷として蓄積することを特徴と
    するダイナミック型半導体記憶装置。
11. 【請求項１１】 前記メモリセルは、ｎ個の分極量に対
    応させたｎ値のデータとして前記信号電荷を蓄積するも
    のであって、 前記メモリセルに電気的に接続され、互いに分割可能な
    （ｎ−１）対の各部分ビット線を備えたビット線対と、
    前記（ｎ−１）対の各部分ビット線の電位をそれぞれ異
    なる参照電位または参照電荷と比較する（ｎ−１）個の
    センスアンプとを具備したことを特徴とする請求項１０
    記載のダイナミック型半導体記憶装置。
12. 【請求項１２】 前記各センスアンプに読み出された
    （ｎ−１）組の２値データを、ｍビットの形で出力する
    変換回路を備え、かつｍとｎの関係は２^m-1 ＜ｎ≦２^m
    であることを特徴とする請求項１１記載のダイナミック
    型半導体記憶装置。
13. 【請求項１３】 ｍビットの形でチップ外部より入力さ
    れたデータが、（ｎ−１）組の２値データとして（ｎ−
    １）個の各部分ビット線に供給できる変換回路を備え、
    かつｍとｎの関係は２^m-1 ＜ｎ≦２^m であることを特徴
    とする請求項１１記載のダイナミック型半導体記憶装
    置。
14. 【請求項１４】 前記（ｎ−１）対の各部分ビット線の
    電位をそれぞれ異なる参照電位または参照電荷と比較す
    る（ｎ−１）個のセンスアンプそれぞれについて、前記
    ビット線対と（ｎ−１）対の各部分ビット線との間に導
    通路が設けられる分離制御用トランジスタと、各データ
    保持ノードと各部分ビット線との間に導通路が設けられ
    両者を選択的に電気的接続または分離する伝送制御トラ
    ンジスタと、前記データ保持ノードと前記分離制御用ト
    ランジスタのゲートとの間に導通路が設けられるゲート
    制御用トランジスタとを具備することを特徴とする請求
    項１１記載のダイナミック型半導体記憶装置。
15. 【請求項１５】 読み出し後の再書き込み動作の前に、
    前記伝送制御トランジスタを全てオフしてから、前記分
    離制御用トランジスタを全てオン状態とし、前記ビット
    線を基準電位にプリチャージすることを特徴とする請求
    項１４記載のダイナミック型半導体記憶装置。
16. 【請求項１６】 前記メモリセルにビット線を通じて再
    書き込みのための電位を時系列的に供給する電位供給回
    路を具備し、この電位供給回路が前記メモリセルの領域
    とで前記センスアンプの領域を挟むように設けられてい
    ることを特徴とする請求項１４記載のダイナミック型半
    導体記憶装置。
17. 【請求項１７】 前記ゲート制御用トランジスタの制御
    動作は、前記電位供給回路の駆動に同期することを特徴
    とする請求項１６記載のダイナミック型半導体記憶装
    置。
18. 【請求項１８】 前記分離制御用トランジスタは、Ｐチ
    ャネルＭＯＳトランジスタからなることを特徴とする請
    求項１４記載のダイナミック型半導体記憶装置。
19. 【請求項１９】 前記（ｎ−１）対の各部分ビット線の
    電位をそれぞれ異なる参照電位または参照電荷と比較す
    る（ｎ−１）個のセンスアンプそれぞれについて、前記
    参照電位を供給するために、各部分ビット線毎に選択さ
    れるダミーのワード線及びダミーセルとを具備したこと
    を特徴とする請求項１１記載のダイナミック型半導体記
    憶装置。
20. 【請求項２０】 前記ダミーセルがキャパシタと選択用
    のトランジスタとから構成されている請求項１９記載の
    ダイナミック型半導体記憶装置。
21. 【請求項２１】 前記ダミーセルのキャパシタの値が前
    記メモリセルのキャパシタの略１／（ｎ−１）程度に設
    定されている請求項２０記載のダイナミック型半導体記
    憶装置。
22. 【請求項２２】 前記ダミーセルは、メモリセルの最高
    記憶電位の略（h −０．５）／（ｎ−１）倍（ただしh
    は自然数）程度の電位を発生する請求項５８記載のダイ
    ナミック型半導体記憶装置。
23. 【請求項２３】 前記メモリセルの領域と前記（ｎ−
    １）個のセンスアンプの間に１つのスイッチ回路が具備
    され、このスイッチ回路によって前記メモリセルの領域
    と（ｎ−１）個のセンスアンプの領域が選択的に接続と
    切り離しが行われることを特徴とする請求項１１記載の
    ダイナミック型半導体記憶装置。
24. 【請求項２４】 前記スイッチ回路が電荷転送デバイス
    で構成されることを特徴とする請求項２３記載のダイナ
    ミック型半導体記憶装置。