KR100451763B1

KR100451763B1 - 불휘발성 강유전체 메모리 장치 및 그 구동방법

Info

Publication number: KR100451763B1
Application number: KR10-2001-0071841A
Authority: KR
Inventors: 강희복; 계훈우; 이근일; 박제훈; 김정환
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-11-19
Filing date: 2001-11-19
Publication date: 2004-10-08
Also published as: JP2003281882A; US6700812B2; KR20030041205A; US20030094630A1; JP4050132B2

Abstract

본 발명은 한 개의 메모리 셀(memory cell)에 4개 이상의 데이터 레벨(data level)을 저장하여 멀티-비트(multiple-bit)를 구현하는데 적당한 불휘발성 강유전체 메모리 장치 및 그 구동방법에 관한 것으로서, 상부 부분과 하부 부분으로 나뉘어 구성되는 제 1 셀 어레이 블록 및 제 2 셀 어레이 블록과, 상기 제 1, 제 2 셀 어레이 블록의 중간 사이에 각 멀티플 비트 라인당 한 개씩 배열되는 센스 앰프와, 상기 각 멀티플 비트 라인의 양 끝단에 데이터 버스와 연결되어 상기 센스 앰프의 출력을 인코딩하여 멀티 비트 신호들을 출력하는 데이터 I/O 인코더와, 상기 제 1, 제 2 셀 어레이 블록과 데이터 I/O 인코더 사이에 배열되는 제 1, 제 2 레퍼런스 셀 어레이 블록으로 구성됨을 특징으로 한다.

Description

불휘발성 강유전체 메모리 장치 및 그 구동방법{Ferroelectric Random Access Memory Device and method for driving the same}

본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로, 특히 한 개의 메모리 셀(memory cell)에 4개 이상의 데이터 레벨(data level)을 저장하여 멀티-비트(multiple-bit)를 구현하는데 적당한 불휘발성 강유전체 메모리 장치 및 그 구동방법에 관한 것이다.

일반적으로 불휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 DRAM(Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로주목받고 있다.

FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다.

이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.

도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류 분극(또는 자활 분극)의 존재로 인하여 소멸되지 않고 일정량(d,a 상태)을 유지하고 있는 것을 알 수 있다.

불휘발성 강유전체 메모리 셀은 상기 d,a 상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.

도 2는 종래의 불휘발성 강유전체 메모리 단위 셀 구성도를 나타낸 것이다.

도 2에 도시한 바와 같이, 일방향으로 일정한 간격을 갖고 비트라인(B/L)이 형성되고, 상기 비트라인(B/L)과 교차하는 방향으로 일정한 간격을 갖고 워드라인(W/L)이 형성되며, 상기 워드라인(W/L)에 일정한 간격을 두고 워드라인(W/L)과 동일한 방향으로 플레이트 라인(P/L)이 형성되고, 워드라인(W/L)에 게이트가 연결되고 비트라인(B/L)에 소오스가 연결되도록 트랜지스터(T1)가 형성되며, 두 단자 중 제 1 단자가 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 플레이트 라인(P/L)에 연결되도록 강유전체 커패시터(FC1)가 형성된다.

이와 같은 불휘발성 강유전체 메모리 소자의 데이터 입/출력 동작은 다음과같다.

도 3a는 종래의 불휘발성 강유전체 메모리 소자의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도이고, 도 3b는 종래의 불휘발성 강유전체 메모리 소자의 읽기 모드(Read mode)의 동작을 나타낸 타이밍도이다.

먼저, 쓰기 모드의 경우 도 3a에서와 같이, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이에서 로우로 인가하면 쓰기 모드가 시작된다.

이어, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드라인(W/L)에 인가되는 펄스가 "로우"에서 "하이"로 천이되어 셀이 선택된다.

이와 같이, 워드라인(W/L)이 "하이" 상태를 유지하고 있는 구간에서 해당 플레이트 라인(P/L)에는 차례로 일정구간의 "하이" 신호와 일정구간의 "로우" 신호가 인가된다.

그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위하여 해당 비트라인(B/L)에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.

즉, 비트라인(B/L)에 "하이"신호를 인가하고 워드라인(W/L)에 인가되는 신호가 "하이" 상태인 구간에서 플레이트 라인(P/L)에 인가되는 신호가 "로우"이면 강유전체 커패시터(FC1)에는 로직값 "1"이 기록된다.

그리고 비트라인(B/L)에 "로우" 신호를 인가하고 플레이트 라인(P/L)에 인가되는 신호가 "하이" 신호이면 강유전체 커패시터(FC1)에는 로직값 "0"이 기록된다.

이와 같은 쓰기 모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.

도 3b에서와 같이, 외부에서 칩 인에이블 신호(CSBpad)를 "하이"에서 "로우"로 활성화시키면 해당 워드라인(W/L)이 선택되기 이전에 모든 비트라인(B/L)은 이퀄라이저 신호(EQ)에 의해 "로우"전압으로 등전위 된다.

그리고 각 비트라인(B/L)을 비활성화시킨 다음, 어드레스를 디코딩하고 디코딩된 어드레스에 의해 해당 워드라인(W/L)에는 "로우"신호가 "하이"신호로 천이되어 해당 셀을 선택한다.

이어, 선택된 셀의 플레이트 라인(P/L)에 "하이" 신호를 인가하여 강유전체 커패시터(FC1)에 저장된 로직값 "1"에 상응하는 데이터를 파괴시킨다.

만약, 강유전체 커패시터(FC1)에 로직값 "0"이 저장되어 있다면 그에 상응하는 데이터는 파괴되지 않는다.

이와 같이, 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.

즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이다.

따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않는 경우는 로직값 "0"을 출력한다.

이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인(W/L)에 "하이" 신호를 인가한 상태에서 플레이트 라인(P/L)을 "하이"에서 "로우"로 비활성화시킨다.

그러나 상기와 같은 종래의 불휘발성 강유전체 메모리 셀에 있어서 다음과 같은 문제점이 있었다.

즉, 모든 셀에 데이터 레벨을 저장함으로서 칩 사이즈를 줄이는데 한계가 있고 칩의 코스트 경쟁력을 확보하는데 어려움이 있다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 한 개의 메모리 셀이 종래의 복수개의 메모리 셀 역할을 수행하게 함으로서 칩 사이즈를 줄임과 동시에 칩의 코스트 경쟁력을 높이도록 한 불휘발성 강유전체 메모리 장치 및 그 구동방법을 제공하는데 그 목적이 있다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도

도 2는 종래의 불휘발성 강유전체 메모리 단위 셀 구성도

도 3a는 종래의 강유전체 메모리의 쓰기 모드의 동작 타이밍도

도 3b는 종래의 강유전체 메모리의 읽기 모드의 동작 타이밍도

도 4는 본 발명에 의한 불휘발성 강유전체 메모리 장치를 나타낸 구성도

도 5는 도 4의 셀 어레이 블록에서 2비트 셀 어레이를 나타낸 상세 회로도

도 6은 도 5의 2비트 셀 어레이의 리드 및 라이트 동작 방법을 설명하기 위한 타이밍도

도 7은 도 4의 셀 어레이 블록에서 N비트 셀 어레이를 나타낸 상세 회로도

도 8은 도 7의 N비트 셀 어레이의 리드/라이트 동작 방법을 나타낸 타이밍도

도 9는 2-비트 셀 어레이의 리드 모드에서 셀 동작 시간에 의한 BL 전압의 시간 의존성을 설명하기 위한 도면

도 10은 본 발명의 2-비트 셀 어레이의 라이트 모드에서 셀 저장 전하 레벨의 SBSW 전압 의존성을 설명하기 위한 도면

도 11a 내지 도 11c는 본 발명의 2-비트 셀의 리드 모드에서 셀 동작 시간에따른 MBL 전압의 시간 의존성을 설명하기 위한 도면

도 12는 2-비트 셀 어레이의 리드/라이트 오퍼레이션 처리를 위한 블록 다이어그램

도 13은 N-비트 저장 셀 리드/라이트 오퍼레이션 처리를 위한 블록 다이어그램

도면의 주요 부분에 대한 부호의 설명

20 : 제 1 셀 어레이 블록 30 : 제 2 셀 어레이 블록

40 : 센스 앰프 50 : 데이터 I/O 인코더

60 : 제 1 레퍼런스 셀 어레이 블록 70 : 제 2 레퍼런스 셀 어레이 블록

80 : 스위칭 제어 블록 90 : 서브 셀 어레이 블록

상기와 같은 목적을 달성하기 위한 본 발명에 의한 불휘발성 강유전체 메모리 장치는 상부 부분과 하부 부분으로 나뉘어 구성되는 제 1 셀 어레이 블록 및 제 2 셀 어레이 블록과, 상기 제 1, 제 2 셀 어레이 블록의 중간 사이에 각 멀티플 비트 라인당 한 개씩 배열되는 센스 앰프와, 상기 각 멀티플 비트 라인의 양 끝단에 데이터 버스와 연결되어 상기 센스 앰프의 출력을 인코딩하여 멀티 비트 신호들을 출력하는 데이터 I/O 인코더와, 상기 제 1, 제 2 셀 어레이 블록과 데이터 I/O 인코더 사이에 배열되는 제 1, 제 2 레퍼런스 셀 어레이 블록으로 구성됨을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 불휘발성 강유전체 메모리 장치의 구동방법은 서브 비트 라인(SBL)과 일정한 간격을 갖고 형성되는 제 1, 제 2, 제 3 멀티플 비트 라인(MBL1, MBL2, MBL3)으로 구성되는 비트라인과, 상기 제 1, 제 2, 제 3 멀티플 비트 라인에 각각 연결되며 외부의 제어신호(SBSW1, SBSW2, SBSW3)들에 각각 활성화되어 상기 서브 비트 라인과 제 1, 제 2, 제 3 멀티플 비트 라인을 선택적으로 연결하는 제 1, 제 2, 제 3 스위칭 제어 블록과, 상기 서브 비트 라인에 드레인이 연결되어 게이트에 외부의 서브 비트 라인 풀다운 신호(SBPD)가 인가되고 소오스에 서브 비트 라인의 전원을 조정하는 신호(BLPWR)가 인가되는 풀다운 스위칭 블록을 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법에 있어서, 상기 서브 비트 라인에 인가되는 라이트 전압 레벨을 낮은 전압 레벨부터 높은 전압 순으로 서브 비트 라인에 인가하여 셀 데이터를 저장하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 불휘발성 강유전체 메모리 장치 및 그 구동방법을 상세히 설명하면 다음과 같다.

도 4는 본 발명에 의한 멀티-비트 기능을 갖는 불휘발성 강유전체 메모리 장치의 구성도이다.

도 4에서와 같이, 상부(Top) 부분과 하부(Bottom) 부분으로 나뉘어 구성되는 제 1 셀 어레이 블록(20) 및 제 2 셀 어레이 블록(30)과, 상기 제 1, 제 2 셀 어레이 블록(20,30)의 중간 사이에 각 멀티플 비트 라인(Multiple Bit Line ; MBLn)당 한 개씩 배열되는 센스 앰프(S/A)(40)와, 상기 각 멀티플 비트 라인(MBLn)의 양 끝단에 데이터 버스(io<m>, …, io<n>)와 연결되어 상기 센스 앰프(40)의 출력을 인코딩하여 멀티 비트 신호들을 출력하는 데이터 I/O 인코더(50)와, 상기 제 1, 제 2 셀 어레이 블록(20,30)과 데이터 I/O 인코더(50) 사이에 배열되는 제 1, 제 2 레퍼런스 셀 어레이 블록(Reference Cell Array Block)(60,70)으로 구성되어 있다.

한편, 상기 제 1, 제 2 셀 어레이 블록(20,30)은 각각 복수개의 서브 셀 어레이로 구성되어 있다.

도 5는 도 4의 셀 어레이 블록에서 2비트 셀 어레이를 나타낸 상세 회로도이다.

도 5에서와 같이, 비트 라인은 크게 1개의 서브 비트 라인(SBL)과 3개의 멀티플 비트 라인(MBL1, MBL2, MBL3)으로 구성되어 있다.

각각의 MBL1, MBL2, MBL3은 스위칭 제어 블록(80)을 통해 SBL에 각각 연결되도록 되어 있다.

여기서 상기 스위칭 제어 블록(80)은 제 1, 제 2, 제 3, 제 4 스위칭 트랜지스터(80a,80b,80c,80d)를 포함하여 구성되고, 상기 제 1, 제 2 스위칭 트랜지스터(80a,80b)는 서로 직렬로 연결되고, 상기 제 3, 제 4 스위칭 트랜지스터(80c,80d)는 상기 제 1, 제 2 스위칭 트랜지스터(80a,80b)와 서로 병렬로 연결된다.

상기 제 1, 제 2, 제 3, 제 4 스위칭 트랜지스터(80a,80b,80c,80d)의 게이트에는 각각 독립적으로 SBPD<0>, SBSW1<0>, SBSW2<0>, SBSW3<0> 신호가 인가되고, 상기 신호들에 의해 활성화되도록 되어 있다.

한편, 상기 제 1 스위칭 트랜지스터(80a)는 드레인(또는 소오스)이 SBL에 연결되고 소오스(또는 드레인)는 SBL에 공급할 전원을 조정하는 신호(BLPWR<0>)가 인가되며 게이트에 SBL 풀다운 신호(SBPD<0>)가 인가되는 풀다운 NMOS 스위치 소자로 구성되어 있다.

여기서 상기 제 1 스위칭 트랜지스터(80a)는 SBL의 조정신호인 SBPD 신호가 활성화되면 SBL를 그라운드 레벨(Ground Level) 혹은 하이 레벨(High Level)로 조정한다.

한편, 상기 제 1 스위칭 트랜지스터(80a)에 외부로부터 인가되는 BLPWR 신호는 저전압에서는 하이(high) 전압 발생시 Vcc 전압보다 높은 전압을 생성하여 공급한다.

그리고, 상기 제 2, 제 3, 제 4 스위칭 트랜지스터(80b,80c,80d)의 각 소오스(또는 드레인)는 SBL에 연결되고, 각 드레인(또는 소오스)은 각각 MBL1, MBL2, MBL3에 연결되며 각 게이트에는 각각 SBSW1<0>, SBSW2<0>, SBSW3<0> 신호가 인가되는 NMOS 트랜지스터로 구성되어 있다.

즉, 상기 제 2 스위칭 트랜지스터(80b)의 소오스는 SBL에 연결되고 드레인은 MBL1에 연결되며 게이트에는 SBSW1<0> 신호가 인가되고, 상기 제 3 스위칭 트랜지스터(80c)의 소오스는 SBL에 연결되고 드레인은 MBL2에 연결되며 게이트에는 SBSW2<0> 신호가 인가되며, 상기 제 4 스위칭 트랜지스터(80d)의 소오스는 SBL에 연결되고 드레인은 MBL3에 연결되며 게이트에는 SBSW3<0> 신호가 인가된다.

또한, SBL에는 복수개의 셀(Cell)이 연결되어 서브 셀 어레이 블록(90)을 구성하고 있다.

즉, 상기 서브 셀 어레이 블록(90)은 일방향으로 형성되는 서브비트라인(SBL)과 상기 SBL에 수직한 방향으로 형성되는 워드라인(W/L<n>)과 플레이트 라인(P/L<n>)에 복수개의 셀(cell)들로 구성되어 있다.

여기서 상기 셀은 도면에는 도시되지 않았지만 하나의 트랜지스터와 하나의 강유전체 커패시터로 구성된다.

도 6은 도 5의 2비트 셀 어레이의 리드 및 라이트 동작 방법을 설명하기 위한 타이밍도이다.

먼저, T0 구간에서는 SBPD가 하이(high)로서 BLPWR의 로우(low) 신호에 의해 SBL이 로우로 리셋(reset)된다.

이어, T1~T6 구간에서는 SBPD가 Low로서 SBL이 플롯(Float) 상태가 된다.

이어, T1/T4 구간에서는 SBSW1 신호가 활성화되면 SBL과 MBL1이 연결되어 셀 데이터(cell data)가 T1/T4 시간 동안만 MBL1에 전달된다.

그리고 T2/T5 구간에서는 SBSW2 신호가 활성화되면 SBL과 MBL2가 연결되어 셀 데이터가 T2/T5 시간동안만 MBL2에 전달된다.

이어, T3/T6 구간에서는 SBSW3 신호가 활성화되면 SBL과 MBL3이 연결되어 셀 데이터가 T3/T6 시간동안만 MBL3에 전달된다.

여기서 T0 ~ T3은 리드 구간(read period)이고, T4 ~ T6은 리드 모드(read mode)에서는 저장(restore), 라이트 모드(write mode)에서는 라이트하기 위한 구간이다.

한편, 저장/라이트 하는 방법으로서 SBL에 인가되는 라이트 전압을 달리 제어함으로서 셀에 저장되는 전하(charge)량을 조정하게 된다.

즉, 2-비트 저장 셀의 경우 SBL 전압 레벨을 크게 4 영역으로 나누어 데이터를 저장하게 된다.

즉, 0 < Vw1 < Vw2 < Vw3의 4-레벨 전압으로 하여 셀 데이터를 저장하게 된다.

도 7은 도 4의 셀 어레이 블록에서 N비트 셀 어레이를 나타낸 상세 회로도이다.

도 7에서와 같이, 비트 라인은 크게 1개의 서브 비트 라인(SBL)과 N개의 멀티플 비트 라인(MBL1, MBL2, …, MBLn)으로 구성되어 있다.

각각의 멀티플 비트 라인은 스위칭 제어 블록(80)을 통해 각각 SBL에 연결되도록 되어 있다.

여기서 상기 스위칭 제어 블록(80)은 복수개의 NMOS 트랜지스터가 직렬 또는 병렬로 연결되어 구성되고, 각 트랜지스터의 게이트에는 독립적인 제어신호(SBPD<0>, SBSW1<0>, SBSW2<0>, …, SBSWn<0>의 신호에 의해 활성화되도록 되어 있다.

즉, 각 트랜지스터의 소오스(또는 드레인)는 SBL에 연결되고, 드레인(또는 소오스)은 각각 멀티플 비트 라인에 연결되며 각 게이트에는 각각 SBSW1<0>, SBSW2<0>, SBSW3<0>, …이 인가되고 있다.

한편, 상기 스위칭 제어 블록(80)을 구성하는 첫 번째 NMOS 트랜지스터의 드레인은 SBL에 연결되고 소오스는 외부로부터 SBL에 공급할 전원을 조정하는 신호(BLPWR<0>)가 인가되며 게이트에 SBL 풀다운 신호가 인가되어 SBL의 레벨을 조정하는 풀다운 NMOS 트랜지스터로 이용된다.

여기서 상기 풀다운 NMOS 트랜지스터에서 SBL의 조정신호인 SBPD의 신호가 활성화되면 SBL를 그라운드 레벨(Ground Level) 혹은 하이 레벨(High Level)로 조정한다.

한편, 상기 BLPWR<0> 신호는 저전압에서는 하이(high) 전압 발생시 Vcc 전압보다 높은 전압을 생성하여 공급한다.

즉, 상기 서브 셀 어레이 블록(90)은 일방향으로 형성되는 서브 비트라인(SBL)과 상기 SBL에 수직한 방향으로 형성되는 워드라인(W/L<n>)과 플레이트 라인(P/L<n>)에 복수개의 셀(cell)들로 구성되어 있다.

도 8은 도 7의 N비트 셀 어레이의 리드/라이트 동작 방법을 나타낸 타이밍도이다.

먼저, T0 구간에서는 SBPD가 하이(high) 구간으로서 BLPWR의 Low 신호에 의해 SBL이 Low로 리셋된다.

이어, T1~Tm 구간에서는 SBPD가 로우(Low) 구간으로서 SBL이 플롯 상태가 된다.

이어, T1/T4 구간에서 SBSW1 신호가 활성화되면 SBL과 MBL1이 연결되어 셀 데이터가 T1/T4 시간동안만 MBL1에 전달된다.

그리고 T2/T5 구간에서 SBSW2 신호가 활성화되면 SBL과 MBL2가 연결되어 셀 데이터가 T2/T5 시간동안만 MBL2에 전달된다.

이어, T3/Tm 구간에서 SBSWn 신호가 활성화되면 SBL과 MBLn이 연결되어 셀 데이터가 T3/Tm 시간동안만 MBLn에 전달된다.

한편, T0 ~ T3은 리드 구간이고, T4 ~Tm은 리드 모드에서는 저장, 라이트 모드에서는 라이트하기 위한 기간이다.

여기서 저장/라이트 하는 방법으로서 SBL에 인가되는 라이트 전압을 달리 제어함으로서 셀에 저장되는 전하량을 조정하게 된다.

즉, N-비트 저장 셀의 경우 SBL 전압 레벨을 크게 N 영역으로 나누어 셀 데이터를 저장하게 된다.

즉, 0 < Vw1 < Vw2 < …<VwN의 N-레벨 전압으로 하여 셀 데이터를 저장하게 된다.

도 9는 2-비트 셀 어레이의 리드 모드에서 셀 동작 시간에 의한 BL 전압의 시간 의존성을 설명하기 위한 도면이다.

즉, BL 전압의 시간 의존성을 각각의 SBSW를 이용하여 각각의 시간 구간으로 나누어 해당되는 구간에서 발생된 전하를 각각의 MBL에 각각 분산시켜 각각의 레벨(Level)을 검출하는 방법을 설명하기 위한 도면이다.

먼저, T1 구간에서 SBSW1 신호가 활성화되면 SBL과 연결되는 MBL1에 셀 데이터가 T1 시간동안만 전달되어 두 레벨의 셀 데이터 즉, 데이터 01 혹은 데이터 00을 구별할 수 있는 구간이다.

이어, T2 구간에서 SBSW2 신호가 활성화되면 SBL과 연결되는 MBL2에 셀 데이터가 T2 시간동안만 전달되어 두 레벨의 셀 데이터 즉, 데이터 10 혹은 데이터 01을 구별할 수 있는 구간이다.

그리고 T3 구간에서 SBSW3 신호가 활성화되면 SBL과 연결되는 MBL3에 셀 데이터가 T3 시간동안만 전달되어 두 레벨의 셀 데이터 즉, 데이터 11 혹은 데이터 10을 구별할 수 있는 구간이다.

따라서 3개의 MBL이 모두 하이(High)이면 2-비트 데이터는 11을 출력하게 되고, 2개의 MBL 즉, MBL1, MBL2만 하이이면 2-비트 데이터는 10을 출력하게 되며, 1개의 MBL 즉, MBL만 하이이면 2-비트 데이터는 01을 출력하게 되고, 3개의 MBL이 모두 로우(Low)이면 2-비트 데이터는 00을 출력하게 된다.

도 10은 본 발명의 2-비트 셀 어레이의 라이트 모드에서 셀 저장 전하 레벨의 SBSW 전압 의존성을 설명하기 위한 도면이다.

도 10에서와 같이, 2-비트 데이터 00을 라이트 하고자 할 때는 셀에 V0 즉, 0 전압으로 라이트(write)하고, 01을 라이트 하고자 할 때는 V1 전압으로 셀에 라이트 한다.

또한, 10을 라이트 하고자 할 때는 V2 전압으로 셀에 라이트하고, 11을 라이트 하고자 할 때는 V3 전압으로 셀에 라이트 한다.

도 11a 내지 도 11c는 본 발명의 2-비트 셀의 리드 모드에서 셀 동작 시간에 따른 MBL 전압의 시간 의존성을 설명하기 위한 도면이다.

즉, 도 11a 내지 도 11c는 MBL 전압의 시간 의존성은 각각의 SBSW를 이용하여 각각의 타임 구간으로 나누어 해당되는 구간에서 발생된 전하를 각각의 MBL에 각각 분산시켰을 때 각각의 MBL 레벨을 설명하기 위한 도면이다.

먼저, 도 9의 T1 구간에서는 도 11a에와 같이, SBSW1 신호가 활성화되면 SBL과 연결되는 MBL1에 셀 데이터가 T1 시간동안만 전달되어 두 레벨의 셀 데이터 즉, 데이터 01 혹은 데이터 00을 구별할 수 있는 레벨이 형성된다.

이어, T2 구간에서는 도 11b에서와 같이, SBSW2 신호가 활성화되면 SBL과 연결되는 MBL2에 셀 데이터가 T2 시간동안만 전달되어 두 레벨의 셀 데이터 즉, 데이터 10 혹은 데이터 01을 구별할 수 있는 레벨이 형성된다.

그리고 T3 구간에서는 도 11c에서와 같이, SBSW3 신호가 활성화되면 SBL과 연결되는 MBL3에 셀 데이터가 T3 시간동안만 전달되어 두 레벨의 셀 데이터 즉, 데이터 11 혹은 데이터 10을 구별할 수 있는 레벨이 형성된다.

이때 각각의 MBL 레벨은 OV로 시작한다.

도 12는 2-비트 셀 어레이의 리드/라이트 오퍼레이션 처리를 위한 블록 다이어그램이다.

도 12에서와 같이, 리드 경로(read path)에서 각각의 MBL 데이터(MBL1, MBL2, MBL3)는 3개의 S/A(100)에 입력되고, 상기 3개의 S/A(100)에서 증폭되어 01, 10, 11을 각각 출력한다.

이어, 상기 3개의 S/A(100)의 출력은 데이터 I/O 인코더(data I/O encoder)(200)에 입력되고, 상기 데이터 I/O 인코더(200)에서 인코딩되어 2-비트 신호인 IO<1>과 IO<2>를 데이터 버스를 통해 출력하게 된다.

반대로 라이트 경로(write path)에서는 상기 데이터 I/O 인코더(200)의 2-비트 신호인 IO<1>과 IO<2>이 데이터 I/O 디코더(data I/O decoder)(300)에 입력되고, 상기 데이터 I/O 디코더(300)에서 3개의 MBL 신호를 출력하게 된다.

도 13은 N-비트 저장 셀 리드/라이트 오퍼레이션 처리를 위한 블록 다이어그램이다.

도 13에서와 같이, 리드 경로(read path)에서 각각의 MBL 데이터(MBL1, MBL2, …, MBLm)는 2^N-1개의 S/A(100)에 입력되고, 상기 2^N-1개의 S/A(100)에서 증폭되어 출력된다.

이어, 상기 2^N-1개의 S/A(100)의 출력은 데이터 I/O 인코더(200)에 입력되고, 상기 데이터 I/O 인코더(200)에서 인코딩되어 N-비트 신호인 IO<1> ~ IO<N> 출력신호를 데이터 버스를 통해 출력하게 된다.

반대로 라이트 경로(write path)에서는 상기 데이터 I/O 인코더(200)의 N-비트 신호인 IO<1> ~ IO<N>가 데이터 I/O 디코더(300)에 입력되고, 상기 데이터 I/O 디코더(300)에서 2^N-1개의 MBL 신호를 출력하게 된다.

이상에서 설명한 바와 같이 본 발명에 의한 불휘발성 강유전체 메모리 장치 및 그 구동방법은 다음과 같은 효과가 있다.

첫째, 한 개의 셀 레이아웃 면적으로 복수개의 기존 셀 레이아웃을 대체함으로서 전체적인 셀 레이아웃을 줄일 수 있다.

둘째, 리드 모드시에는 셀 특성의 시간 의존성을 이용하고 라이트 모드시에는 라이트 전압을 이용함으로서 동작이 간단하고 코어 회로의 구성을 간소화시키어 칩 사이즈를 줄일 수 있고 칩의 코스트 경쟁력을 확보할 수 있다.

Claims

상부 부분과 하부 부분으로 나뉘어 구성되는 제 1 셀 어레이 블록 및 제 2 셀 어레이 블록과,

상기 제 1, 제 2 셀 어레이 블록의 중간 사이에 각 멀티플 비트 라인당 한 개씩 배열되는 센스 앰프와,

상기 각 멀티플 비트 라인의 양 끝단에 데이터 버스와 연결되어 상기 센스 앰프의 출력을 인코딩하여 멀티 비트 신호들을 출력하는 데이터 I/O 인코더와,

상기 제 1, 제 2 셀 어레이 블록과 데이터 I/O 인코더 사이에 배열되는 제 1, 제 2 레퍼런스 셀 어레이 블록으로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 1 항에 있어서, 상기 제 1, 제 2 셀 어레이 블록은

서브 비트 라인과 제 1, 제 2, 제 3 멀티플 비트 라인으로 구성되는 비트라인과,

상기 서브 비트 라인에 드레인이 연결되고 소오스에 공급할 전월을 조정하는 신호가 인가되며 게이트에 서브 비트 라인 풀다운 신호가 인가되는 제 1 NMOS 트랜지스터와 상기 서브 비트 라인에 공통으로 소오스가 연결되고 드레인은 각각 상기 제 1, 제 2, 제 3 멀티플 비트 라인에 연결되며 각 게이트는 독립적인 제어신호가 인가되는 제 2, 제 3, 제 4 NMOS 트랜지스터로 이루어진 스위칭 제어블록을 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 2 항에 있어서, 상기 제 1, 제 2 NMOS 트랜지스터는 서로 직렬로 연결되고, 상기 제 3, 제 4 NMOS 트랜지스터는 상기 제 1, 제 2 NMOS 트랜지스터와 서로 병렬로 연결되어 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
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제 2 항에 있어서, 상기 제 1 NMOS 트랜지스터는 서브 비트 라인 풀다운 신호를 받아 서브 비트 라인을 그라운드 레벨 혹은 하이 레벨로 조정하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제 2 항에 있어서, 상기 제 1 NMOS 트랜지스터의 소오스에 인가되는 전원을 조정하는 신호는 저전압에서 하이 전압 발생시 Vcc 전압보다 높은 전압을 생성하여 공급하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
서브 비트 라인(SBL)과 일정한 간격을 갖고 형성되는 제 1, 제 2, 제 3 멀티플 비트 라인(MBL1, MBL2, MBL3)으로 구성되는 비트라인과, 상기 제 1, 제 2, 제 3 멀티플 비트 라인에 각각 연결되며 외부의 제어신호(SBSW1, SBSW2, SBSW3)들에 각각 활성화되어 상기 서브 비트 라인과 제 1, 제 2, 제 3 멀티플 비트 라인을 선택적으로 연결하는 제 1, 제 2, 제 3 스위칭 제어 블록과, 상기 서브 비트 라인에 드레인이 연결되어 게이트에 외부의 서브 비트 라인 풀다운 신호(SBPD)가 인가되고 소오스에 서브 비트 라인의 전원을 조정하는 신호(BLPWR)가 인가되는 풀다운 스위칭 블록을 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법에 있어서,

상기 서브 비트 라인에 인가되는 라이트 전압 레벨을 낮은 전압 레벨부터 높은 전압 순으로 서브 비트 라인에 인가하여 셀 데이터를 저장하는 것을 특징으로 불휘발성 강유전체 메모리 장치의 구동방법.
서브 비트 라인(SBL)과 일정한 간격을 갖고 형성되는 제 1, 제 2, 제 3 멀티플 비트 라인(MBL1, MBL2, MBL3)으로 구성되는 비트라인과, 상기 제 1, 제 2, 제 3 멀티플 비트 라인에 각각 연결되며 외부의 제어신호(SBSW1, SBSW2, SBSW3)들에 각각 활성화되어 상기 서브 비트 라인과 제 1, 제 2, 제 3 멀티플 비트 라인을 선택적으로 연결하는 제 1, 제 2, 제 3 스위칭 제어 블록과, 상기 서브 비트 라인에 드레인이 연결되어 게이트에 외부의 서브 비트 라인 풀다운 신호(SBPD)가 인가되고소오스에 서브 비트 라인의 전원을 조정하는 신호(BLPWR)가 인가되는 풀다운 스위칭 블록을 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동 방법에 있어서,

상기 스위칭 제어 블록을 제어하는 외부의 제어신호를 이용하여 복수개의 타임 구간으로 나누고, 해당되는 구간에서 발생된 전하를 제 1, 제 2, 제 3 멀티플 비트 라인에 각각 분산시키어 각각의 레벨을 검출하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제 9 항에 있어서, 상기 제 1, 제 2, 제 3 멀티플 비트 라인이 모두 활성화되면 2비트 데이터는 11을 출력하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제 9 항에 있어서, 상기 제 1, 제 2, 제 3 멀티플 비트 라인 중에서 두 개의 멀티플 비트라인만이 활성화되면 2비트 데이터는 10을 출력하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제 9 항에 있어서, 상기 제 1, 제 2, 제 3 멀티플 비트 라인 중에서 하나의 멀티플 비트 라인이 활성화되면 2비트 데이터는 01을 출력하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제 9 항에 있어서, 상기 제 1, 제 2, 제 3 멀티플 비트 라인이 모두 비활성화되면 2비트 데이터는 00을 출력하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.