JP3875416B2 - 強誘電体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えた強誘電体記憶装置に係り、特に、一つの強誘電体キャパシタに３値以上のデータを記憶する強誘電体記憶装置に関する。
【０００２】
【従来の技術】
一般に、半導体記憶装置は、書き込んだデータを保持するために電力が必要なDRAM（Dynamic Random Access Memory）等の揮発性の半導体記憶装置と、書き込んだデータを保持するために電力が不要なフラッシュメモリ・EEPROM（Electrical Erasable Programmable Read Only Memory）等の不揮発性の半導体記憶装置とに大別されている。また、半導体記憶装置の性能は、記憶容量・アクセス速度・消費電力で表されることが多い。
【０００３】
DRAMは、大容量・高速の半導体記憶装置として、主に、各種コンピュータの主記憶用として使用されている。しかし、DRAMは揮発性であるため、記憶したデータを保持するためにリフレッシュ動作が必要であり、消費電力が大きい。
フラッシュメモリ・EEPROMは、大容量・低消費電力・不揮発性の半導体記憶装置として、主に、ファイルシステム、メモリカード、ポータブル機器等に使用されている。しかし、フラッシュメモリ・EEPROMは、データの書き込みに要する時間が著しく長い。
【０００４】
一方、近時、DRAMおよびフラッシュメモリ・EEPROMの長所を兼ね備えた半導体記憶装置として、メモリセルに強誘電体キャパシタを備えた強誘電体記憶装置が開発されている。
強誘電体記憶装置は、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用して２値データの記憶を行うことができる。
【０００５】
図１０は、この種の強誘電体記憶装置のメモリセルの構成を示している。
図において、メモリセル１は、強誘電体キャパシタ３および転送ゲートであるトランジスタ５により構成されている。トランジスタ５は、NMOS（N-channel Metal Oxide Semiconductor）により形成されている。
【０００６】
強誘電体キャパシタ３の一方の電極３ａには、この電極３ａに電圧を与えるプレート線PLが接続されている。強誘電体キャパシタ３の他方の電極３ｂには、トランジスタ５の一方の転送電極５ａが接続されている。
トランジスタ５の他方の転送電極５ｂには、データの伝送路であるビット線BLが接続されている。トランジスタ５のゲート電極５ｃには、このNMOSトランジスタ５のオン・オフを制御するワード線WLが接続されている。
【０００７】
図１１は、強誘電体キャパシタ３の両電極３ａ、３ｂ間に印加する印加電圧Ｅと、強誘電体キャパシタ３の分極電荷密度Ｐとの関係（点ａ・点ｂ・点ｃ・点ｄで形成されるヒステリシスループ）を示している。ここで、印加電圧Ｅは、プレート線PLの電圧VPLを基準にしたビット線BLの電圧VBL（電圧VBL−電圧VPL）である。
【０００８】
以下、メモリセル１へのデータの書き込み動作について説明する。
先ず、上述したメモリセル１にデータ「１」を書き込む場合には、図１２に示すように、プレート線PLを0V、ワード線WLを高レベルにして、この状態でビット線BLを0V→VCC→0Vに変化させる。ここで、0Vは接地電圧であり、VCCは電源電圧である。
【０００９】
ワード線WLに与える高レベルは、VCCにトランジスタ５の閾値以上の電圧を加えた電圧に設定されており、ビット線BLに印加されるVCCは、確実に強誘電体キャパシタ３の電極３ｂに伝えられる。
この結果、図１３に示すように、強誘電体キャパシタ３の分極電荷は、点ｅ→点ｂ→点ｃに変化する。なお、書き込み動作前の強誘電体キャパシタ３の残留分極が点ｅでない場合にも、書き込み動作により、分極電荷は、常に点ｂ→点ｃに変化する。この結果、データ「１」を書き込んだときの強誘電体キャパシタ３の残留分極は正の分極Pr（点ｃ）になる。この状態がデータ「１」の記憶状態である。
【００１０】
一方、メモリセル１にデータ「０」を書き込む場合には、図１４に示すように、プレート線PLをVCC、ワード線WLを高レベルにして、ビット線BLをVCC→0V→VCCに変化させる。
この結果、図１５に示すように、強誘電体キャパシタ３の分極電荷は、点ｆ→点ｄ→点ａに変化する。なお、書き込み動作前の強誘電体キャパシタ３の残留分極が点ｆでない場合にも、書き込み動作により、分極電荷は、常に点ｄ→点ａに変化する。この結果、データ「０」を書き込んだときの強誘電体キャパシタ３の残留分極は負の分極−Pr（点ａ）になる。この状態がデータ「０」の記憶状態である。
【００１１】
図１６は、メモリセル１に書き込んだデータの読み出し動作におけるワード線WL、プレート線PLの動作タイミング、および、ビット線BLの変化を示している。データの読み出しは、ワード線WLを高レベルにした状態で、プレート線PLを0V→VCC→0Vに変化させることで行われる。ビット線BLは、データの読み出し前に0Vにされ、データの読み出し時には、フローティングにされている。
【００１２】
図１７は、データを読み出す際の強誘電体キャパシタ３の分極電荷の変化を示している。
メモリセル１にデータ「１」が書き込まれている場合には、読み出し動作により、強誘電体キャパシタ３の分極電荷は、点ｃから点ｄに変化する。分極電荷の変化で生じた電荷ΔQ1は、ビット線BLの電圧と強誘電体キャパシタ３の電極３ｂの電圧とが等しくなるように分配される。この結果、図１６に示したように、ビット線BLの電圧は電圧V1まで上昇する。
【００１３】
一方、メモリセル１にデータ「０」が書き込まれている場合には、読み出し動作により、図１７に示すように、強誘電体キャパシタ３の分極電荷は、点ａから点ｄに変化する。分極電荷の変化で生じた電荷ΔQ2は、ビット線BLの電圧と強誘電体キャパシタ３の電極３ｂの電圧とが等しくなるように分配される。この結果、図１６に示したように、ビット線BLの電圧は電圧V0まで上昇する。
【００１４】
この後、図示しないセンスアンプにより、ビット線BLの電圧は、V1からVCCに、または、V0から0Vに増幅される。そして、メモリセル１に記憶されていたデータ「１」またはデータ「０」が読み出される。
なお、読み出し完了後、プレート電圧PLを0Vにした時点で、強誘電体キャパシタ３の分極電荷は−Pr（点ａ）に変化する。このため、書き込まれたデータが「１」の場合には、記憶データが反転してしまうことになり、再書き込みが必要になる。
【００１５】
データの再書き込みは、センスアンプによりビット線BLを増幅した際に行われる。増幅時にはプレート電圧PLが0Vである。読み出したデータが「１」の場合には、センスアンプにより増幅したビット線BLの電圧はVCCになるため、強誘電体キャパシタ３の分極電荷は点ｂに変化し、図１３に示した場合と同様に、データ「１」が書き込まれる。
【００１６】
また、読み出したデータが「０」の場合には、読み出しの前後で、強誘電体キャパシタ３の残留分極は、点ａのまま変化せず、メモリセル１は、データ「０」を記憶した状態を保持する。
以上、２値データ「１」、「０」の書き込み動作、読み出し動作について述べたが、一般に、強誘電体キャパシタ３の残留分極は、書き込み時のプレート線PLの電圧を基準にしたビット線BLの電圧に応じて変化する。
【００１７】
このため、図１８に示すように、例えば、強誘電体キャパシタ３の残留分極が、点ａであるときに、ビット線BLの電圧（VBL−VPL）をV2にした場合には、強誘電体キャパシタ３の残留分極はP1になる。
同様に、強誘電体キャパシタ３の残留分極が、点ａであるときに、ビット線BLの電圧（VBL−VPL）をV3にした場合には、強誘電体キャパシタ３の残留分極はP2になる。
【００１８】
すなわち、ビット線BLに複数種の電圧を印加することにより、強誘電体キャパシタ３の残留分極の状態は複数の値に変化する。このため、強誘電体キャパシタ３の残留分極を利用して３値以上の多値を記憶する検討が、多方面でなされている。
【００１９】
【発明が解決しようとする課題】
しかしながら、強誘電体キャパシタ３に３値以上のデータを記憶させ、強誘電体記憶装置を実現しようとした場合には、２値データの記憶時には生じなかった以下の問題が発生する。
【００２０】
第一の問題は、強誘電体キャパシタ３の残留分極が、印加する電圧だけでなく、過去の履歴にも依存することによる。
例えば、図１９に示すように、ある論理値に対応する電圧V3を強誘電体キャパシタ３に印加し、この論理値をメモリセル１に書き込んだ後に、再度この論理値を書き込むために、電圧V3を強誘電体キャパシタ３に印加する。
【００２１】
このとき、強誘電体キャパシタ３の分極電荷は、点ａ→点ｇ→点ｈ→点ｊ→点ｋに変化する。したがって、同じ論理値を書き込むために、強誘電体キャパシタ３に同じ電圧を印加した場合にも、強誘電体キャパシタ３の残留分極は、複数の値（P3、P4）に変化してしまう。この結果、書き込んだ論理値を正しく復元することができないという問題があった。
【００２２】
第二の問題は、データの書き込み時にビット線BLに電圧を印加したときの分極電荷と、書き込み後の残留分極とが一致しないことによる。
例えば、図１１に示したヒステリシスループでは、書き込み時にビット線BLにVCCを印加したときの分極電荷は点ｂに変化しているが、書き込み後の残留分極は点ｃに変化するため、分極電荷より残留分極の方が小さくなる。
【００２３】
したがって、データの読み出し時に、ビット線BLから得られる電圧は、書き込んだ電圧より常に小さくなり、読み出した電圧と書き込んだ電圧とを単に比較しただけでは、データを正しく読み出すことはできないという問題があった。
さらに、データの再書き込みが必要な場合にも、読み出した電圧を、そのまま再書き込みすると、異なった残留分極に変化してしまう。なお、２値データの場合には、読み出した電圧をセンスアンプにより増幅できるため、このような問題は生じなかった。
【００２４】
第三の問題は、データの書き込み時に、メモリセル１内の寄生容量に電荷が充電されることによる。
図２０に示すように、メモリセル１内には、強誘電体キャパシタ３の電極３ｂとトランジスタ５の転送電極５ａとの間に寄生容量Cpが付加されている。この寄生容量Cpには、データの書き込み時にビット線BLに印加する電圧に応じて電荷が充電される。
【００２５】
したがって、図２１に示すように、書き込み終了直後の残留分極は、本来の残留分極Prに寄生容量Cpの電荷が付加されたP5になる。また、寄生容量Cpに充電された電荷は、時間とともに放電されるため、書き込み後の残留分極P5は、時間とともに残留分極Prに変化する。
この結果、書き込み後からの経過時間により、読み出すデータが変化してしまうという問題があった。なお、２値データの場合には、図１７に示した電荷ΔQ1とΔQ2とにより、データを読み出しているため、寄生容量Cpに充電される電荷は、誤差として扱うことができた。
【００２６】
以上の問題により、３値以上のデータを一つの強誘電体キャパシタ３に記憶させ、記憶したデータを正しく読み出すためには、解決すべき課題が多かった。
本発明は、かかる従来の問題点を解決するためになされたもので、一つの強誘電体キャパシタに３値以上のデータを記憶し、記憶したデータを読み出すことができる強誘電体記憶装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
図１は、本発明の原理構成図である。
本発明の強誘電体記憶装置は、一端がプレート線に接続され、他端がトランジスタを介してビット線に接続された強誘電体キャパシタ３を有するメモリセル１と、３値以上のｎ値のデータに対応したディジタル値を入力し、入力した前記ディジタル値に対応するｎ個の書込アナログ電圧のいずれかを、前記強誘電体キャパシタ３の電極に与え、該強誘電体キャパシタ３に残留分極を生じさせるDA変換手段２１と、前記強誘電体キャパシタ３の残留分極の値に応じて得られる読出アナログ電圧を入力し、該読出アナログ電圧を、元のディジタル値に復元するAD変換手段２３とを備え、前記各書込アナログ電圧は、０Ｖより高く、前記プレート線の高レベル電圧より低いことを特徴とする。
【００２８】
また、本発明の強誘電体記憶装置では、前記AD変換手段２３は、強誘電体キャパシタ３６を有する（ｎ−１）個の参照メモリセル３５と、前記各参照メモリセル３５の前記強誘電体キャパシタ３６の電極に、それぞれ前記書込アナログ電圧と異なる値の（ｎ−１）個の参照書込アナログ電圧のいずれかを与え、該強誘電体キャパシタ３６に残留分極を生じさせるDA変換部３１と、前記各参照メモリセル３５の前記強誘電体キャパシタ３６の残留分極の値に応じて得られる参照読出アナログ電圧と、前記メモリセル１の前記強誘電体キャパシタ３の残留分極の値に応じて得られる前記読出アナログ電圧とを比較する比較部３７と、前記比較部３７の比較結果に基づいて、元のディジタル値を復元する復元部３９とを備え、前記参照書込アナログ電圧を、電圧の低い側から第１、第２、・・・、第（ｎ−１）の参照書込アナログ電圧とし、前記 DA 変換手段においてｎ値のデータに対応して生成されるｎ個の前記書込アナログ電圧を、電圧の低い側から第１、第２、・・・、第ｎの書込アナログ電圧とした場合に、前記 DA 変換部は、第ｉ（ｉは（ｎ−１）以下の自然数）の参照書込アナログ電圧を、第ｉの書込アナログ電圧と第（ｉ＋１）の書込アナログ電圧の間の電圧に設定することを特徴とする。
【００２９】
また、本発明の強誘電体記憶装置は、前記メモリセル１と、前記参照メモリセル３５とは、同一の大きさ、かつ、同一の形状に形成されていることを特徴とする。
【００３０】
また、本発明の強誘電体記憶装置は、前記DA変換手段２１と前記メモリセル１とはビット線で接続され、前記AD変換手段２３の前記DA変換部３１と前記各参照メモリセル３５とは、それぞれ参照ビット線で接続され、前記ビット線の容量と前記各参照ビット線の容量とを同一にしたことを特徴とする。
【００３１】
また、本発明の強誘電体記憶装置では、前記復元部３９は、前記比較部３７による比較結果に基づいて元のディジタル信号を復元できないときに、異常情報を出力することを特徴とする。
また、本発明の強誘電体記憶装置は、書き込み動作の前に前記強誘電体キャパシタ３、３６の残留分極の値を所定の値にする分極初期化手段２５、４１を備えたことを特徴とする。
【００３２】
また、本発明の強誘電体記憶装置は、前記強誘電体キャパシタ３、３６と前記トランジスタとの間に付加される寄生容量に充電された電荷を、書き込み動作の後に放電するために、前記強誘電体キャパシタの両端を同じ電圧に設定する放電手段２５、４１を備えたことを特徴とする。
【００３３】
また、本発明の強誘電体記憶装置では、前記メモリセル１へのデータの再書き込みは、復元された元のディジタル値を前記DA変換手段２１に入力して行われることを特徴とする。
また、本発明の強誘電体記憶装置は、書き込み動作の前に、前記強誘電体キャパシタの残留分極の値を、書き込むディジタル値の論理に依存しない一定の値に初期化する分極初期化手段とを備えたことを特徴とする。
さらに、本発明の強誘電体記憶装置では、前記分極初期化手段は、前記各参照メモリセルの前記強誘電体キャパシタの残留分極の値を、前記参照書込アナログ電圧値に依存しない一定の値に初期化することを特徴とする。
【００３４】
本発明の強誘電体記憶装置では、DA変換手段２１は、書き込みデータであるディジタル値を入力し、このディジタル値に対応する書込アナログ電圧を強誘電体キャパシタ３の電極に与える。この結果、強誘電体キャパシタ３には、書込アナログ電圧に応じた残留分極が生じる。残留分極の値は、書込アナログ電圧に応じて複数の値に設定可能である。このため、３値以上の書き込みデータが強誘電体キャパシタ３に記憶される。
【００３５】
AD変換手段２３は、強誘電体キャパシタ３の残留分極の値に応じて得られる読出アナログ電圧を入力し、この読出アナログ電圧を、元のディジタル値に復元する。すなわち、AD変換手段２３により、書き込まれたデータ（残留分極の値）の読み出しが行われる。
したがって、一つの強誘電体キャパシタ３に３値以上のデータを記憶し、記憶したデータを読み出すことができる。
【００３６】
本発明の強誘電体記憶装置では、AD変換手段２３に、複数の参照メモリセル３５、DA変換部３１、比較部３７、復元部３９が備えられる。
DA変換部３１は、各参照メモリセル３５における強誘電体キャパシタ３６の電極に、メモリセル１への書込アナログ電圧と異なる値の参照書込アナログ電圧を与える。この結果、強誘電体キャパシタ３６には、参照書込アナログ電圧に応じた残留分極が生じる。
【００３７】
比較部３７は、各参照メモリセル３５の強誘電体キャパシタ３６の残留分極の値に応じて得られる各参照読出アナログ電圧と、メモリセル１の強誘電体キャパシタ３の残留分極の値に応じて得られる読出アナログ電圧とを比較する。
復元部３９は、比較部３７による比較結果に基づいて、元のディジタル値を復元する。
【００３８】
例えば、DA変換部３１は、各参照書込アナログ電圧を、それぞれディジタル値に対応する各書込アナログ電圧の中間に設定する。このため、データの読み出し時に、読出アナログ電圧と参照読出アナログ電圧との電圧差が大きくされ、読出アナログ電圧と参照読出アナログ電圧とを容易に比較することができる。
【００３９】
本発明の強誘電体記憶装置では、メモリセル１と参照メモリセル３５とが、同一の大きさ、形状に形成されるため、メモリセル１と参照メモリセル３５の特性が同一になる。この結果、データの書き込み時には、メモリセル１および参照メモリセル３５の強誘電体キャパシタ３、３６に、書込アナログ電圧および参照書込アナログ電圧に対応した所定の残留分極が設定される。
【００４０】
また、データの読み出し時には、読出アナログ電圧と各参照読出アナログ電圧とを精度良く比較することができる。
本発明の強誘電体記憶装置では、DA変換手段２１とメモリセル１とを接続するビット線の容量と、DA変換部３１と各参照メモリセル３５とをそれぞれ接続する参照ビット線の容量とが同一にされている。このため、データの読み出し時に、それぞれの強誘電体キャパシタ３、３６の残留分極の値を正しく反映した読出アナログ電圧および参照読出アナログ電圧が得られ、読出アナログ電圧と各参照読出アナログ電圧とを精度良く比較することができる。
【００４１】
本発明の強誘電体記憶装置では、復元部３９は、比較部３７による比較結果に基づいて、元のディジタル信号を復元できないときに、異常情報を出力するため、強誘電体キャパシタ３６の劣化・故障等による回路の異常が検出される。
本発明の強誘電体記憶装置では、分極初期化手段２５、４１は、強誘電体キャパシタ３、３６の残留分極の値を所定の値に設定する。このため、初期あるいは前回の残留分極の影響をなくすことができる。
【００４２】
例えば、分極初期化手段２５、４１は、書き込み動作の前に強誘電体キャパシタ３、３６の残留分極の値を所定の値にする。このため、書き込み動作時に、強誘電体キャパシタ３、３６に同一の書込アナログ電圧、参照書込アナログ電圧を与えた場合には、残留分極の値は、常に同一の値になる。この結果、書き込みデータに対応する強誘電体キャパシタ３、３６の残留分極の値が、常に同一の値にされる。
【００４３】
本発明の強誘電体記憶装置では、放電手段２５、４１は、書き込み動作の後、強誘電体キャパシタ３、３６の寄生容量に充電された電荷を放電する。このため、書き込み時に強誘電体キャパシタ３、３６の寄生容量に充電された電荷が、読み出し動作の前に放電される。したがって、強誘電体キャパシタ３、３６の残留分極に応じた電荷のみを、読出アナログ電圧、参照読出アナログ電圧として得ることができる。したがって、読み出し時に寄生容量の影響を受けることなく、正しいデータを読み出すことが可能になる。
【００４４】
本発明の強誘電体記憶装置では、メモリセル１へのデータの再書き込みが、復元された元のディジタル値をDA変換手段２１に入力することで行われる。再書き込みを、読み出した読出アナログ電圧でなく、復元した元のディジタル値をDA変換手段２１に入力して得られる書込アナログ電圧で行うことで、元のディジタル値に対応する強誘電体キャパシタ３の残留分極の値が正しく設定される。
【００４５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて詳細に説明する。
図２は、本発明の強誘電体記憶装置の第１の実施形態を示している。
図において、この実施形態の強誘電体記憶装置は、外部信号の入出力を制御する入出力インターフェース部１００、入力した外部信号から各種制御信号を生成し、装置全体を制御する信号制御部２００（分極初期化手段、放電手段に対応する）、入力データDinおよび出力データDoutを制御するデータ制御部３００、および、データを記憶するメモリセル部４００により構成されている。
【００４６】
入出力インターフェース部１００には、外部信号であるクロック信号CLK、チップイネーブル信号／CE、ライトイネーブル信号／WE、アドレス信号AD、データ信号DQが供給されている。データ信号DQは入出力信号であり、データ信号DQ以外の信号は入力信号である。また、図においてアドレス信号AD、データ信号DQ等の太い矢印で示した信号は、複数本からなるバス信号である。
【００４７】
入出力インターフェース部１００は、クロック信号CLK、チップイネーブル信号／CE、ライトイネーブル信号／WE、アドレス信号AD、データ信号DQを、図示しない入力バッファで受けて、内部信号である内部クロック信号CLKin、内部チップイネーブル信号CEin、内部ライトイネーブル信号WEin、内部アドレス信号ADinを信号制御部２００に出力している。なお、本明細書において、／CE、／WE等の「／」の表現は、負論理すなわち低レベル時にアクティブとなる信号を意味している。
【００４８】
また、入出力インターフェース部１００は、書き込みデータである入力データDinをデータ制御部３００に出力し、データ制御部３００から読み出しデータである出力データDoutを入力している。入力データDinおよび出力データDoutは、図示しない入力バッファおよび出力バッファによりデータ信号DQに接続されている。
信号制御部２００は、入出力インターフェース部１００から入力した信号により、セレクト信号SEL、DAイネーブル信号DAE、イニシャライズ信号INT（分極初期化手段、放電手段に対応する）、ラッチ信号CK、参照ワード線WLr電位、参照プレート線PLr電位を生成し、生成した信号をデータ制御部３００に出力している。
【００４９】
また、信号制御部２００は、内部クロック信号CLKin、内部チップイネーブル信号CEin、内部ライトイネーブル信号WEin、内部アドレス信号ADinを用いて、ワード線WL電位、プレート線PL電位を生成し、生成した信号をメモリセル部４００に出力している。
データ制御部３００とメモリセル部４００との間には、ビット線BLが接続されている。
【００５０】
図３は、外部信号、内部信号および信号制御部２００によって生成される各制御信号のタイミング図を示している。本実施形態の強誘電体記憶装置は、外部から入力されるクロック信号CLKに同期して、内部の制御が行われている。また、データの書き込み動作は、第１サイクルC1〜第３サイクルC3の３クロックサイクルからなる書き込みサイクルで行われ、データの読み出し動作は、第４サイクルC4〜第７サイクルC7の４クロックサイクルからなる読み出しサイクルで行われる。
【００５１】
各外部信号の入力タイミングは、タイミング規格として規定されており、外部信号はこの規格にしたがって入力されている。
なお、信号制御部２００は、図に示したタイミングで各制御信号の出力を行う論理回路を備えている。以下、各サイクルでの制御部２００の動作を説明する。
第１サイクルC1では、制御部２００は、イニシャライズ信号INT、ワード線WL、参照ワード線WLr、プレート線PL、参照プレート線PLrを高レベルにし、その他の信号を低レベルにする。第２サイクルC2では、制御部２００は、DAイネーブル信号DAE、ワード線WL、参照ワード線WLrを高レベルにし、その他の信号を低レベルにする。第３サイクルC3では、制御部２００は、イニシャライズ信号INT、ワード線WL、参照ワード線WLrを高レベルにし、その他の信号を低レベルにする。
【００５２】
また、第４サイクルC4では、制御部２００は、ワード線WL、参照ワード線WLr、プレート線PL、参照プレート線PLrを高レベルにし、その他の信号を低レベルにする。第５サイクルC5では、制御部２００は、イニシャライズ信号INT、ラッチ信号CK、ワード線WL、参照ワード線WLr、プレート線PL、参照プレート線PLrを高レベルにし、その他の信号を低レベルにする。第６サイクルC6では、制御部２００は、セレクト信号SEL、ワード線WL、参照ワード線WLrを高レベルにし、その他の信号を低レベルにする。第７サイクルC7では、制御部２００は、セレクト信号SEL、DAイネーブル信号DAE、イニシャライズ信号INT、ワード線WL、参照ワード線WLrを高レベルにし、その他の信号を低レベルにする。
【００５３】
図４は、データ制御部３００およびメモリセル部４００の回路構成の概要を示している。なお、メモリセル部４００は、一点鎖線で囲んだ部分である。また、図４では、説明を簡単にするため、２ビットの入力データDin1、Din2により４値を記憶する最小構成を示している。
図において、データ制御部３００は、DAコンバータ２１（DA変換手段に対応する）、AD変換回路２３（AD変換手段に対応する）、NMOS２５（分極初期化手段、放電手段に対応する）、選択スイッチ２７ａ、２７ｂおよび制御スイッチ２９により構成されている。
【００５４】
DAコンバータ２１は、２ビットデータを入力可能な入力端子２１ａ、２１ｂを有しており、入力端子２１ａ、２１ｂから入力したディジタル値に比例する４値の書込アナログ電圧を出力する機能を有している。DAコンバータ２１は、リファレンス電圧Ref(+)、Ref(-)を所定の値に設定することで、最大出力電圧値および最小出力電圧値を変えることができる。
【００５５】
入力端子２１ａは、選択スイッチ２７ａを介して、入力データDin2または出力データDout2のどちらか一方に接続されている。入力端子２１ｂは、選択スイッチ２７ｂを介して、入力データDin1または出力データDout1のどちらか一方に接続されている。
選択スイッチ２７ａ、２７ｂのオン・オフ制御は、選択信号SELにより行われる。選択スイッチ２７ａ、２７ｂは、選択信号SELが低レベルのときに、入力端子２１ａ、２１ｂと入力データDin1、Din2とをそれぞれ接続し、選択信号SELが高レベルのときに、入力端子２１ａ、２１ｂと出力データDout1、Dout2とをそれぞれ接続する。
【００５６】
また、DAコンバータ２１の出力端子２１ｃは、制御スイッチ２９を介してビット線BLに接続されている。制御スイッチ２９のオン・オフ制御は、DAイネーブル信号DAEにより行われる。制御スイッチ２９は、DAイネーブル信号DAEが低レベルのときに、出力端子２１ｃとビット線BLとを切り離し、DAイネーブル信号DAEが高レベルのときに、出力端子２１ｃとビット線BLとを接続する。
【００５７】
なお、選択スイッチ２７ａ、２７ｂおよび制御スイッチ２９は、例えば、NMOSとPMOSとのソース電極とドレイン電極を相互に接続し、各ゲート電極に相補な信号を接続したCMOSスイッチにより構成されている。
また、ビット線BLには、NMOS２５のドレイン電極が接続されている。NMOS２５のソース電極は0V（接地電圧）にされている。NMOS２５のゲート電極には、イニシャライズ信号INTが接続されている。
【００５８】
一方、AD変換回路２３は、ビット線BL、イニシャライズ信号INT、DAイネーブル信号DAEを入力し、出力データDout1、Dout2を出力している。
メモリセル部４００には、縦横に複数のメモリセル１が配列されている。メモリセル１は、図１０に示した従来のメモリセル１と同一の構成をしており、強誘電体キャパシタ３およびNMOSからなるトランジスタ５により構成されている。
【００５９】
ここでは、説明を簡単にするため、二つのメモリセル１のみ示している。各メモリセル１には、ワード線WL（WL1、WL2）、プレート線PL（PL1、PL2）、ビット線BLがそれぞれ接続されている。また、メモリセル１には、強誘電体キャパシタ３とトランジスタ５との間に寄生容量Cpが付加されている。
図５は、AD変換回路２３の回路構成を示している。AD変換回路２３は、三つのDAコンバータ３１-1、３１-2、３１-3を備えたDA変換部３１、三つの制御スイッチ３３、三つの参照メモリセル３５-1、３５-2、３５-3、三つのコンパレータ３７-1、３７-2、３７-3、三つのフリップフロップ回路３８-1、３８-2、３８-3を備えた比較部３７、エンコーダ３９（復元部に対応する）および三つのNMOS４１（分極初期化手段、放電手段に対応する）により構成されている。なお、エンコーダ３９以外の回路を、入力するディジタル値（４値）より一つ少ない構成にすることで、後述する読み出し動作が可能になる。
【００６０】
各DAコンバータ３１-1、３１-2、３１-3は、２ビットからなる入力端子３１ａ、３１ｂを有しており、入力端子３１ａ、３１ｂから入力したディジタル値に比例する四つの参照書込アナログ電圧を出力する機能を有している。各DAコンバータ３１-1、３１-2、３１-3は、上述したデータ制御部３００のDAコンバータ２１に比べ、1／2LSBだけオフセットを持たせて構成されている。また、各DAコンバータ３１-1、３１-2、３１-3は、リファレンス電圧Ref(+)、Ref(-)を所定の値に設定することで、最大出力電圧値および最小出力電圧値を変えることができる。
【００６１】
DAコンバータ３１-1の入力端子３１ａ、３１ｂには、ともに0Vが入力されている。DAコンバータ３１-2の入力端子３１ａ、３１ｂには、それぞれ0V、VCCが入力されている。DAコンバータ３１-3の入力端子３１ａ、３１ｂには、それぞれVCC、0Vが入力されている。
したがって、DAコンバータ３１-1の出力端子３１ｃは、ディジタル値「０」に対応する参照書込アナログ電圧を出力し、DAコンバータ３１-2の出力端子３１ｃは、ディジタル値「１」に対応する参照書込アナログ電圧を出力し、DAコンバータ３１-3の出力端子３１ｃは、ディジタル値「２」に対応する参照書込アナログ電圧を出力する。
【００６２】
また、上述した1／2LSBのオフセットにより、各DAコンバータ３１-1、３１-2、３１-3が出力する参照書込アナログ電圧は、各ディジタル値に対応してDAコンバータ２１が出力する書込アナログ電圧より、1／2LSBだけ大きくされている。
この結果、DAコンバータ３１-1の出力する参照書込アナログ電圧は、DAコンバータ２１がディジタル値「０」、「１」に対応してそれぞれ出力する書込アナログ電圧値の中間になる。DAコンバータ３１-2の出力する参照書込アナログ電圧は、DAコンバータ２１がディジタル値「１」、「２」に対応してそれぞれ出力する書込アナログ電圧値の中間になる。DAコンバータ３１-3の出力する参照書込アナログ電圧は、DAコンバータ２１がディジタル値「２」、「３」に対応してそれぞれ出力する書込アナログ電圧値の中間になる。
【００６３】
また、各DAコンバータ３１-1、３１-2、３１-3の出力端子３１ｃは、制御スイッチ３３を介して参照ビット線BLr1、BLr2、BLr3にそれぞれ接続されている。各制御スイッチ３３のオン・オフ制御は、DAイネーブル信号DAEにより行われる。各制御スイッチ３３は、DAイネーブル信号DAEが低レベルのときに、各出力端子３１ｃと参照ビット線BLr1、BLr2、BLr3とをそれぞれ切り離し、DAイネーブル信号DAEが高レベルのときに、出力端子３１ｃと参照ビット線BLr1、BLr2、BLr3とをそれぞれ接続する。
【００６４】
各制御スイッチ３３は、上述した制御スイッチ２９と同様に、CMOSスイッチ等により構成されている。
また、各参照ビット線BLr1、BLr2、BLr3には、それぞれNMOS４１のドレイン電極が接続されている。NMOS４１のソース電極は接地（＝0V）されている。NMOS４１のゲート電極には、イニシャライズ信号INTが接続されている。
【００６５】
参照メモリセル３５-1、３５-2、３５-3は、大きさ、形状とも上述したメモリセル１と同一のものが使用されている。このため、参照メモリセル３５-1、３５-2、３５-3内の強誘電体キャパシタ３６とメモリセル１内の強誘電体キャパシタ３との特性は同一にされている。また、各参照メモリセル３５-1、３５-2、３５-3の強誘電体キャパシタ３６とトランジスタ５との間には、メモリセル１と同様に、寄生容量Cpが付加されている。
【００６６】
各参照メモリセル３５-1、３５-2、３５-3には、参照ビット線BLr1、BLr2、BLr3、参照ワード線WLr、参照プレート線PLrがそれぞれ接続されている。各参照ビット線BLr1、BLr2、BLr3の負荷容量値は、ビット線BLの負荷容量値と同一にされている。例えば、参照ビット線BLr1、BLr2、BLr3およびビット線BLは、同一の配線層では、配線長および配線幅が同一にされている。
【００６７】
参照ビット線BLr1、BLr2、BLr3とビット線BLとの負荷容量値を同一にすることで、データの読み出し時に、参照ビット線BLr1、BLr2、BLr3の電圧と、ビット線BLの電圧との比較を精度良く行うことができる。
【００６８】
また、コンパレータ３７-1、３７-2、３７-3の「−」入力には、参照ビット線BLr1、BLr2、BLr3がそれぞれ入力されている。コンパレータ３７-1、３７-2、３７-3の「＋」入力には、ビット線BLが入力されている。このため、ビット線BLの電圧が、各参照ビット線BLr1、BLr2、BLr3の電圧より大きいときに、コンパレータ３７-1、３７-2、３７-3は高レベルを出力する。
【００６９】
コンパレータ３７-1、３７-2、３７-3の出力は、フリップフロップ回路３８-1、３８-2、３８-3の入力に接続されている。フリップフロップ回路３８-1、３８-2、３８-3のクロック入力には、ラッチ信号CKが接続されている。そして、フリップフロップ回路３８-1、３８-2、３８-3は、ラッチ信号CKの立ち上がりで、コンパレータ３７-1、３７-2、３７-3の出力値を取り込む。
【００７０】
フリップフロップ回路３８-1、３８-2、３８-3の出力は、エンコーダ３９の入力L1、L2、L3にそれぞれ接続されている。エンコーダ３９の出力Q1、Q2は、それぞれ出力データDout1、Dout2に接続されている。
エンコーダ３９は、表１に示す真理値表にしたがい、入力L1、L2、L3に入力した信号をエンコードし、エンコード結果を出力データDout1、Dout2として出力する。このため、書き込んだディジタル値が、エンコーダ３９により復元される。
【表１】
以下、上述した強誘電体記憶装置におけるデータの書き込み動作について説明する。
先ず、書き込み動作の前に、メモリセル１および参照メモリセル３５-1、３５-2、３５-3における強誘電体キャパシタ３、３６の残留分極の初期化が行われる。メモリセル１の初期化は、イニシャライズ信号INTを高レベルにしてビット線BLを0Vにし、さらに、プレート線PLをVCC（電源電圧）にし、ワード線WLを高レベルにすることで行われる。参照メモリセル３５-1、３５-2、３５-3の初期化は、イニシャライズ信号INTを高レベルにして各参照ビット線BLr1、BLr2、BLr3を0Vにし、さらに、参照プレート線PLrをVCC（電源電圧）にし、参照ワード線WLrを高レベルにすることで行われる。
【００７１】
残留分極の初期化により、図６に示すように、強誘電体キャパシタ３、３６の分極電荷は、点ｄに変化し、初期化の終了とともに点ａに変化する。この結果、書き込み開始時には、メモリセル１および参照メモリセル３５-1、３５-2、３５-3の強誘電体キャパシタ３、３６の残留分極は常に点ａになり、初期あるいは前回の残留分極の影響をなくすことができる。
【００７２】
次に、DAコンバータ２１は、入力データDin1、Din2を入力し、入力したディジタル値「０」、「１」、「２」、「３」に対応する書込アナログ電圧W0、W1、W2、W3のいずれかをビット線BLに出力する。ここで、プレート線PLの電圧は0Vにされているため、ビット線BLに出力される電圧値が、強誘電体キャパシタ３の両電極間に印可される電圧になる。この際、DAイネーブル信号DAEは、高レベルにされ、ワード線WLは高レベルにされている。
【００７３】
また、DAコンバータ３１-1、３１-2、３１-3の各出力端子３１ｃは、上述したように、DAコンバータ２１が出力する各書込アナログ電圧W0、W1、W2、W3の中間の電圧である参照書込アナログ電圧電圧Wr1、Wr2、Wr3をそれぞれ出力する。
DAコンバータ２１およびDAコンバータ３１-1、３１-2、３１-3のリファレンス電圧Ref(+)、Ref(-)は、所定の値に設定されており、最大出力電圧がVCCより小さくされ、最小出力電圧が0Vより大きくされている。すなわち、DAコンバータ２１およびDAコンバータ３１-1、３１-2、３１-3は、図中の書込使用領域の範囲内の電圧を出力する。
【００７４】
このように、リファレンス電圧Ref(+)、Ref(-)を設定することにより、残留分極の差が小さくなるヒステリシスループの傾斜の緩やかな部分Ｇ1、Ｇ2を使用しなくても良くなるため、後述する読み出し時のデータの比較を確実に行うことができる。
なお、ワード線WLおよび参照ワード線WLrに与える高レベルは、VCCにトランジスタ５の閾値以上の電圧を加えた電圧に設定されており、ビット線BLおよび参照ビット線BLr1、BLr2、BLr3に印加される電圧は、確実に強誘電体キャパシタ３、３６に伝えられる。
【００７５】
DAコンバータ２１によるデータの書き込みにより、メモリセル１の強誘電体キャパシタ３の残留分極は、入力したディジタル値「０」、「１」、「２」、「３」に対応して、それぞれPw0、Pw1、Pw2、Pw3になる。DAコンバータ３１-1、３１-2、３１-3によるデータの書き込みにより、参照メモリセル３５-1、３５-2、３５-3の強誘電体キャパシタ３６の残留分極は、それぞれ、Pr1、Pr2、Pr3になる。ここで、残留分極の大きさは、Pw3＞Pr3＞Pw2＞Pr2＞Pw1＞Pr1＞Pw0である。
【００７６】
すなわち、入力するディジタル値（４値）より一つ少ない三つのDAコンバータ３１-1、３１-2、３１-3および三つの参照メモリセル３５-1、３５-2、３５-3により、各残留分極Pw0、Pw1、Pw2、Pw3の中間の値である残留分極Pr1、Pr2、Pr3が生じる。
次に、データの書き込みにより、メモリセル１および参照メモリセル３５-1、３５-2、３５-3の寄生容量Cpに充電された電荷の放電を行う。放電は、イニシャライズ信号INTを高レベルにしてビット線BLを0Vにし、さらに、プレート線PLを0Vにし、ワード線WLを高レベルにすることで行われる。そして、書き込み動作が完了する。
【００７７】
次に、上述した強誘電体記憶装置におけるデータの読み出し動作について説明する。
読み出し動作は、ワード線WLを高レベルにした状態で、プレート線PLをVCCにすることで行われる。
このとき、図７に示すように、メモリセル１では、強誘電体キャパシタ３の残留分極Pw0、Pw1、Pw2、Pw3に応じて、それぞれ電荷ΔQw0、ΔQw1、ΔQw2、ΔQw3が生じる。生じた電荷は、ビット線BLの電圧と強誘電体キャパシタ３の電圧とが等しくなるように分配される。この結果、残留分極Pw0、Pw1、Pw2、Pw3の量に応じてビット線BLの電圧が上昇する。
【００７８】
また、参照メモリセル３５-1、３５-2、３５-3では、各強誘電体キャパシタ３６の残留分極Pr1、Pr2、Pr3に応じて、それぞれ電荷ΔQr1、ΔQr2、ΔQr3が生じる。生じた電荷ΔQr1、ΔQr2、ΔQr3は、参照ビット線BLr1、BLr2、BLr3の電圧と各強誘電体キャパシタ３６の電圧とが等しくなるようにそれぞれ分配される。この結果、残留分極Pr1、Pr2、Pr3の量に応じて各参照ビット線BLr1、BLr2、BLr3が所定の電圧まで上昇する。
【００７９】
この後、ビット線BLの電圧と、各参照ビット線BLr1、BLr2、BLr3の電圧とが、比較部３７で比較される。
例えば、ディジタル値「２」が書き込まれている場合には、残留分極はPw2になっており、読み出し時に強誘電体キャパシタ３には電荷ΔQw2が生じる。ΔQr3(BLr3)＞ΔQw2(BL)＞ΔQr2(BLr2)であるから、ビット線BLの電圧は、参照ビット線BLr2の電圧より高く、参照ビット線BLr3の電圧より低くなる。このため、コンパレータ３７-1、３７-2の出力は高レベルになり、コンパレータ３７-3の出力は低レベルになる。
【００８０】
すなわち、入力するディジタル値（４値）より一つ少ない三つのコンパレータ３７-1、３７-2、３７-3により、各ビット線BLに生じる電荷ΔQw0、ΔQw1、ΔQw2、ΔQw3のいずれかに対応する電圧と、参照ビット線BLr1、BLr2、BLr3に生じる電圧との比較が容易に行われる。
コンパレータ３７-1、３７-2、３７-3は、比較結果をエンコーダ３９に出力する。エンコーダ３９は、表１に示した真理値表にしたがって出力データDout1を高レベルにし、出力データDout2を低レベルにする。すなわち、書き込んだディジタル値「２」の読み出し動作が完了する。
【００８１】
データの読み出しにより、強誘電体キャパシタ３、３６の分極電荷は、点ｄ付近を経て点ａ付近まで変化する。分極電荷が正しく点ｄおよび点ａにならないのは、データの読み出し時には、ビット線BLおよび参照ビット線BLr1、BLr2、BLr3が所定の電圧まで上昇するため、プレート線PLおよび参照プレート線PLrを基準にしたビット線BLおよび参照ビット線BLr1、BLr2、BLr3の電圧（VBL−VPL）が、正確には−VCCにならないことによる。
【００８２】
この結果、強誘電体キャパシタ３、３６の残留分極はほぼ−Prになる。また、残留分極がほぼ−Prになることで、書き込んだデータは破壊されてしまうため、この後に、再書き込み動作が行う必要がある。
なお、強誘電体キャパシタ３、３６の残留分極を正しく−Prにするため、再書き込みの前に、メモリセル１および参照メモリセル３５-1、３５-2、３５-3の残留分極の初期化が行われる。
【００８３】
再書き込み動作では、エンコーダ３９が復元したディジタル値をDA変換器２１に入力することで行う。すなわち、先ず、選択信号SELを高レベルにし、選択スイッチ２７ａ、２７ｂが切り換えられる。次に、DAイネーブル信号DAEを高レベルにし、ワード線WLを高レベルにし、プレート線PLを0Vにする。この状態で、DA変換器２１およびDA変換器３１-1、３１-2、３１-3から、書込アナログ電圧W0、W1、W2、W3および参照書込アナログ電圧Wr1、Wr2、Wr3が出力され、再書き込みが行われる。
【００８４】
再書き込みの後に、メモリセル１および参照メモリセル３５-1、３５-2、３５-3の寄生容量Cpに充電された電荷の放電を行う。そして、読み出し動作が完了する。
図８は、上述した書き込み動作および読み出し動作のタイミング図を示している。書き込み動作では、先ず、書き込みサイクルの第１サイクルC1で、強誘電体キャパシタ３、３６の残留分極の初期化が行われる。第２サイクルC2では、メモリセル１へのデータの書き込み、および、各参照メモリセル３５-1、３５-2、３５-3への所定の値の書き込みが行われる。第３サイクルC3では、寄生容量Cpに充電された電荷の放電が行われ、書き込み動作が完了する。
【００８５】
一方、読み出し動作では、先ず、読み出しサイクルの第４サイクルC4で、書き込んだデータのメモリセル１からの読み出し、および、各参照メモリセル３５-1、３５-2、３５-3からの所定のデータの読み出しが行われる。第５サイクルC5では、残留分極の初期化が行われる。第６サイクルC6では、メモリセル１へのディジタル値の再書き込み、および、各参照メモリセル３５-1、３５-2、３５-3への所定のディジタル値の再書き込みが行われる。ここで、メモリセル１への再書き込みは、エンコーダ３９により復元されたディジタル値を用いて行う。そして第７サイクルC7では、寄生容量Cpに充電された電荷の放電が行われ、読み出し動作が完了する。
【００８６】
以上のように構成された強誘電体記憶装置では、DAコンバータ２１で変換した４値のディジタル値に対応する書込アナログ電圧W0、W1、W2、W3を、メモリセル１の強誘電体キャパシタ３に与えて残留分極Pw0、Pw1、Pw2、Pw3を生じさせ、これ等残留分極Pw0、Pw1、Pw2、Pw3から得られる電荷ΔQw0、ΔQw1、ΔQw2、ΔQw3に応じて変化するビット線BLの電圧を、AD変換回路２３により検出して、元のディジタル値に復元したので、一つの強誘電体キャパシタ３に４値のディジタル値を記憶し、記憶したデータを読み出すことができる。
【００８７】
また、AD変換回路２３に、参照メモリセル３５-1、３５-2、３５-3を備えたので、各参照メモリセル３５-1、３５-2、３５-3の残留分極Pr1、Pr2、Pr3から得られる参照読出アナログ電圧と、メモリセル１の残留分極Pw0、Pw1、Pw2、Pw3から得られる読出アナログ電圧とを比較することで、元のディジタル値を確実に復元することができる。
【００８８】
そして、AD変換回路２３に、DAコンバータ３１-1、３１-2、３１-3、コンパレータ３７-1、３７-2、３７-3、エンコーダ３９を備えたので、DAコンバータ３１-1、３１-2、３１-3により、書込アナログ電圧W0、W1、W2、W3と異なる値の参照書込アナログ電圧Wr1、Wr2、Wr3を参照メモリセル３５-1、３５-2、３５-3に書き込み、コンパレータ３７-1、３７-2、３７-3により、各参照メモリセル３５-1、３５-2、３５-3から得られる参照読出アナログ電圧と、メモリセル１から得られる読出アナログ電圧とを比較し、エンコーダ３９により、元のディジタル値に復元することができる。
【００８９】
したがって、入力するディジタル値（４値）より一つ少ない三つのDAコンバータ３１-1、３１-2、３１-3および三つの参照メモリセル３５-1、３５-2、３５-3により、各残留分極Pw0、Pw1、Pw2、Pw3の中間の値である残留分極Pr1、Pr2、Pr3を生じさせることができ、入力するディジタル値（４値）より一つ少ない三つのコンパレータ３７-1、３７-2、３７-3により、ビット線BLに生じる電荷ΔQw0、ΔQw1、ΔQw2、ΔQw3のいずれかに対応する読出アナログ電圧と、参照ビット線BLr1、BLr2、BLr3に生じる参照読出アナログ電圧との比較を行うことができる。
【００９０】
さらに、DA変換部３１の各ADコンバータ３１-1、３１-2、３１-3から出力する参照書込アナログ電圧Wr1、Wr2、Wr3を、メモリセル１に書き込む各書込アナログ電圧W0、W1、W2、W3の中間に設定したので、データの読み出し時に、参照読出アナログ電圧と読出アナログ電圧との電圧差を大きくすることができ、参照読出アナログ電圧と読出アナログ電圧との比較を確実に行うことができる。
【００９１】
また、メモリセル１と参照メモリセル３５-1、３５-2、３５-3とを同一の大きさ、形状にしたので、メモリセル１および参照メモリセル３５-1、３５-2、３５-3における強誘電体キャパシタ３、３６の特性を同一にすることができる。このため、データの書き込み時には、メモリセル１と参照メモリセル３５-1、３５-2、３５-3の強誘電体キャパシタ３、３６に、書込アナログ電圧W0、W1、W2、W3および参照書込アナログ電圧Wr1、Wr2、Wr3に対応して、所定の残留分極の値を設定することができ、データの読み出し時には、各参照読出アナログ電圧と読出アナログ電圧とを精度良く比較することができる。
【００９２】
そして、ビット線BLの負荷容量値と、各参照ビット線BLr1、BLr2、BLr3の負荷容量値とを同一にしたので、それぞれの強誘電体キャパシタ３、３６の残留分極の値を正しく反映した読出アナログ電圧と参照読出アナログ電圧とを得ることができ、読出アナログ電圧と参照読出アナログ電圧との比較を精度良く行うことができる。
【００９３】
さらに、ビット線BL、参照ビット線BLr1、BLr2、BLr3を、NMOS４、２５を介して接地電圧（0V）に接続し、ビット線BL、参照ビット線BLr1、BLr2、BLr3の電圧を、イニシャライズ信号INTにより0Vにできるようにしたので、ワード線WL、参照ワード線WLrを高レベル、プレート線PL、参照プレート線PLrをVCCにすることで、強誘電体キャパシタ３、３６の残留分極を所定の値（−Pr）に初期化することができる。
【００９４】
このため、書き込み動作の前に強誘電体キャパシタ３、３６の残留分極の値を、常に同一の値にすることができ、初期あるいは前回の残留分極の影響をなくすことができる。
また、ビット線BL、参照ビット線BLr1、BLr2、BLr3の電圧を、イニシャライズ信号INTにより0Vにできるようにしたので、ワード線WL、参照ワード線WLrを高レベル、プレート線PL、参照プレート線PLrを0Vにすることで、強誘電体キャパシタ３、３６の寄生容量Cpに充電された電荷を放電することができ、データの読み出し時に寄生容量Cpの影響を受けることなく、正しいデータを読み出すことができる。
【００９５】
このため、書き込み動作の後、または、読み出し動作の前に、寄生容量Cpに充電された電荷を放電することにより、書き込み時に寄生容量Cpに充電された電荷を、読み出し動作の前に放電することができる。この結果、強誘電体キャパシタ３、３６の残留分極に対応する電荷のみを、読出アナログ電圧、参照読出アナログ電圧として得ることができる。
【００９６】
そして、エンコーダ３９により復元したディジタル値である出力データDout1、Dout2を、選択スイッチ２７ｂ、２７ａを介してDAコンバータ２１の入力端子２１ｂ、２１ａに接続したので、メモリセル１へのデータの再書き込みを、読み出した読出アナログ電圧でなく、復元した元のディジタル値により確実に行うことができる。
【００９７】
図９は、本発明の強誘電体記憶装置の第２の実施形態におけるエンコーダ４３（復元部に対応する）を示している。
エンコーダ４３以外の構成は、上述した第１の実施形態と同一である。
この実施形態では、エンコーダ４３は、異常情報を出力するError信号を備えている。
エンコーダ４３は、表２に示す真理値表にしたがい、入力L1、L2、L3に応じた出力を出力データDout1、Dout2およびError信号を出力する。
【００９８】
なお、上述した第１の実施形態では、２ビットの入力データによって、一つのメモリセル１に４値を記憶する構成について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、３ビットの入力データによって、一つのメモリセル１に８値を記憶する構成にしても良く、二つのメモリセル１に４値ずつを記憶する構成にしても良い。
【００９９】
また、上述した第１の実施形態では、寄生容量Cpに充電された電荷の放電を、書き込み動作の終了時に行った例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、読み出し動作の開始時に行っても良い。
【０１００】
【発明の効果】
本発明の強誘電体記憶装置では、DA変換手段により、書き込みデータであるディジタル値を、このディジタル値に対応する書込アナログ電圧に変換し、この書込アナログ電圧をメモリセルの強誘電体キャパシタの電極に与えたので、強誘電体キャパシタに、書込アナログ電圧に応じた残留分極を生じさせることができる。
【０１０１】
また、AD変換手段により、強誘電体キャパシタの残留分極の値に応じて得られる読出アナログ電圧を入力したので、この読出アナログ電圧から元のディジタル値を復元することができる。
したがって、一つの強誘電体キャパシタに３値以上のデータを記憶し、記憶したデータを読み出すことができる。
【０１０２】
本発明の強誘電体記憶装置では、AD変換手段に、強誘電体キャパシタを有する複数の参照メモリセルと、これ等参照メモリセルに書込アナログ電圧と異なる値の参照書込アナログ電圧を与えるDA変換部と、各参照メモリセルから得られる参照読出アナログ電圧と、メモリセルから得られる読出アナログ電圧とを比較する比較部と、比較結果に基づいて元のディジタル値を復元する復元部とを備えたので、DA変換手段により書き込まれたディジタル値を、確実に、元のディジタル値に復元することができる。
【０１０３】
また、DA変換部から出力する参照書込アナログ電圧を、メモリセルに書き込む各書込アナログ電圧の中間に設定したので、データの読み出し時に、読出アナログ電圧と参照読出アナログ電圧との電圧差を大きくすることができ、読出アナログ電圧と参照読出アナログ電圧との比較を確実に行うことができる。
【０１０４】
本発明の強誘電体記憶装置では、メモリセルと参照メモリセルとを、同一の大きさ、形状に形成したので、メモリセルと参照メモリセルの特性を同一にすることができる。このため、データの書き込み時には、メモリセルおよび参照メモリセルの強誘電体キャパシタに、書込アナログ電圧および参照書込アナログ電圧に対応した所定の残留分極を設定することができ、データの読み出し時には、各読出アナログ電圧と参照読出アナログ電圧とを精度良く比較することができる。
【０１０５】
本発明の強誘電体記憶装置では、DA変換手段とメモリセルとを接続するビット線の容量と、DA変換部と各参照メモリセルとをそれぞれ接続する参照ビット線の容量とを同一にしたので、データの読み出し時に、それぞれの強誘電体キャパシタの残留分極の値を正しく反映した読出アナログ電圧および参照読出アナログ電圧を得ることができ、読出アナログ電圧と参照読出アナログ電圧とを精度良く比較することができる。
【０１０６】
本発明の強誘電体記憶装置では、復元部により、比較部による比較結果に基づいて、元のディジタル信号を復元できないときに、異常情報を出力したので、強誘電体キャパシタの劣化・故障等による回路の異常を検出することができる。
本発明の強誘電体記憶装置では、強誘電体キャパシタの残留分極の値を所定の値に設定する分極初期化手段を備えたので、初期あるいは前回の残留分極の影響をなくすことができる。
【０１０７】
また、分極初期化手段により、書き込み動作の前に強誘電体キャパシタの残留分極の値を所定の値にしたので、書き込み動作時に、強誘電体キャパシタに同一の書込アナログ電圧（参照書込アナログ電圧）を与えた場合には、残留分極の値を、常に同一の値にすることができる。すなわち、書き込みデータに対応する強誘電体キャパシタの残留分極の値を、常に同一の値にすることができる。
【０１０８】
本発明の強誘電体記憶装置では、放電手段により、強誘電体キャパシタの寄生容量に充電された電荷を放電したので、データの読み出し時に寄生容量の影響を受けることなく、正しいデータを読み出すことができる。
【０１０９】
また、放電手段により、書き込み動作の後に、寄生容量に充電された電荷を放電したので、書き込み時に強誘電体キャパシタの寄生容量に充電された電荷を、読み出し動作の前に放電することができる。この結果、強誘電体キャパシタの残留分極に応じた電荷のみを、読出アナログ電圧（参照読出アナログ電圧）として得ることができる。
【０１１０】
本発明の強誘電体記憶装置では、メモリセルへのデータの再書き込みを、読み出した読出アナログ電圧でなく、復元した元のディジタル値をDA変換手段に入力して得られる書込アナログ電圧により行ったので、再書き込みを確実に行うことができる。
【図面の簡単な説明】
【図１】 本発明の原理構成図である。
【図２】本発明の強誘電体記憶装置の第１の実施形態を示す全体構成図である。
【図３】外部信号、内部信号および各制御信号のタイミング図である。
【図４】データ制御部およびメモリセル部の回路構成図である。
【図５】 AD変換部の回路構成図である。
【図６】強誘電体キャパシタへの書き込み動作を示す説明図である。
【図７】強誘電体キャパシタからの読み出し動作を示す説明図である。
【図８】書き込み動作および読み出し動作を示すタイミング図である。
【図９】本発明の強誘電体記憶装置の第２の実施形態におけるエンコーダを示す図である。
【図１０】従来の強誘電体記憶装置のメモリセルを示す構成図である。
【図１１】強誘電体キャパシタに印加する印加電圧と、強誘電体キャパシタの分極電荷密度との関係を示す説明図である。
【図１２】メモリセルにデータ「１」を書き込む状態を示す説明図である。
【図１３】メモリセルにデータ「１」を書き込むときの強誘電体キャパシタの分極電荷の変化を示す説明図である。
【図１４】メモリセルにデータ「０」を書き込む状態を示す説明図である。
【図１５】メモリセルにデータ「０」を書き込むときの強誘電体キャパシタの分極電荷の変化を示す説明図である。
【図１６】メモリセルに書き込んだデータの読み出し動作を示すタイミング図である。
【図１７】メモリセルに書き込んだデータを読み出すときの強誘電体キャパシタの分極電荷の変化を示す説明図である。
【図１８】強誘電体キャパシタに与える電圧に応じた残留分極の変化を示す説明図である。
【図１９】強誘電体キャパシタの残留分極が、過去の履歴に依存する例を示す説明図である。
【図２０】メモリセル内の寄生容量を示す回路図である。
【図２１】本来の残留分極に寄生容量の電荷が付加された状態を示す説明図である。
【符号の説明】
１ メモリセル
３ 強誘電体キャパシタ
３ｂ 電極
５ トランジスタ
２１ DAコンバータ（DA変換手段）
２１ａ、２１ｂ 入力端子
２１ｃ 出力端子
２３ AD変換回路（AD変換手段）
２５ NMOS（分極初期化手段、放電手段）
２７ａ、２７ｂ 選択スイッチ
２９ 制御スイッチ
３１ DA変換部
３１ａ、３１ｂ 入力端子
３１ｃ 出力端子
３１-1、３１-2、３１-3 DAコンバータ
３３ 制御スイッチ
３５-1、３５-2、３５-3 参照メモリセル
３６ 強誘電体キャパシタ
３７ 比較部
３７-1、３７-2、３７-3 コンパレータ
３８-1、３８-2、３８-3 フリップフロップ回路
３９ エンコーダ（復元部）
４１ NMOS（分極初期化手段、放電手段）
４３ エンコーダ（復元部）
１００ 入出力インターフェース部
２００ 信号制御部（分極初期化手段、放電手段）
３００ データ制御部
４００ メモリセル部
BL ビット線
BLr1、BLr2、BLr3 参照ビット線
INT イニシャライズ信号（分極初期化手段、放電手段）
PL（PL1、PL2） プレート線（分極初期化手段）
PLr 参照プレート線（分極初期化手段）
WL（WL1、WL2） ワード線（分極初期化手段、放電手段）
WLr 参照ワード線（分極初期化手段、放電手段）
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えた強誘電体記憶装置に係り、特に、一つの強誘電体キャパシタに３値以上のデータを記憶する強誘電体記憶装置に関する。
【０００２】
【従来の技術】
一般に、半導体記憶装置は、書き込んだデータを保持するために電力が必要なDRAM（Dynamic Random Access Memory）等の揮発性の半導体記憶装置と、書き込んだデータを保持するために電力が不要なフラッシュメモリ・EEPROM（Electrical Erasable Programmable Read Only Memory）等の不揮発性の半導体記憶装置とに大別されている。また、半導体記憶装置の性能は、記憶容量・アクセス速度・消費電力で表されることが多い。
【０００３】
DRAMは、大容量・高速の半導体記憶装置として、主に、各種コンピュータの主記憶用として使用されている。しかし、DRAMは揮発性であるため、記憶したデータを保持するためにリフレッシュ動作が必要であり、消費電力が大きい。
フラッシュメモリ・EEPROMは、大容量・低消費電力・不揮発性の半導体記憶装置として、主に、ファイルシステム、メモリカード、ポータブル機器等に使用されている。しかし、フラッシュメモリ・EEPROMは、データの書き込みに要する時間が著しく長い。
【０００４】
一方、近時、DRAMおよびフラッシュメモリ・EEPROMの長所を兼ね備えた半導体記憶装置として、メモリセルに強誘電体キャパシタを備えた強誘電体記憶装置が開発されている。
強誘電体記憶装置は、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用して２値データの記憶を行うことができる。
【０００５】
図１０は、この種の強誘電体記憶装置のメモリセルの構成を示している。
図において、メモリセル１は、強誘電体キャパシタ３および転送ゲートであるトランジスタ５により構成されている。トランジスタ５は、NMOS（N-channel Metal Oxide Semiconductor）により形成されている。
【０００６】
強誘電体キャパシタ３の一方の電極３ａには、この電極３ａに電圧を与えるプレート線PLが接続されている。強誘電体キャパシタ３の他方の電極３ｂには、トランジスタ５の一方の転送電極５ａが接続されている。
トランジスタ５の他方の転送電極５ｂには、データの伝送路であるビット線BLが接続されている。トランジスタ５のゲート電極５ｃには、このNMOSトランジスタ５のオン・オフを制御するワード線WLが接続されている。
【０００７】
図１１は、強誘電体キャパシタ３の両電極３ａ、３ｂ間に印加する印加電圧Ｅと、強誘電体キャパシタ３の分極電荷密度Ｐとの関係（点ａ・点ｂ・点ｃ・点ｄで形成されるヒステリシスループ）を示している。ここで、印加電圧Ｅは、プレート線PLの電圧VPLを基準にしたビット線BLの電圧VBL（電圧VBL−電圧VPL）である。
【０００８】
以下、メモリセル１へのデータの書き込み動作について説明する。
先ず、上述したメモリセル１にデータ「１」を書き込む場合には、図１２に示すように、プレート線PLを0V、ワード線WLを高レベルにして、この状態でビット線BLを0V→VCC→0Vに変化させる。ここで、0Vは接地電圧であり、VCCは電源電圧である。
【０００９】
ワード線WLに与える高レベルは、VCCにトランジスタ５の閾値以上の電圧を加えた電圧に設定されており、ビット線BLに印加されるVCCは、確実に強誘電体キャパシタ３の電極３ｂに伝えられる。
この結果、図１３に示すように、強誘電体キャパシタ３の分極電荷は、点ｅ→点ｂ→点ｃに変化する。なお、書き込み動作前の強誘電体キャパシタ３の残留分極が点ｅでない場合にも、書き込み動作により、分極電荷は、常に点ｂ→点ｃに変化する。この結果、データ「１」を書き込んだときの強誘電体キャパシタ３の残留分極は正の分極Pr（点ｃ）になる。この状態がデータ「１」の記憶状態である。
【００１０】
一方、メモリセル１にデータ「０」を書き込む場合には、図１４に示すように、プレート線PLをVCC、ワード線WLを高レベルにして、ビット線BLをVCC→0V→VCCに変化させる。
この結果、図１５に示すように、強誘電体キャパシタ３の分極電荷は、点ｆ→点ｄ→点ａに変化する。なお、書き込み動作前の強誘電体キャパシタ３の残留分極が点ｆでない場合にも、書き込み動作により、分極電荷は、常に点ｄ→点ａに変化する。この結果、データ「０」を書き込んだときの強誘電体キャパシタ３の残留分極は負の分極−Pr（点ａ）になる。この状態がデータ「０」の記憶状態である。
【００１１】
図１６は、メモリセル１に書き込んだデータの読み出し動作におけるワード線WL、プレート線PLの動作タイミング、および、ビット線BLの変化を示している。データの読み出しは、ワード線WLを高レベルにした状態で、プレート線PLを0V→VCC→0Vに変化させることで行われる。ビット線BLは、データの読み出し前に0Vにされ、データの読み出し時には、フローティングにされている。
【００１２】
図１７は、データを読み出す際の強誘電体キャパシタ３の分極電荷の変化を示している。
メモリセル１にデータ「１」が書き込まれている場合には、読み出し動作により、強誘電体キャパシタ３の分極電荷は、点ｃから点ｄに変化する。分極電荷の変化で生じた電荷ΔQ1は、ビット線BLの電圧と強誘電体キャパシタ３の電極３ｂの電圧とが等しくなるように分配される。この結果、図１６に示したように、ビット線BLの電圧は電圧V1まで上昇する。
【００１３】
一方、メモリセル１にデータ「０」が書き込まれている場合には、読み出し動作により、図１７に示すように、強誘電体キャパシタ３の分極電荷は、点ａから点ｄに変化する。分極電荷の変化で生じた電荷ΔQ2は、ビット線BLの電圧と強誘電体キャパシタ３の電極３ｂの電圧とが等しくなるように分配される。この結果、図１６に示したように、ビット線BLの電圧は電圧V0まで上昇する。
【００１４】
この後、図示しないセンスアンプにより、ビット線BLの電圧は、V1からVCCに、または、V0から0Vに増幅される。そして、メモリセル１に記憶されていたデータ「１」またはデータ「０」が読み出される。
なお、読み出し完了後、プレート電圧PLを0Vにした時点で、強誘電体キャパシタ３の分極電荷は−Pr（点ａ）に変化する。このため、書き込まれたデータが「１」の場合には、記憶データが反転してしまうことになり、再書き込みが必要になる。
【００１５】
データの再書き込みは、センスアンプによりビット線BLを増幅した際に行われる。増幅時にはプレート電圧PLが0Vである。読み出したデータが「１」の場合には、センスアンプにより増幅したビット線BLの電圧はVCCになるため、強誘電体キャパシタ３の分極電荷は点ｂに変化し、図１３に示した場合と同様に、データ「１」が書き込まれる。
【００１６】
また、読み出したデータが「０」の場合には、読み出しの前後で、強誘電体キャパシタ３の残留分極は、点ａのまま変化せず、メモリセル１は、データ「０」を記憶した状態を保持する。
以上、２値データ「１」、「０」の書き込み動作、読み出し動作について述べたが、一般に、強誘電体キャパシタ３の残留分極は、書き込み時のプレート線PLの電圧を基準にしたビット線BLの電圧に応じて変化する。
【００１７】
このため、図１８に示すように、例えば、強誘電体キャパシタ３の残留分極が、点ａであるときに、ビット線BLの電圧（VBL−VPL）をV2にした場合には、強誘電体キャパシタ３の残留分極はP1になる。
同様に、強誘電体キャパシタ３の残留分極が、点ａであるときに、ビット線BLの電圧（VBL−VPL）をV3にした場合には、強誘電体キャパシタ３の残留分極はP2になる。
【００１８】
すなわち、ビット線BLに複数種の電圧を印加することにより、強誘電体キャパシタ３の残留分極の状態は複数の値に変化する。このため、強誘電体キャパシタ３の残留分極を利用して３値以上の多値を記憶する検討が、多方面でなされている。
【００１９】
【発明が解決しようとする課題】
しかしながら、強誘電体キャパシタ３に３値以上のデータを記憶させ、強誘電体記憶装置を実現しようとした場合には、２値データの記憶時には生じなかった以下の問題が発生する。
【００２０】
第一の問題は、強誘電体キャパシタ３の残留分極が、印加する電圧だけでなく、過去の履歴にも依存することによる。
例えば、図１９に示すように、ある論理値に対応する電圧V3を強誘電体キャパシタ３に印加し、この論理値をメモリセル１に書き込んだ後に、再度この論理値を書き込むために、電圧V3を強誘電体キャパシタ３に印加する。
【００２１】
このとき、強誘電体キャパシタ３の分極電荷は、点ａ→点ｇ→点ｈ→点ｊ→点ｋに変化する。したがって、同じ論理値を書き込むために、強誘電体キャパシタ３に同じ電圧を印加した場合にも、強誘電体キャパシタ３の残留分極は、複数の値（P3、P4）に変化してしまう。この結果、書き込んだ論理値を正しく復元することができないという問題があった。
【００２２】
第二の問題は、データの書き込み時にビット線BLに電圧を印加したときの分極電荷と、書き込み後の残留分極とが一致しないことによる。
例えば、図１１に示したヒステリシスループでは、書き込み時にビット線BLにVCCを印加したときの分極電荷は点ｂに変化しているが、書き込み後の残留分極は点ｃに変化するため、分極電荷より残留分極の方が小さくなる。
【００２３】
したがって、データの読み出し時に、ビット線BLから得られる電圧は、書き込んだ電圧より常に小さくなり、読み出した電圧と書き込んだ電圧とを単に比較しただけでは、データを正しく読み出すことはできないという問題があった。
さらに、データの再書き込みが必要な場合にも、読み出した電圧を、そのまま再書き込みすると、異なった残留分極に変化してしまう。なお、２値データの場合には、読み出した電圧をセンスアンプにより増幅できるため、このような問題は生じなかった。
【００２４】
第三の問題は、データの書き込み時に、メモリセル１内の寄生容量に電荷が充電されることによる。
図２０に示すように、メモリセル１内には、強誘電体キャパシタ３の電極３ｂとトランジスタ５の転送電極５ａとの間に寄生容量Cpが付加されている。この寄生容量Cpには、データの書き込み時にビット線BLに印加する電圧に応じて電荷が充電される。
【００２５】
したがって、図２１に示すように、書き込み終了直後の残留分極は、本来の残留分極Prに寄生容量Cpの電荷が付加されたP5になる。また、寄生容量Cpに充電された電荷は、時間とともに放電されるため、書き込み後の残留分極P5は、時間とともに残留分極Prに変化する。
この結果、書き込み後からの経過時間により、読み出すデータが変化してしまうという問題があった。なお、２値データの場合には、図１７に示した電荷ΔQ1とΔQ2とにより、データを読み出しているため、寄生容量Cpに充電される電荷は、誤差として扱うことができた。
【００２６】
以上の問題により、３値以上のデータを一つの強誘電体キャパシタ３に記憶させ、記憶したデータを正しく読み出すためには、解決すべき課題が多かった。
本発明は、かかる従来の問題点を解決するためになされたもので、一つの強誘電体キャパシタに３値以上のデータを記憶し、記憶したデータを読み出すことができる強誘電体記憶装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
図１は、本発明の原理構成図である。
本発明の強誘電体記憶装置は、一端がプレート線に接続され、他端がトランジスタを介してビット線に接続された強誘電体キャパシタ３を有するメモリセル１と、３値以上のｎ値のデータに対応したディジタル値を入力し、入力した前記ディジタル値に対応するｎ個の書込アナログ電圧のいずれかを、前記強誘電体キャパシタ３の電極に与え、該強誘電体キャパシタ３に残留分極を生じさせるDA変換手段２１と、前記強誘電体キャパシタ３の残留分極の値に応じて得られる読出アナログ電圧を入力し、該読出アナログ電圧を、元のディジタル値に復元するAD変換手段２３とを備え、前記各書込アナログ電圧は、０Ｖより高く、前記プレート線の高レベル電圧より低いことを特徴とする。
【００２８】
また、本発明の強誘電体記憶装置では、前記AD変換手段２３は、強誘電体キャパシタ３６を有する（ｎ−１）個の参照メモリセル３５と、前記各参照メモリセル３５の前記強誘電体キャパシタ３６の電極に、それぞれ前記書込アナログ電圧と異なる値の（ｎ−１）個の参照書込アナログ電圧のいずれかを与え、該強誘電体キャパシタ３６に残留分極を生じさせるDA変換部３１と、前記各参照メモリセル３５の前記強誘電体キャパシタ３６の残留分極の値に応じて得られる参照読出アナログ電圧と、前記メモリセル１の前記強誘電体キャパシタ３の残留分極の値に応じて得られる前記読出アナログ電圧とを比較する比較部３７と、前記比較部３７の比較結果に基づいて、元のディジタル値を復元する復元部３９とを備え、前記参照書込アナログ電圧を、電圧の低い側から第１、第２、・・・、第（ｎ−１）の参照書込アナログ電圧とし、前記 DA 変換手段においてｎ値のデータに対応して生成されるｎ個の前記書込アナログ電圧を、電圧の低い側から第１、第２、・・・、第ｎの書込アナログ電圧とした場合に、前記 DA 変換部は、第ｉ（ｉは（ｎ−１）以下の自然数）の参照書込アナログ電圧を、第ｉの書込アナログ電圧と第（ｉ＋１）の書込アナログ電圧の間の電圧に設定することを特徴とする。
【００２９】
また、本発明の強誘電体記憶装置は、前記メモリセル１と、前記参照メモリセル３５とは、同一の大きさ、かつ、同一の形状に形成されていることを特徴とする。
【００３０】
また、本発明の強誘電体記憶装置は、前記DA変換手段２１と前記メモリセル１とはビット線で接続され、前記AD変換手段２３の前記DA変換部３１と前記各参照メモリセル３５とは、それぞれ参照ビット線で接続され、前記ビット線の容量と前記各参照ビット線の容量とを同一にしたことを特徴とする。
【００３１】
また、本発明の強誘電体記憶装置では、前記復元部３９は、前記比較部３７による比較結果に基づいて元のディジタル信号を復元できないときに、異常情報を出力することを特徴とする。
また、本発明の強誘電体記憶装置は、書き込み動作の前に前記強誘電体キャパシタ３、３６の残留分極の値を所定の値にする分極初期化手段２５、４１を備えたことを特徴とする。
【００３２】
また、本発明の強誘電体記憶装置は、前記強誘電体キャパシタ３、３６と前記トランジスタとの間に付加される寄生容量に充電された電荷を、書き込み動作の後に放電するために、前記強誘電体キャパシタの両端を同じ電圧に設定する放電手段２５、４１を備えたことを特徴とする。
【００３３】
また、本発明の強誘電体記憶装置では、前記メモリセル１へのデータの再書き込みは、復元された元のディジタル値を前記DA変換手段２１に入力して行われることを特徴とする。
また、本発明の強誘電体記憶装置は、書き込み動作の前に、前記強誘電体キャパシタの残留分極の値を、書き込むディジタル値の論理に依存しない一定の値に初期化する分極初期化手段とを備えたことを特徴とする。
さらに、本発明の強誘電体記憶装置では、前記分極初期化手段は、前記各参照メモリセルの前記強誘電体キャパシタの残留分極の値を、前記参照書込アナログ電圧値に依存しない一定の値に初期化することを特徴とする。
【００３４】
本発明の強誘電体記憶装置では、DA変換手段２１は、書き込みデータであるディジタル値を入力し、このディジタル値に対応する書込アナログ電圧を強誘電体キャパシタ３の電極に与える。この結果、強誘電体キャパシタ３には、書込アナログ電圧に応じた残留分極が生じる。残留分極の値は、書込アナログ電圧に応じて複数の値に設定可能である。このため、３値以上の書き込みデータが強誘電体キャパシタ３に記憶される。
【００３５】
AD変換手段２３は、強誘電体キャパシタ３の残留分極の値に応じて得られる読出アナログ電圧を入力し、この読出アナログ電圧を、元のディジタル値に復元する。すなわち、AD変換手段２３により、書き込まれたデータ（残留分極の値）の読み出しが行われる。
したがって、一つの強誘電体キャパシタ３に３値以上のデータを記憶し、記憶したデータを読み出すことができる。
【００３６】
本発明の強誘電体記憶装置では、AD変換手段２３に、複数の参照メモリセル３５、DA変換部３１、比較部３７、復元部３９が備えられる。
DA変換部３１は、各参照メモリセル３５における強誘電体キャパシタ３６の電極に、メモリセル１への書込アナログ電圧と異なる値の参照書込アナログ電圧を与える。この結果、強誘電体キャパシタ３６には、参照書込アナログ電圧に応じた残留分極が生じる。
【００３７】
比較部３７は、各参照メモリセル３５の強誘電体キャパシタ３６の残留分極の値に応じて得られる各参照読出アナログ電圧と、メモリセル１の強誘電体キャパシタ３の残留分極の値に応じて得られる読出アナログ電圧とを比較する。
復元部３９は、比較部３７による比較結果に基づいて、元のディジタル値を復元する。
【００３８】
例えば、DA変換部３１は、各参照書込アナログ電圧を、それぞれディジタル値に対応する各書込アナログ電圧の中間に設定する。このため、データの読み出し時に、読出アナログ電圧と参照読出アナログ電圧との電圧差が大きくされ、読出アナログ電圧と参照読出アナログ電圧とを容易に比較することができる。
【００３９】
本発明の強誘電体記憶装置では、メモリセル１と参照メモリセル３５とが、同一の大きさ、形状に形成されるため、メモリセル１と参照メモリセル３５の特性が同一になる。この結果、データの書き込み時には、メモリセル１および参照メモリセル３５の強誘電体キャパシタ３、３６に、書込アナログ電圧および参照書込アナログ電圧に対応した所定の残留分極が設定される。
【００４０】
また、データの読み出し時には、読出アナログ電圧と各参照読出アナログ電圧とを精度良く比較することができる。
本発明の強誘電体記憶装置では、DA変換手段２１とメモリセル１とを接続するビット線の容量と、DA変換部３１と各参照メモリセル３５とをそれぞれ接続する参照ビット線の容量とが同一にされている。このため、データの読み出し時に、それぞれの強誘電体キャパシタ３、３６の残留分極の値を正しく反映した読出アナログ電圧および参照読出アナログ電圧が得られ、読出アナログ電圧と各参照読出アナログ電圧とを精度良く比較することができる。
【００４１】
本発明の強誘電体記憶装置では、復元部３９は、比較部３７による比較結果に基づいて、元のディジタル信号を復元できないときに、異常情報を出力するため、強誘電体キャパシタ３６の劣化・故障等による回路の異常が検出される。
本発明の強誘電体記憶装置では、分極初期化手段２５、４１は、強誘電体キャパシタ３、３６の残留分極の値を所定の値に設定する。このため、初期あるいは前回の残留分極の影響をなくすことができる。
【００４２】
例えば、分極初期化手段２５、４１は、書き込み動作の前に強誘電体キャパシタ３、３６の残留分極の値を所定の値にする。このため、書き込み動作時に、強誘電体キャパシタ３、３６に同一の書込アナログ電圧、参照書込アナログ電圧を与えた場合には、残留分極の値は、常に同一の値になる。この結果、書き込みデータに対応する強誘電体キャパシタ３、３６の残留分極の値が、常に同一の値にされる。
【００４３】
本発明の強誘電体記憶装置では、放電手段２５、４１は、書き込み動作の後、強誘電体キャパシタ３、３６の寄生容量に充電された電荷を放電する。このため、書き込み時に強誘電体キャパシタ３、３６の寄生容量に充電された電荷が、読み出し動作の前に放電される。したがって、強誘電体キャパシタ３、３６の残留分極に応じた電荷のみを、読出アナログ電圧、参照読出アナログ電圧として得ることができる。したがって、読み出し時に寄生容量の影響を受けることなく、正しいデータを読み出すことが可能になる。
【００４４】
本発明の強誘電体記憶装置では、メモリセル１へのデータの再書き込みが、復元された元のディジタル値をDA変換手段２１に入力することで行われる。再書き込みを、読み出した読出アナログ電圧でなく、復元した元のディジタル値をDA変換手段２１に入力して得られる書込アナログ電圧で行うことで、元のディジタル値に対応する強誘電体キャパシタ３の残留分極の値が正しく設定される。
【００４５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて詳細に説明する。
図２は、本発明の強誘電体記憶装置の第１の実施形態を示している。
図において、この実施形態の強誘電体記憶装置は、外部信号の入出力を制御する入出力インターフェース部１００、入力した外部信号から各種制御信号を生成し、装置全体を制御する信号制御部２００（分極初期化手段、放電手段に対応する）、入力データDinおよび出力データDoutを制御するデータ制御部３００、および、データを記憶するメモリセル部４００により構成されている。
【００４６】
入出力インターフェース部１００には、外部信号であるクロック信号CLK、チップイネーブル信号／CE、ライトイネーブル信号／WE、アドレス信号AD、データ信号DQが供給されている。データ信号DQは入出力信号であり、データ信号DQ以外の信号は入力信号である。また、図においてアドレス信号AD、データ信号DQ等の太い矢印で示した信号は、複数本からなるバス信号である。
【００４７】
入出力インターフェース部１００は、クロック信号CLK、チップイネーブル信号／CE、ライトイネーブル信号／WE、アドレス信号AD、データ信号DQを、図示しない入力バッファで受けて、内部信号である内部クロック信号CLKin、内部チップイネーブル信号CEin、内部ライトイネーブル信号WEin、内部アドレス信号ADinを信号制御部２００に出力している。なお、本明細書において、／CE、／WE等の「／」の表現は、負論理すなわち低レベル時にアクティブとなる信号を意味している。
【００４８】
また、入出力インターフェース部１００は、書き込みデータである入力データDinをデータ制御部３００に出力し、データ制御部３００から読み出しデータである出力データDoutを入力している。入力データDinおよび出力データDoutは、図示しない入力バッファおよび出力バッファによりデータ信号DQに接続されている。
信号制御部２００は、入出力インターフェース部１００から入力した信号により、セレクト信号SEL、DAイネーブル信号DAE、イニシャライズ信号INT（分極初期化手段、放電手段に対応する）、ラッチ信号CK、参照ワード線WLr電位、参照プレート線PLr電位を生成し、生成した信号をデータ制御部３００に出力している。
【００４９】
また、信号制御部２００は、内部クロック信号CLKin、内部チップイネーブル信号CEin、内部ライトイネーブル信号WEin、内部アドレス信号ADinを用いて、ワード線WL電位、プレート線PL電位を生成し、生成した信号をメモリセル部４００に出力している。
データ制御部３００とメモリセル部４００との間には、ビット線BLが接続されている。
【００５０】
図３は、外部信号、内部信号および信号制御部２００によって生成される各制御信号のタイミング図を示している。本実施形態の強誘電体記憶装置は、外部から入力されるクロック信号CLKに同期して、内部の制御が行われている。また、データの書き込み動作は、第１サイクルC1〜第３サイクルC3の３クロックサイクルからなる書き込みサイクルで行われ、データの読み出し動作は、第４サイクルC4〜第７サイクルC7の４クロックサイクルからなる読み出しサイクルで行われる。
【００５１】
各外部信号の入力タイミングは、タイミング規格として規定されており、外部信号はこの規格にしたがって入力されている。
なお、信号制御部２００は、図に示したタイミングで各制御信号の出力を行う論理回路を備えている。以下、各サイクルでの制御部２００の動作を説明する。
第１サイクルC1では、制御部２００は、イニシャライズ信号INT、ワード線WL、参照ワード線WLr、プレート線PL、参照プレート線PLrを高レベルにし、その他の信号を低レベルにする。第２サイクルC2では、制御部２００は、DAイネーブル信号DAE、ワード線WL、参照ワード線WLrを高レベルにし、その他の信号を低レベルにする。第３サイクルC3では、制御部２００は、イニシャライズ信号INT、ワード線WL、参照ワード線WLrを高レベルにし、その他の信号を低レベルにする。
【００５２】
また、第４サイクルC4では、制御部２００は、ワード線WL、参照ワード線WLr、プレート線PL、参照プレート線PLrを高レベルにし、その他の信号を低レベルにする。第５サイクルC5では、制御部２００は、イニシャライズ信号INT、ラッチ信号CK、ワード線WL、参照ワード線WLr、プレート線PL、参照プレート線PLrを高レベルにし、その他の信号を低レベルにする。第６サイクルC6では、制御部２００は、セレクト信号SEL、ワード線WL、参照ワード線WLrを高レベルにし、その他の信号を低レベルにする。第７サイクルC7では、制御部２００は、セレクト信号SEL、DAイネーブル信号DAE、イニシャライズ信号INT、ワード線WL、参照ワード線WLrを高レベルにし、その他の信号を低レベルにする。
【００５３】
図４は、データ制御部３００およびメモリセル部４００の回路構成の概要を示している。なお、メモリセル部４００は、一点鎖線で囲んだ部分である。また、図４では、説明を簡単にするため、２ビットの入力データDin1、Din2により４値を記憶する最小構成を示している。
図において、データ制御部３００は、DAコンバータ２１（DA変換手段に対応する）、AD変換回路２３（AD変換手段に対応する）、NMOS２５（分極初期化手段、放電手段に対応する）、選択スイッチ２７ａ、２７ｂおよび制御スイッチ２９により構成されている。
【００５４】
DAコンバータ２１は、２ビットデータを入力可能な入力端子２１ａ、２１ｂを有しており、入力端子２１ａ、２１ｂから入力したディジタル値に比例する４値の書込アナログ電圧を出力する機能を有している。DAコンバータ２１は、リファレンス電圧Ref(+)、Ref(-)を所定の値に設定することで、最大出力電圧値および最小出力電圧値を変えることができる。
【００５５】
入力端子２１ａは、選択スイッチ２７ａを介して、入力データDin2または出力データDout2のどちらか一方に接続されている。入力端子２１ｂは、選択スイッチ２７ｂを介して、入力データDin1または出力データDout1のどちらか一方に接続されている。
選択スイッチ２７ａ、２７ｂのオン・オフ制御は、選択信号SELにより行われる。選択スイッチ２７ａ、２７ｂは、選択信号SELが低レベルのときに、入力端子２１ａ、２１ｂと入力データDin1、Din2とをそれぞれ接続し、選択信号SELが高レベルのときに、入力端子２１ａ、２１ｂと出力データDout1、Dout2とをそれぞれ接続する。
【００５６】
また、DAコンバータ２１の出力端子２１ｃは、制御スイッチ２９を介してビット線BLに接続されている。制御スイッチ２９のオン・オフ制御は、DAイネーブル信号DAEにより行われる。制御スイッチ２９は、DAイネーブル信号DAEが低レベルのときに、出力端子２１ｃとビット線BLとを切り離し、DAイネーブル信号DAEが高レベルのときに、出力端子２１ｃとビット線BLとを接続する。
【００５７】
なお、選択スイッチ２７ａ、２７ｂおよび制御スイッチ２９は、例えば、NMOSとPMOSとのソース電極とドレイン電極を相互に接続し、各ゲート電極に相補な信号を接続したCMOSスイッチにより構成されている。
また、ビット線BLには、NMOS２５のドレイン電極が接続されている。NMOS２５のソース電極は0V（接地電圧）にされている。NMOS２５のゲート電極には、イニシャライズ信号INTが接続されている。
【００５８】
一方、AD変換回路２３は、ビット線BL、イニシャライズ信号INT、DAイネーブル信号DAEを入力し、出力データDout1、Dout2を出力している。
メモリセル部４００には、縦横に複数のメモリセル１が配列されている。メモリセル１は、図１０に示した従来のメモリセル１と同一の構成をしており、強誘電体キャパシタ３およびNMOSからなるトランジスタ５により構成されている。
【００５９】
ここでは、説明を簡単にするため、二つのメモリセル１のみ示している。各メモリセル１には、ワード線WL（WL1、WL2）、プレート線PL（PL1、PL2）、ビット線BLがそれぞれ接続されている。また、メモリセル１には、強誘電体キャパシタ３とトランジスタ５との間に寄生容量Cpが付加されている。
図５は、AD変換回路２３の回路構成を示している。AD変換回路２３は、三つのDAコンバータ３１-1、３１-2、３１-3を備えたDA変換部３１、三つの制御スイッチ３３、三つの参照メモリセル３５-1、３５-2、３５-3、三つのコンパレータ３７-1、３７-2、３７-3、三つのフリップフロップ回路３８-1、３８-2、３８-3を備えた比較部３７、エンコーダ３９（復元部に対応する）および三つのNMOS４１（分極初期化手段、放電手段に対応する）により構成されている。なお、エンコーダ３９以外の回路を、入力するディジタル値（４値）より一つ少ない構成にすることで、後述する読み出し動作が可能になる。
【００６０】
各DAコンバータ３１-1、３１-2、３１-3は、２ビットからなる入力端子３１ａ、３１ｂを有しており、入力端子３１ａ、３１ｂから入力したディジタル値に比例する四つの参照書込アナログ電圧を出力する機能を有している。各DAコンバータ３１-1、３１-2、３１-3は、上述したデータ制御部３００のDAコンバータ２１に比べ、1／2LSBだけオフセットを持たせて構成されている。また、各DAコンバータ３１-1、３１-2、３１-3は、リファレンス電圧Ref(+)、Ref(-)を所定の値に設定することで、最大出力電圧値および最小出力電圧値を変えることができる。
【００６１】
DAコンバータ３１-1の入力端子３１ａ、３１ｂには、ともに0Vが入力されている。DAコンバータ３１-2の入力端子３１ａ、３１ｂには、それぞれ0V、VCCが入力されている。DAコンバータ３１-3の入力端子３１ａ、３１ｂには、それぞれVCC、0Vが入力されている。
したがって、DAコンバータ３１-1の出力端子３１ｃは、ディジタル値「０」に対応する参照書込アナログ電圧を出力し、DAコンバータ３１-2の出力端子３１ｃは、ディジタル値「１」に対応する参照書込アナログ電圧を出力し、DAコンバータ３１-3の出力端子３１ｃは、ディジタル値「２」に対応する参照書込アナログ電圧を出力する。
【００６２】
また、上述した1／2LSBのオフセットにより、各DAコンバータ３１-1、３１-2、３１-3が出力する参照書込アナログ電圧は、各ディジタル値に対応してDAコンバータ２１が出力する書込アナログ電圧より、1／2LSBだけ大きくされている。
この結果、DAコンバータ３１-1の出力する参照書込アナログ電圧は、DAコンバータ２１がディジタル値「０」、「１」に対応してそれぞれ出力する書込アナログ電圧値の中間になる。DAコンバータ３１-2の出力する参照書込アナログ電圧は、DAコンバータ２１がディジタル値「１」、「２」に対応してそれぞれ出力する書込アナログ電圧値の中間になる。DAコンバータ３１-3の出力する参照書込アナログ電圧は、DAコンバータ２１がディジタル値「２」、「３」に対応してそれぞれ出力する書込アナログ電圧値の中間になる。
【００６３】
また、各DAコンバータ３１-1、３１-2、３１-3の出力端子３１ｃは、制御スイッチ３３を介して参照ビット線BLr1、BLr2、BLr3にそれぞれ接続されている。各制御スイッチ３３のオン・オフ制御は、DAイネーブル信号DAEにより行われる。各制御スイッチ３３は、DAイネーブル信号DAEが低レベルのときに、各出力端子３１ｃと参照ビット線BLr1、BLr2、BLr3とをそれぞれ切り離し、DAイネーブル信号DAEが高レベルのときに、出力端子３１ｃと参照ビット線BLr1、BLr2、BLr3とをそれぞれ接続する。
【００６４】
各制御スイッチ３３は、上述した制御スイッチ２９と同様に、CMOSスイッチ等により構成されている。
また、各参照ビット線BLr1、BLr2、BLr3には、それぞれNMOS４１のドレイン電極が接続されている。NMOS４１のソース電極は接地（＝0V）されている。NMOS４１のゲート電極には、イニシャライズ信号INTが接続されている。
【００６５】
参照メモリセル３５-1、３５-2、３５-3は、大きさ、形状とも上述したメモリセル１と同一のものが使用されている。このため、参照メモリセル３５-1、３５-2、３５-3内の強誘電体キャパシタ３６とメモリセル１内の強誘電体キャパシタ３との特性は同一にされている。また、各参照メモリセル３５-1、３５-2、３５-3の強誘電体キャパシタ３６とトランジスタ５との間には、メモリセル１と同様に、寄生容量Cpが付加されている。
【００６６】
各参照メモリセル３５-1、３５-2、３５-3には、参照ビット線BLr1、BLr2、BLr3、参照ワード線WLr、参照プレート線PLrがそれぞれ接続されている。各参照ビット線BLr1、BLr2、BLr3の負荷容量値は、ビット線BLの負荷容量値と同一にされている。例えば、参照ビット線BLr1、BLr2、BLr3およびビット線BLは、同一の配線層では、配線長および配線幅が同一にされている。
【００６７】
参照ビット線BLr1、BLr2、BLr3とビット線BLとの負荷容量値を同一にすることで、データの読み出し時に、参照ビット線BLr1、BLr2、BLr3の電圧と、ビット線BLの電圧との比較を精度良く行うことができる。
【００６８】
また、コンパレータ３７-1、３７-2、３７-3の「−」入力には、参照ビット線BLr1、BLr2、BLr3がそれぞれ入力されている。コンパレータ３７-1、３７-2、３７-3の「＋」入力には、ビット線BLが入力されている。このため、ビット線BLの電圧が、各参照ビット線BLr1、BLr2、BLr3の電圧より大きいときに、コンパレータ３７-1、３７-2、３７-3は高レベルを出力する。
【００６９】
コンパレータ３７-1、３７-2、３７-3の出力は、フリップフロップ回路３８-1、３８-2、３８-3の入力に接続されている。フリップフロップ回路３８-1、３８-2、３８-3のクロック入力には、ラッチ信号CKが接続されている。そして、フリップフロップ回路３８-1、３８-2、３８-3は、ラッチ信号CKの立ち上がりで、コンパレータ３７-1、３７-2、３７-3の出力値を取り込む。
【００７０】
フリップフロップ回路３８-1、３８-2、３８-3の出力は、エンコーダ３９の入力L1、L2、L3にそれぞれ接続されている。エンコーダ３９の出力Q1、Q2は、それぞれ出力データDout1、Dout2に接続されている。
エンコーダ３９は、表１に示す真理値表にしたがい、入力L1、L2、L3に入力した信号をエンコードし、エンコード結果を出力データDout1、Dout2として出力する。このため、書き込んだディジタル値が、エンコーダ３９により復元される。
【表１】
先ず、書き込み動作の前に、メモリセル１および参照メモリセル３５-1、３５-2、３５-3における強誘電体キャパシタ３、３６の残留分極の初期化が行われる。メモリセル１の初期化は、イニシャライズ信号INTを高レベルにしてビット線BLを0Vにし、さらに、プレート線PLをVCC（電源電圧）にし、ワード線WLを高レベルにすることで行われる。参照メモリセル３５-1、３５-2、３５-3の初期化は、イニシャライズ信号INTを高レベルにして各参照ビット線BLr1、BLr2、BLr3を0Vにし、さらに、参照プレート線PLrをVCC（電源電圧）にし、参照ワード線WLrを高レベルにすることで行われる。
【００７１】
残留分極の初期化により、図６に示すように、強誘電体キャパシタ３、３６の分極電荷は、点ｄに変化し、初期化の終了とともに点ａに変化する。この結果、書き込み開始時には、メモリセル１および参照メモリセル３５-1、３５-2、３５-3の強誘電体キャパシタ３、３６の残留分極は常に点ａになり、初期あるいは前回の残留分極の影響をなくすことができる。
【００７２】
次に、DAコンバータ２１は、入力データDin1、Din2を入力し、入力したディジタル値「０」、「１」、「２」、「３」に対応する書込アナログ電圧W0、W1、W2、W3のいずれかをビット線BLに出力する。ここで、プレート線PLの電圧は0Vにされているため、ビット線BLに出力される電圧値が、強誘電体キャパシタ３の両電極間に印可される電圧になる。この際、DAイネーブル信号DAEは、高レベルにされ、ワード線WLは高レベルにされている。
【００７３】
また、DAコンバータ３１-1、３１-2、３１-3の各出力端子３１ｃは、上述したように、DAコンバータ２１が出力する各書込アナログ電圧W0、W1、W2、W3の中間の電圧である参照書込アナログ電圧電圧Wr1、Wr2、Wr3をそれぞれ出力する。
DAコンバータ２１およびDAコンバータ３１-1、３１-2、３１-3のリファレンス電圧Ref(+)、Ref(-)は、所定の値に設定されており、最大出力電圧がVCCより小さくされ、最小出力電圧が0Vより大きくされている。すなわち、DAコンバータ２１およびDAコンバータ３１-1、３１-2、３１-3は、図中の書込使用領域の範囲内の電圧を出力する。
【００７４】
このように、リファレンス電圧Ref(+)、Ref(-)を設定することにより、残留分極の差が小さくなるヒステリシスループの傾斜の緩やかな部分Ｇ1、Ｇ2を使用しなくても良くなるため、後述する読み出し時のデータの比較を確実に行うことができる。
なお、ワード線WLおよび参照ワード線WLrに与える高レベルは、VCCにトランジスタ５の閾値以上の電圧を加えた電圧に設定されており、ビット線BLおよび参照ビット線BLr1、BLr2、BLr3に印加される電圧は、確実に強誘電体キャパシタ３、３６に伝えられる。
【００７５】
DAコンバータ２１によるデータの書き込みにより、メモリセル１の強誘電体キャパシタ３の残留分極は、入力したディジタル値「０」、「１」、「２」、「３」に対応して、それぞれPw0、Pw1、Pw2、Pw3になる。DAコンバータ３１-1、３１-2、３１-3によるデータの書き込みにより、参照メモリセル３５-1、３５-2、３５-3の強誘電体キャパシタ３６の残留分極は、それぞれ、Pr1、Pr2、Pr3になる。ここで、残留分極の大きさは、Pw3＞Pr3＞Pw2＞Pr2＞Pw1＞Pr1＞Pw0である。
【００７６】
すなわち、入力するディジタル値（４値）より一つ少ない三つのDAコンバータ３１-1、３１-2、３１-3および三つの参照メモリセル３５-1、３５-2、３５-3により、各残留分極Pw0、Pw1、Pw2、Pw3の中間の値である残留分極Pr1、Pr2、Pr3が生じる。
次に、データの書き込みにより、メモリセル１および参照メモリセル３５-1、３５-2、３５-3の寄生容量Cpに充電された電荷の放電を行う。放電は、イニシャライズ信号INTを高レベルにしてビット線BLを0Vにし、さらに、プレート線PLを0Vにし、ワード線WLを高レベルにすることで行われる。そして、書き込み動作が完了する。
【００７７】
次に、上述した強誘電体記憶装置におけるデータの読み出し動作について説明する。
読み出し動作は、ワード線WLを高レベルにした状態で、プレート線PLをVCCにすることで行われる。
このとき、図７に示すように、メモリセル１では、強誘電体キャパシタ３の残留分極Pw0、Pw1、Pw2、Pw3に応じて、それぞれ電荷ΔQw0、ΔQw1、ΔQw2、ΔQw3が生じる。生じた電荷は、ビット線BLの電圧と強誘電体キャパシタ３の電圧とが等しくなるように分配される。この結果、残留分極Pw0、Pw1、Pw2、Pw3の量に応じてビット線BLの電圧が上昇する。
【００７８】
また、参照メモリセル３５-1、３５-2、３５-3では、各強誘電体キャパシタ３６の残留分極Pr1、Pr2、Pr3に応じて、それぞれ電荷ΔQr1、ΔQr2、ΔQr3が生じる。生じた電荷ΔQr1、ΔQr2、ΔQr3は、参照ビット線BLr1、BLr2、BLr3の電圧と各強誘電体キャパシタ３６の電圧とが等しくなるようにそれぞれ分配される。この結果、残留分極Pr1、Pr2、Pr3の量に応じて各参照ビット線BLr1、BLr2、BLr3が所定の電圧まで上昇する。
【００７９】
この後、ビット線BLの電圧と、各参照ビット線BLr1、BLr2、BLr3の電圧とが、比較部３７で比較される。
例えば、ディジタル値「２」が書き込まれている場合には、残留分極はPw2になっており、読み出し時に強誘電体キャパシタ３には電荷ΔQw2が生じる。ΔQr3(BLr3)＞ΔQw2(BL)＞ΔQr2(BLr2)であるから、ビット線BLの電圧は、参照ビット線BLr2の電圧より高く、参照ビット線BLr3の電圧より低くなる。このため、コンパレータ３７-1、３７-2の出力は高レベルになり、コンパレータ３７-3の出力は低レベルになる。
【００８０】
すなわち、入力するディジタル値（４値）より一つ少ない三つのコンパレータ３７-1、３７-2、３７-3により、各ビット線BLに生じる電荷ΔQw0、ΔQw1、ΔQw2、ΔQw3のいずれかに対応する電圧と、参照ビット線BLr1、BLr2、BLr3に生じる電圧との比較が容易に行われる。
コンパレータ３７-1、３７-2、３７-3は、比較結果をエンコーダ３９に出力する。エンコーダ３９は、表１に示した真理値表にしたがって出力データDout1を高レベルにし、出力データDout2を低レベルにする。すなわち、書き込んだディジタル値「２」の読み出し動作が完了する。
【００８１】
データの読み出しにより、強誘電体キャパシタ３、３６の分極電荷は、点ｄ付近を経て点ａ付近まで変化する。分極電荷が正しく点ｄおよび点ａにならないのは、データの読み出し時には、ビット線BLおよび参照ビット線BLr1、BLr2、BLr3が所定の電圧まで上昇するため、プレート線PLおよび参照プレート線PLrを基準にしたビット線BLおよび参照ビット線BLr1、BLr2、BLr3の電圧（VBL−VPL）が、正確には−VCCにならないことによる。
【００８２】
この結果、強誘電体キャパシタ３、３６の残留分極はほぼ−Prになる。また、残留分極がほぼ−Prになることで、書き込んだデータは破壊されてしまうため、この後に、再書き込み動作が行う必要がある。
なお、強誘電体キャパシタ３、３６の残留分極を正しく−Prにするため、再書き込みの前に、メモリセル１および参照メモリセル３５-1、３５-2、３５-3の残留分極の初期化が行われる。
【００８３】
再書き込み動作では、エンコーダ３９が復元したディジタル値をDA変換器２１に入力することで行う。すなわち、先ず、選択信号SELを高レベルにし、選択スイッチ２７ａ、２７ｂが切り換えられる。次に、DAイネーブル信号DAEを高レベルにし、ワード線WLを高レベルにし、プレート線PLを0Vにする。この状態で、DA変換器２１およびDA変換器３１-1、３１-2、３１-3から、書込アナログ電圧W0、W1、W2、W3および参照書込アナログ電圧Wr1、Wr2、Wr3が出力され、再書き込みが行われる。
【００８４】
再書き込みの後に、メモリセル１および参照メモリセル３５-1、３５-2、３５-3の寄生容量Cpに充電された電荷の放電を行う。そして、読み出し動作が完了する。
図８は、上述した書き込み動作および読み出し動作のタイミング図を示している。書き込み動作では、先ず、書き込みサイクルの第１サイクルC1で、強誘電体キャパシタ３、３６の残留分極の初期化が行われる。第２サイクルC2では、メモリセル１へのデータの書き込み、および、各参照メモリセル３５-1、３５-2、３５-3への所定の値の書き込みが行われる。第３サイクルC3では、寄生容量Cpに充電された電荷の放電が行われ、書き込み動作が完了する。
【００８５】
一方、読み出し動作では、先ず、読み出しサイクルの第４サイクルC4で、書き込んだデータのメモリセル１からの読み出し、および、各参照メモリセル３５-1、３５-2、３５-3からの所定のデータの読み出しが行われる。第５サイクルC5では、残留分極の初期化が行われる。第６サイクルC6では、メモリセル１へのディジタル値の再書き込み、および、各参照メモリセル３５-1、３５-2、３５-3への所定のディジタル値の再書き込みが行われる。ここで、メモリセル１への再書き込みは、エンコーダ３９により復元されたディジタル値を用いて行う。そして第７サイクルC7では、寄生容量Cpに充電された電荷の放電が行われ、読み出し動作が完了する。
【００８６】
以上のように構成された強誘電体記憶装置では、DAコンバータ２１で変換した４値のディジタル値に対応する書込アナログ電圧W0、W1、W2、W3を、メモリセル１の強誘電体キャパシタ３に与えて残留分極Pw0、Pw1、Pw2、Pw3を生じさせ、これ等残留分極Pw0、Pw1、Pw2、Pw3から得られる電荷ΔQw0、ΔQw1、ΔQw2、ΔQw3に応じて変化するビット線BLの電圧を、AD変換回路２３により検出して、元のディジタル値に復元したので、一つの強誘電体キャパシタ３に４値のディジタル値を記憶し、記憶したデータを読み出すことができる。
【００８７】
また、AD変換回路２３に、参照メモリセル３５-1、３５-2、３５-3を備えたので、各参照メモリセル３５-1、３５-2、３５-3の残留分極Pr1、Pr2、Pr3から得られる参照読出アナログ電圧と、メモリセル１の残留分極Pw0、Pw1、Pw2、Pw3から得られる読出アナログ電圧とを比較することで、元のディジタル値を確実に復元することができる。
【００８８】
そして、AD変換回路２３に、DAコンバータ３１-1、３１-2、３１-3、コンパレータ３７-1、３７-2、３７-3、エンコーダ３９を備えたので、DAコンバータ３１-1、３１-2、３１-3により、書込アナログ電圧W0、W1、W2、W3と異なる値の参照書込アナログ電圧Wr1、Wr2、Wr3を参照メモリセル３５-1、３５-2、３５-3に書き込み、コンパレータ３７-1、３７-2、３７-3により、各参照メモリセル３５-1、３５-2、３５-3から得られる参照読出アナログ電圧と、メモリセル１から得られる読出アナログ電圧とを比較し、エンコーダ３９により、元のディジタル値に復元することができる。
【００８９】
したがって、入力するディジタル値（４値）より一つ少ない三つのDAコンバータ３１-1、３１-2、３１-3および三つの参照メモリセル３５-1、３５-2、３５-3により、各残留分極Pw0、Pw1、Pw2、Pw3の中間の値である残留分極Pr1、Pr2、Pr3を生じさせることができ、入力するディジタル値（４値）より一つ少ない三つのコンパレータ３７-1、３７-2、３７-3により、ビット線BLに生じる電荷ΔQw0、ΔQw1、ΔQw2、ΔQw3のいずれかに対応する読出アナログ電圧と、参照ビット線BLr1、BLr2、BLr3に生じる参照読出アナログ電圧との比較を行うことができる。
【００９０】
さらに、DA変換部３１の各ADコンバータ３１-1、３１-2、３１-3から出力する参照書込アナログ電圧Wr1、Wr2、Wr3を、メモリセル１に書き込む各書込アナログ電圧W0、W1、W2、W3の中間に設定したので、データの読み出し時に、参照読出アナログ電圧と読出アナログ電圧との電圧差を大きくすることができ、参照読出アナログ電圧と読出アナログ電圧との比較を確実に行うことができる。
【００９１】
また、メモリセル１と参照メモリセル３５-1、３５-2、３５-3とを同一の大きさ、形状にしたので、メモリセル１および参照メモリセル３５-1、３５-2、３５-3における強誘電体キャパシタ３、３６の特性を同一にすることができる。このため、データの書き込み時には、メモリセル１と参照メモリセル３５-1、３５-2、３５-3の強誘電体キャパシタ３、３６に、書込アナログ電圧W0、W1、W2、W3および参照書込アナログ電圧Wr1、Wr2、Wr3に対応して、所定の残留分極の値を設定することができ、データの読み出し時には、各参照読出アナログ電圧と読出アナログ電圧とを精度良く比較することができる。
【００９２】
そして、ビット線BLの負荷容量値と、各参照ビット線BLr1、BLr2、BLr3の負荷容量値とを同一にしたので、それぞれの強誘電体キャパシタ３、３６の残留分極の値を正しく反映した読出アナログ電圧と参照読出アナログ電圧とを得ることができ、読出アナログ電圧と参照読出アナログ電圧との比較を精度良く行うことができる。
【００９３】
さらに、ビット線BL、参照ビット線BLr1、BLr2、BLr3を、NMOS４、２５を介して接地電圧（0V）に接続し、ビット線BL、参照ビット線BLr1、BLr2、BLr3の電圧を、イニシャライズ信号INTにより0Vにできるようにしたので、ワード線WL、参照ワード線WLrを高レベル、プレート線PL、参照プレート線PLrをVCCにすることで、強誘電体キャパシタ３、３６の残留分極を所定の値（−Pr）に初期化することができる。
【００９４】
このため、書き込み動作の前に強誘電体キャパシタ３、３６の残留分極の値を、常に同一の値にすることができ、初期あるいは前回の残留分極の影響をなくすことができる。
また、ビット線BL、参照ビット線BLr1、BLr2、BLr3の電圧を、イニシャライズ信号INTにより0Vにできるようにしたので、ワード線WL、参照ワード線WLrを高レベル、プレート線PL、参照プレート線PLrを0Vにすることで、強誘電体キャパシタ３、３６の寄生容量Cpに充電された電荷を放電することができ、データの読み出し時に寄生容量Cpの影響を受けることなく、正しいデータを読み出すことができる。
【００９５】
このため、書き込み動作の後、または、読み出し動作の前に、寄生容量Cpに充電された電荷を放電することにより、書き込み時に寄生容量Cpに充電された電荷を、読み出し動作の前に放電することができる。この結果、強誘電体キャパシタ３、３６の残留分極に対応する電荷のみを、読出アナログ電圧、参照読出アナログ電圧として得ることができる。
【００９６】
そして、エンコーダ３９により復元したディジタル値である出力データDout1、Dout2を、選択スイッチ２７ｂ、２７ａを介してDAコンバータ２１の入力端子２１ｂ、２１ａに接続したので、メモリセル１へのデータの再書き込みを、読み出した読出アナログ電圧でなく、復元した元のディジタル値により確実に行うことができる。
【００９７】
図９は、本発明の強誘電体記憶装置の第２の実施形態におけるエンコーダ４３（復元部に対応する）を示している。
エンコーダ４３以外の構成は、上述した第１の実施形態と同一である。
この実施形態では、エンコーダ４３は、異常情報を出力するError信号を備えている。
エンコーダ４３は、表２に示す真理値表にしたがい、入力L1、L2、L3に応じた出力を出力データDout1、Dout2およびError信号を出力する。
【００９８】
なお、上述した第１の実施形態では、２ビットの入力データによって、一つのメモリセル１に４値を記憶する構成について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、３ビットの入力データによって、一つのメモリセル１に８値を記憶する構成にしても良く、二つのメモリセル１に４値ずつを記憶する構成にしても良い。
【００９９】
また、上述した第１の実施形態では、寄生容量Cpに充電された電荷の放電を、書き込み動作の終了時に行った例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、読み出し動作の開始時に行っても良い。
【０１００】
【発明の効果】
本発明の強誘電体記憶装置では、DA変換手段により、書き込みデータであるディジタル値を、このディジタル値に対応する書込アナログ電圧に変換し、この書込アナログ電圧をメモリセルの強誘電体キャパシタの電極に与えたので、強誘電体キャパシタに、書込アナログ電圧に応じた残留分極を生じさせることができる。
【０１０１】
また、AD変換手段により、強誘電体キャパシタの残留分極の値に応じて得られる読出アナログ電圧を入力したので、この読出アナログ電圧から元のディジタル値を復元することができる。
したがって、一つの強誘電体キャパシタに３値以上のデータを記憶し、記憶したデータを読み出すことができる。
【０１０２】
本発明の強誘電体記憶装置では、AD変換手段に、強誘電体キャパシタを有する複数の参照メモリセルと、これ等参照メモリセルに書込アナログ電圧と異なる値の参照書込アナログ電圧を与えるDA変換部と、各参照メモリセルから得られる参照読出アナログ電圧と、メモリセルから得られる読出アナログ電圧とを比較する比較部と、比較結果に基づいて元のディジタル値を復元する復元部とを備えたので、DA変換手段により書き込まれたディジタル値を、確実に、元のディジタル値に復元することができる。
【０１０３】
また、DA変換部から出力する参照書込アナログ電圧を、メモリセルに書き込む各書込アナログ電圧の中間に設定したので、データの読み出し時に、読出アナログ電圧と参照読出アナログ電圧との電圧差を大きくすることができ、読出アナログ電圧と参照読出アナログ電圧との比較を確実に行うことができる。
【０１０４】
本発明の強誘電体記憶装置では、メモリセルと参照メモリセルとを、同一の大きさ、形状に形成したので、メモリセルと参照メモリセルの特性を同一にすることができる。このため、データの書き込み時には、メモリセルおよび参照メモリセルの強誘電体キャパシタに、書込アナログ電圧および参照書込アナログ電圧に対応した所定の残留分極を設定することができ、データの読み出し時には、各読出アナログ電圧と参照読出アナログ電圧とを精度良く比較することができる。
【０１０５】
本発明の強誘電体記憶装置では、DA変換手段とメモリセルとを接続するビット線の容量と、DA変換部と各参照メモリセルとをそれぞれ接続する参照ビット線の容量とを同一にしたので、データの読み出し時に、それぞれの強誘電体キャパシタの残留分極の値を正しく反映した読出アナログ電圧および参照読出アナログ電圧を得ることができ、読出アナログ電圧と参照読出アナログ電圧とを精度良く比較することができる。
【０１０６】
本発明の強誘電体記憶装置では、復元部により、比較部による比較結果に基づいて、元のディジタル信号を復元できないときに、異常情報を出力したので、強誘電体キャパシタの劣化・故障等による回路の異常を検出することができる。
本発明の強誘電体記憶装置では、強誘電体キャパシタの残留分極の値を所定の値に設定する分極初期化手段を備えたので、初期あるいは前回の残留分極の影響をなくすことができる。
【０１０７】
また、分極初期化手段により、書き込み動作の前に強誘電体キャパシタの残留分極の値を所定の値にしたので、書き込み動作時に、強誘電体キャパシタに同一の書込アナログ電圧（参照書込アナログ電圧）を与えた場合には、残留分極の値を、常に同一の値にすることができる。すなわち、書き込みデータに対応する強誘電体キャパシタの残留分極の値を、常に同一の値にすることができる。
【０１０８】
本発明の強誘電体記憶装置では、放電手段により、強誘電体キャパシタの寄生容量に充電された電荷を放電したので、データの読み出し時に寄生容量の影響を受けることなく、正しいデータを読み出すことができる。
【０１０９】
また、放電手段により、書き込み動作の後に、寄生容量に充電された電荷を放電したので、書き込み時に強誘電体キャパシタの寄生容量に充電された電荷を、読み出し動作の前に放電することができる。この結果、強誘電体キャパシタの残留分極に応じた電荷のみを、読出アナログ電圧（参照読出アナログ電圧）として得ることができる。
【０１１０】
本発明の強誘電体記憶装置では、メモリセルへのデータの再書き込みを、読み出した読出アナログ電圧でなく、復元した元のディジタル値をDA変換手段に入力して得られる書込アナログ電圧により行ったので、再書き込みを確実に行うことができる。
【図面の簡単な説明】
【図１】 本発明の原理構成図である。
【図２】本発明の強誘電体記憶装置の第１の実施形態を示す全体構成図である。
【図３】外部信号、内部信号および各制御信号のタイミング図である。
【図４】データ制御部およびメモリセル部の回路構成図である。
【図５】 AD変換部の回路構成図である。
【図６】強誘電体キャパシタへの書き込み動作を示す説明図である。
【図７】強誘電体キャパシタからの読み出し動作を示す説明図である。
【図８】書き込み動作および読み出し動作を示すタイミング図である。
【図９】本発明の強誘電体記憶装置の第２の実施形態におけるエンコーダを示す図である。
【図１０】従来の強誘電体記憶装置のメモリセルを示す構成図である。
【図１１】強誘電体キャパシタに印加する印加電圧と、強誘電体キャパシタの分極電荷密度との関係を示す説明図である。
【図１２】メモリセルにデータ「１」を書き込む状態を示す説明図である。
【図１３】メモリセルにデータ「１」を書き込むときの強誘電体キャパシタの分極電荷の変化を示す説明図である。
【図１４】メモリセルにデータ「０」を書き込む状態を示す説明図である。
【図１５】メモリセルにデータ「０」を書き込むときの強誘電体キャパシタの分極電荷の変化を示す説明図である。
【図１６】メモリセルに書き込んだデータの読み出し動作を示すタイミング図である。
【図１７】メモリセルに書き込んだデータを読み出すときの強誘電体キャパシタの分極電荷の変化を示す説明図である。
【図１８】強誘電体キャパシタに与える電圧に応じた残留分極の変化を示す説明図である。
【図１９】強誘電体キャパシタの残留分極が、過去の履歴に依存する例を示す説明図である。
【図２０】メモリセル内の寄生容量を示す回路図である。
【図２１】本来の残留分極に寄生容量の電荷が付加された状態を示す説明図である。
【符号の説明】
１ メモリセル
３ 強誘電体キャパシタ
３ｂ 電極
５ トランジスタ
２１ DAコンバータ（DA変換手段）
２１ａ、２１ｂ 入力端子
２１ｃ 出力端子
２３ AD変換回路（AD変換手段）
２５ NMOS（分極初期化手段、放電手段）
２７ａ、２７ｂ 選択スイッチ
２９ 制御スイッチ
３１ DA変換部
３１ａ、３１ｂ 入力端子
３１ｃ 出力端子
３１-1、３１-2、３１-3 DAコンバータ
３３ 制御スイッチ
３５-1、３５-2、３５-3 参照メモリセル
３６ 強誘電体キャパシタ
３７ 比較部
３７-1、３７-2、３７-3 コンパレータ
３８-1、３８-2、３８-3 フリップフロップ回路
３９ エンコーダ（復元部）
４１ NMOS（分極初期化手段、放電手段）
４３ エンコーダ（復元部）
１００ 入出力インターフェース部
２００ 信号制御部（分極初期化手段、放電手段）
３００ データ制御部
４００ メモリセル部
BL ビット線
BLr1、BLr2、BLr3 参照ビット線
INT イニシャライズ信号（分極初期化手段、放電手段）
PL（PL1、PL2） プレート線（分極初期化手段）
PLr 参照プレート線（分極初期化手段）
WL（WL1、WL2） ワード線（分極初期化手段、放電手段）
WLr 参照ワード線（分極初期化手段、放電手段）
Claims (9)
- 一端がプレート線に接続され、他端がトランジスタを介してビット線に接続された強誘電体キャパシタを有するメモリセルと、
３値以上のｎ値のデータに対応したディジタル値を入力し、入力した前記ディジタル値に対応するｎ個の書込アナログ電圧のいずれかを、前記強誘電体キャパシタの電極に与え、該強誘電体キャパシタに残留分極を生じさせるDA変換手段と、
前記強誘電体キャパシタの残留分極の値に応じて得られる読出アナログ電圧を入力し、該読出アナログ電圧を、元のディジタル値に復元するAD変換手段とを備え、
書き込み動作前に、前記ビット線に０Ｖを与え、前記プレート線に高レベル電圧を与えて、前記強誘電体キャパシタの残留分極値を初期化し、
書き込み動作時に、前記ビット線に前記書込アナログ電圧のいずれかを与え、前記プレート線に０Ｖを与え、
前記各書込アナログ電圧は、０Ｖより高く、前記プレート線の高レベル電圧より低いことを特徴とする強誘電体記憶装置。 - 請求項１記載の強誘電体記憶装置において、
前記AD変換手段は、
強誘電体キャパシタを有する（ｎ−１）個の参照メモリセルと、
前記各参照メモリセルの前記強誘電体キャパシタの電極に、それぞれ前記書込アナログ電圧と異なる値の（ｎ−１）個の参照書込アナログ電圧のいずれかを与え、該強誘電体キャパシタに残留分極を生じさせるDA変換部と、
前記各参照メモリセルの前記強誘電体キャパシタの残留分極の値に応じて得られる参照読出アナログ電圧と、前記メモリセルの前記強誘電体キャパシタの残留分極の値に応じて得られる前記読出アナログ電圧とを比較する比較部と、
前記比較部の比較結果に基づいて、元のディジタル値を復元する復元部とを備え、
前記参照書込アナログ電圧を、電圧の低い側から第１、第２、・・・、第（ｎ−１）の参照書込アナログ電圧とし、前記DA変換手段においてｎ値のデータに対応して生成されるｎ個の前記書込アナログ電圧を、電圧の低い側から第１、第２、・・・、第ｎの書込アナログ電圧とした場合に、前記DA変換部は、第ｉ（ｉは（ｎ−１）以下の自然数）の参照書込アナログ電圧を、第ｉの書込アナログ電圧と第（ｉ＋１）の書込アナログ電圧の間の電圧に設定することを特徴とする強誘電体記憶装置。 - 請求項２記載の強誘電体記憶装置において、
前記メモリセルと、前記参照メモリセルとは、同一の大きさ、かつ、同一の形状に形成されていることを特徴とする強誘電体記憶装置。 - 請求項２または請求項３記載の強誘電体記憶装置において、
前記DA変換手段と前記メモリセルとはビット線で接続され、前記AD変換手段の前記DA変換部と前記各参照メモリセルとは、それぞれ参照ビット線で接続され、前記ビット線の容量と前記各参照ビット線の容量とを同一にしたことを特徴とする強誘電体記憶装置。 - 請求項２ないし請求項４のいずか１項記載の強誘電体記憶装置において、
前記復元部は、前記比較部による比較結果に基づいて元のディジタル信号を復元できないときに、異常情報を出力することを特徴とする強誘電体記憶装置。 - 請求項１ないし請求項５のいずれか１項記載の強誘電体記憶装置において、
書き込み動作の前に前記強誘電体キャパシタの残留分極の値を所定の値にする分極初期化手段を備えたことを特徴とする強誘電体記憶装置。 - 請求項１ないし請求項６のいずれか１項記載の強誘電体記憶装置において、
前記強誘電体キャパシタと前記トランジスタとの間に付加される寄生容量に充電された電荷を、書き込み動作の後に放電するために、前記強誘電体キャパシタの両端を同じ電圧に設定する放電手段を備えたことを特徴とする強誘電体記憶装置。 - 請求項１ないし請求項７のいずか１項記載の強誘電体記憶装置において、
前記メモリセルへのデータの再書き込みは、復元された元のディジタル値を前記DA変換手段に入力して行われることを特徴とする強誘電体記憶装置。 - 一端がプレート線に接続され、他端がトランジスタを介してビット線に接続された強誘電体キャパシタを有するメモリセルと、
３値以上のｎ値のデータに対応したディジタル値を入力し、入力した前記ディジタル値に対応するｎ個の書込アナログ電圧のいずれかを、前記強誘電体キャパシタの電極に与え、該強誘電体キャパシタに残留分極を生じさせるDA変換手段と、
前記強誘電体キャパシタの残留分極の値に応じて得られる読出アナログ電圧を入力し、該読出アナログ電圧を、元のディジタル値に復元するAD変換手段と、
書き込み動作の前に、前記強誘電体キャパシタの残留分極の値を、書き込むディジタル値の論理に依存しない一定の値に初期化する分極初期化手段とを備え、
前記 AD 変換手段は、
強誘電体キャパシタを有する（ｎ−１）個の参照メモリセルと、
前記各参照メモリセルの前記強誘電体キャパシタの電極に、それぞれ前記書込アナログ電圧と異なる値の（ｎ−１）個の参照書込アナログ電圧のいずれかを与え、該強誘電体キャパシタに残留分極を生じさせる DA 変換部と、
前記各参照メモリセルの前記強誘電体キャパシタの残留分極の値に応じて得られる参照読出アナログ電圧と、前記メモリセルの前記強誘電体キャパシタの残留分極の値に応じて得られる前記読出アナログ電圧とを比較する比較部と、
前記比較部の比較結果に基づいて、元のディジタル値を復元する復元部とを備え、
前記参照書込アナログ電圧を、電圧の低い側から第１、第２、・・・、第（ｎ−１）の参照書込アナログ電圧とし、前記 DA 変換手段においてｎ値のデータに対応して生成されるｎ個の前記書込アナログ電圧を、電圧の低い側から第１、第２、・・・、第ｎの書込アナログ電圧とした場合に、前記 DA 変換部は、第ｉ（ｉは（ｎ−１）以下の自然数）の参照書込アナログ電圧を、第ｉの書込アナログ電圧と第（ｉ＋１）の書込アナログ電圧の間の電圧に設定し、
前記分極初期化手段は、さらに、前記各参照メモリセルの前記強誘電体キャパシタの残留分極の値を、前記参照書込アナログ電圧値に依存しない一定の値に初期化することを特徴とする強誘電体記憶装置。
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