KR100336720B1

KR100336720B1 - 강유전체 기억 장치

Info

Publication number: KR100336720B1
Application number: KR1019990018240A
Authority: KR
Inventors: 누노카와히데오
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-11-11
Filing date: 1999-05-20
Publication date: 2002-05-13
Also published as: US6084795A; JP3875416B2; EP1001429A1; TW425548B; DE69925797D1; DE69925797T2; EP1001429B1; JP2000149584A; KR20000034852A

Abstract

본 발명은 강유전체 커패시터를 구비한 강유전체 기억 장치에 관한 것으로, 하나의 강유전체 커패시터에 3치 이상의 데이타를 기억하고, 기억한 데이타를 독출할 수 있는 강유전체 기억 장치를 제공하는 것을 목적으로 한다.

강유전체 커패시터(3)를 갖는 메모리셀(1)과, 3치 이상의 디지탈치를 취입하고, 취입한 디지탈치에 대응하는 기입 아날로그 전압을 강유전체 커패시터(3)의 전극에 제공하며, 강유전체 커패시터(3)에 잔류 분극을 발생시키는 DA 변환 수단(21)과, 강유전체 커패시터(3)의 잔류 분극의 값에 따라서 얻어지는 독출 아날로그 전압을 취입하고, 독출 아날로그 전압을 원래의 디지탈치로 복원하는 AD 변환 수단(23)을 구비한 것을 특징으로 한다.

Description

강유전체 기억 장치{FERROELECTRIC MEMORY DEVICE}

본 발명은 강유전체 커패시터를 구비한 강유전체 기억 장치에 관한 것으로, 특히 하나의 강유전체 커패시터에 3치(値) 이상의 데이타를 기억하는 강유전체 기억 장치에 관한 것이다.

일반적으로, 반도체 기억 장치는 기입한 데이타를 유지하기 위해 전력이 필요한 DRAM(Dynamic Random Access Meory) 등의 휘발성 반도체 기억 장치와, 기입한 데이타를 유지하기 위해 전력이 불필요한 플래시 메모리와 EPROM(Electrical Erasable Programmable Read Only Meory) 등의 불휘발성 반도체 기억 장치로 대별된다. 또한, 반도체 기억 장치의 성능은 기억 용량, 액세스 속도, 소비 전력으로 나타내지는 것이 대부분이다.

DRAM은 대용량·고속의 반도체 기억 장치로서, 주로 각종 컴퓨터의 주기억 장치용으로서 사용되고 있다. 그러나, DRAM은 휘발성이기 때문에 기억한 데이타를 유지하기 위해서 리플래시 동작이 필요하여 소비 전력이 크다.

플래시 메모리와 EEPROM은 대용량과 저소비 전력을 갖는 불휘발성 반도체 기억 장치로서, 주로 파일 시스템, 메모리 카드, 휴대용 기기 등에 사용되고 있다. 그러나, 플래시 메모리와 EEPROM은 데이타의 기입에 요하는 시간이 현저하게 길다.

한편, 최근 DRAM 및 플래시 메모리와 EEPROM의 장점을 겸비한 반도체 기억 장치로서, 메모리셀에 강유전체 커패시터를 구비한 강유전체 기억 장치가 개발되고 있다.

강유전체 기억 장치는 강유전체 커패시터에의 인가 전압을 제로로 하여도 잔류 분극이 남는 것을 이용하여 2치 데이타의 기억을 행할 수 있다.

도 10은 이러한 종류의 강유전체 기억 장치의 메모리셀의 구성을 나타내고 있다.

도면에서, 메모리셀(1)은 강유전체 커패시터(3) 및 전송 게이트인 트랜지스터(5)에 의해 구성되어 있다. 트랜지스터(5)는 NMOS(N-channel Metal Oxide Semiconductor)에 의해 형성된다.

강유전체 커패시터(3)의 한쪽의 전극(3a)에는 이 전극(3a)에 전압을 제공하는 플레이트 라인 PL이 접속되어 있다. 강유전체 커패시터(3)의 다른쪽 전극(3b)에는 트랜지스터(5)의 한쪽 전송 전극(5a)이 접속되어 있다.

트랜지스터(5)의 다른쪽 전송 전극(5b)에는 데이타의 전송로인 비트 라인 BL이 접속되어 있다. 트랜지스터(5)의 게이트 전극(5c)에는 이 NMOS 트랜지스터(5)의 온/오프를 제어하는 워드 라인 WL이 접속되어 있다.

도 11은 강유전체 커패시터(3)의 양 전극(3a, 3b) 사이에 인가하는 인가 전압 E와 강 유전체 커패시터(3)의 분극 전하 밀도 P와의 관계(점 a, 점 b, 점 c, 점 d로 형성되는 이력 루프)를 나타내고 있다. 여기에서, 인가 전압 E는 플레이트 라인 PL의 전압 VPL을 기준으로 한 비트 라인 BL의 전압 VBL(전압 VBL-전압 VPL)이다.

이하, 메모리셀(1)에의 데이타의 기입 동작에 대하여 설명한다.

우선, 상술한 메모리셀(1)에 데이타 「1」을 기입하는 경우에는, 도 12에 도시한 바와 같이, 플레이트 라인 PL을 0 V로 하고, 워드 라인 WL을 고레벨로 하며, 이 상태에서 비트 라인 BL을 0 V →VCC →O V로 변화시킨다. 여기서, 0 V는 접지 전압이고, VCC는 전원 전압이다.

워드 라인 WL에 제공하는 고레벨은 VCC에 트랜지스터(5)의 임계치 이상의 전압을 부가한 전압으로 설정되어 있고, 비트 라인 BL에 인가되는 VCC는 확실히 강유전체 커패시터(3)의 전극(3b)에 전해진다.

이 결과, 도 13에 도시하는 바와 같이, 강유전체 커패시터(3)의 분극 전하는 점 e →점 b →점 c로 변화한다. 또, 기입 동작 전의 강유전체 커패시터(3)의 잔류 분극이 점 e가 아닌 경우에도, 기입 동작에 의해, 분극 전하는 항상 점 b →점c로 변화한다. 이 결과, 데이타 「1」을 기입하였을 때의 강유전체 커패시터(3)의 잔류 분극은 정의 분극 Pr(점 c)이 된다. 이 상태가 데이타 「1」의 기억 상태이다.

한편, 메모리셀(1)에 데이타 「0」을 기입하는 경우에는, 도 14에 도시하는 바와 같이, 플레이트 라인 PL을 Vcc로 하고, 워드 라인 WL을 고레벨로 하며, 비트 라인 BL을 VCC →0V →VCC로 변화시킨다.

이 결과, 도 15에 도시하는 바와 같이, 강유전체 커패시터(3)의 분극 전하는 점 f →점 d →점 a로 변화한다. 또, 기입 동작 전의 강유전체 커패시터(3)의 잔류 분극이 점 f가 아닌 경우에도, 기입 동작에 의해, 분극 전하는 항상 점 d →점 a로 변화한다. 이 결과, 데이타 「0」을 기입하였을 때의 강유전체 커패시터(3)의 잔류 분극은 부의 분극 -Pr(점 a)이 된다. 이 상태가 데이타 「0」의 기억 상태이다.

도 16은 메모리셀(1)에 기입한 데이타의 독출 동작에서의 워드 라인 WL, 플레이트 라인 PL의 동작 타이밍 및 비트 라인 BL의 변화를 나타내고 있다. 데이타의 독출은 워드 라인 WL을 고레벨로 한 상태에서, 플레이트 라인 PL을 0 V →VCC →0 V로 변화시킴으로써 행하여진다. 비트 라인 BL은 데이타의 독출 전에 0 V로 되고, 데이타의 독출시에는 부동(floating)으로 된다.

도 17은 데이타를 독출할 때의 강유전체 커패시터(3)의 분극 전하의 변화를 나타내고 있다.

메모리셀(1)에 데이타 「1」이 기입되어 있는 경우에는, 독출 동작에 의해,강유전체 커패시터(3)의 분극 전하는 점 c에서 점 d로 변화한다. 분극 전하의 변화로 발생한 전하 ΔQ1은 비트 라인 BL의 전압과 강유전체 커패시터(3)의 전극(3b)의 전압이 같아지도록 분배된다. 이 결과, 도 16에 도시한 바와 같이, 비트 라인 BL의 전압은 전압 V1까지 상승한다.

한편, 메모리셀(1)에 데이타 「0」이 기입되어 있는 경우, 독출 동작에 의해, 도 17에 도시하는 바와 같이, 강유전체 커패시터(3)의 분극 전하는 점 a에서 점 d로 변화한다. 분극 전하의 변화로 생긴 전하 ΔQ2는 비트 라인 BL의 전압과 강유전체 커패시터(3)의 전극 3b의 전압이 동일하게 되도록 분배된다. 이 결과 도 16에 도시한 바와 같이, 비트 라인 BL의 전압은 전압 V0까지 상승한다.

그 다음에, 도시하지 않은 감지 증폭기에 의해, 비트 라인 BL의 전압은 V1에서 VCC로, 또는 V0에서 0 V로 증폭된다. 그리고, 메모리셀(1)에 기억되어 있던 데이타 「1」 또는 데이타 「0」이 독출된다.

또, 독출 완료 후, 플레이트 전압 PL을 0 V로 한 시점에서, 강유전체 커패시터(3)의 분극 전하는 -Pr(점 a)로 변화한다. 이 때문에, 기입된 데이타가 「1」인 경우에는 기억 데이타가 반전되므로 재기입이 필요하게 된다.

데이타의 재기입은 감지 증폭기에 의해 비트 라인 BL을 증폭하였을 때에 행하여진다. 증폭시에는 플레이트 전압 PL이 0 V이다. 독출한 데이타가 「1」인 경우에는, 감지 증폭기에 의해 증폭한 비트 라인 BL의 전압은 VCC가 되기 때문에, 강유전체 커패시터(3)의 분극 전하는 점 b로 변화하고, 도 13에 도시한 경우와 마찬가지로 데이타「1」이 기입된다.

또한, 독출 데이타가 「0」인 경우, 독출 전후에서, 강유전체 커패시터(3)의 잔류 분극은 점 a인 채로 변화하지 않고, 메모리셀(1)은 데이타 「0」을 기억한 상태를 유지한다.

이상, 2치 데이타 「1」,「0」의 기입 동작, 독출 동작에 대하여 설명하였으나, 일반적으로 강유전체 커패시터(3)의 잔류 분극은 기입시의 플레이트 라인 PL의 전압을 기준으로 한 비트 라인 BL의 전압에 따라서 변화한다.

이 때문에, 도 18에 도시하는 바와 같이, 예컨대 강유전체 커패시터(3)의 잔류 분극이 점 a일 때에, 비트 라인 BL의 전압(VBL-VPL)을 V2로 한 경우에는, 강유전체 커패시터(3)의 잔류 분극은 P1이 된다.

마찬가지로, 강유전체 커패시터(3)의 잔류 분극이 점 a일 때에, 비트 라인 BL의 전압(VBL-VPL)을 V3로 한 경우, 강유전체 커패시터(3)의 잔류 분극은 P2가 된다.

즉, 비트 라인 BL에 복수 종의 전압을 인가함으로써, 강유전체 커패시터(3)의 잔류 분극의 상태는 복수의 값으로 변화한다. 이 때문에, 강유전체 커패시터(3)의 잔류 분극을 이용하여 3치 이상의 다치를 기억하는 검토가 다방면에서 이루어지고 있다.

그러나, 강유전체 커패시터(3)에 3치 이상의 데이타를 기억시켜 강유전체 기억 장치를 실현하려고 한 경우, 2치 데이타의 기억시에는 발생하지 않았던 이하의 문제가 발생한다.

제1 문제는 강유전체 커패시터(3)의 잔류 분극이 인가하는 전압뿐만 아니라, 과거의 이력에도 의존한다는 것이다.

예컨대, 도 19에 나타내는 바와 같이, 소정 논리치에 대응하는 전압 V3를 강유전체 커패시터(3)에 인가하여 이 논리치를 메모리셀(1)에 기입한 후에, 다시 이 논리치를 기입하기 위해 전압 V3를 강유전체 커패시터(3)에 인가한다.

이 때, 강유전체 커패시터(3)의 분극 전하는 점 a →점 g →점 h →점 j →점 k로 변화한다. 따라서, 동일 논리치를 기입하기 위해, 강유전체 커패시터(3)에 동일 전압을 인가한 경우에도 강유전체 커패시터(3)의 잔류 분극은 복수의 값(P3, P4)으로 변화하게 된다. 이 결과, 기입한 논리치를 정확하게 복원할 수 없다고 하는 문제가 있었다.

제2 문제는 데이타의 기입시에 비트 라인 BL에 전압을 인가하였을 때의 분극전하와 기입 후의 잔류 분극이 일치하지 않는다는 것이다.

예컨대, 도 11에 나타내는 이력 루프에서는, 기입시에 비트 라인 BL에 Vcc를 인가하였을 때의 분극 전하는 점 b로 변화하고 있으나, 기입 후의 잔류 분극은 점 c로 변화하기 때문에 분극 전하보다 잔류 분극쪽이 작아진다.

따라서, 데이타의 독출시에, 비트 라인 BL로부터 얻어지는 전압은 기입한 전압보다 항상 작아지고, 독출한 전압과 기입한 전압을 단지 비교하는 것만으로는 데이타를 정확하게 독출할 수 없다고 하는 문제가 있었다.

더욱이, 데이타의 재기입이 필요한 경우에도, 독출한 전압을 그대로 재기입하면, 다른 잔류 분극으로 변화하게 된다. 그러나, 2치 데이타인 경우에는 독출한전압을 감지 증폭기에 의해 증폭할 수 있기 때문에, 이러한 문제는 발생하지 않았다.

제3 문제는 데이타의 기입시에 메모리셀(1)내의 기생 용량에 전하가 충전된다는 것이다.

도 20에 도시하는 바와 같이, 메모리셀(1) 내에는 강유전체 커패시터(3)의 전극(3b)과 트랜지스터(5)의 전송 전극(5a) 사이에 기생 용량 Cp가 부가되어 있다. 이 기생 용량 Cp에는 데이타의 기입시에 비트 라인 BL에 인가하는 전압에 따라서 전하가 충전된다.

따라서, 도 21에 도시하는 바와 같이, 기입 종료 직후의 잔류 분극은 원래의 잔류 분극 Pr에 기생 용량 Cp의 전하가 부가된 P5가 된다. 또한, 기생 용량 Cp에 충전된 전하는 시간이 경과하면서 방전되기 때문에, 기입 후의 잔류 분극 P5는 시간이 경과하면서 잔류 분극 Pr로 변화한다.

이 결과, 기입 후부터의 경과 시간에 따라 독출하는 데이타가 변화하게 된다는 문제가 있었다. 또, 2치 데이타의 경우에는 도 17에 나타내는 전하(ΔQ1, ΔQ2)에 의해 데이타를 독출하고 있기 때문에, 기생 용량 Cp에 충전되는 전하는 오차로서 취급할 수 있었다.

이상의 문제에 의해, 3치 이상의 데이타를 하나의 강유전체 커패시터(3)에 기억시키고 기억한 데이타를 정확하게 독출하기 위해서는 해결해야 할 과제가 많았다.

본 발명은 이러한 종래의 문제점을 해결하기 위해서 이루어진 것으로서, 하나의 강유전체 커패시터에 3치 이상의 데이타를 기억하고, 기억한 데이타를 독출할 수 있는 강유전체 기억 장치를 제공하는 것을 목적으로 한다.

도 1은 청구항 제1항 내지 제11항에 기재된 발명의 원리 구성도.

도 2는 본 발명의 강유전체 기억 장치의 제1 실시예를 나타내는 전체 구성도.

도 3은 외부 신호, 내부 신호 및 각 제어 신호의 타이밍도.

도 4는 데이타 제어부 및 메모리셀부의 회로 구성도.

도 5는 AD 변환부의 회로 구성도.

도 6은 강유전체 커패시터에의 기입 동작을 나타내는 설명도.

도 7은 강유전체 커패시터로부터의 독출 동작을 나타내는 설명도.

도 8은 기입 동작 및 독출 동작을 나타내는 타이밍도.

도 9는 본 발명의 강유전체 기억 장치의 제2 실시예에서의 인코더를 도시한 도.

도 10은 종래의 강유전체 기억 장치의 메모리셀을 나타내는 구성도.

도 11은 강유전체 커패시터에 인가하는 인가 전압과 강유전체 커패시터의 분극 전하 밀도와의 관계를 나타내는 설명도.

도 12는 메모리셀에 데이타 「1」을 기입한 상태를 나타내는 설명도.

도 13은 메모리셀에 데이타 「1」을 기입하였을 때의 강유전체 커패시터의분극 전하의 변화를 나타내는 설명도.

도 14는 메모리셀에 데이타 「0」을 기입하는 상태를 나타내는 설명도.

도 15는 메모리셀에 데이타 「0」을 기입하였을 때의 강유전체 커패시터의 분극 전하의 변화를 나타내는 설명도.

도 16은 메모리셀에 기입한 데이타의 독출 동작을 나타내는 타이밍도.

도 17은 메모리셀에 기입한 데이타를 독출할 때의 강유전체 커패시터의 분극 전하의 변화를 나타내는 설명도.

도 18은 강유전체 커패시터에 제공하는 전압에 따른 잔류 분극의 변화를 나타내는 설명도.

도 19는 강유전체 커패시터의 잔류 분극이 과거의 이력에 의존하는 예를 나타내는 설명도.

도 20은 메모리셀내의 기생 용량을 나타내는 회로도.

도 21은 원래의 잔류 분극에 기생 용량의 전하가 부가된 상태를 나타내는 설명도.

<도면의 주요부분에 대한 부호의 설명>

1 : 메모리셀

3 : 강유전체 커패시터

3b : 전극

5 : 트랜지스터

21 : DA 컨버터(DA 변환 수단)

21a, 21b : 입력 단자

21c : 출력 단자

23 : AD 변환 회로(AD 변환 수단)

25 : NMOS(분극 초기화 수단, 방전 수단)

27a, 27b : 선택 스위치

29 : 제어 스위치

31 : DA 변환부

31a, 31b : 입력 단자

31c : 출력 단자

31-1, 31-2, 31-3 : DA 컨버터

33 : 제어 스위치

35-1, 35-2, 35-3 : 참조 메모리셀

36 : 강유전체 커패시터

37 : 비교부

37-1, 37-2, 37-3 : 비교기

38-1, 38-2, 38-3 : 플립플롭 회로

39 : 인코더(복원부)

41 : NMOS(분극 초기화 수단, 방전 수단)

43 : 인코더(복원부)

100 : 입출력 인터페이스부

200 : 신호 제어부(분극 초기화 수단, 방전 수단)

300 : 데이타 제어부

400 : 메모리셀 부

BL : 비트 라인

BLr1, BLr2, BLr3 : 참조 비트 라인

INT : 초기화 신호(분극 초기화 수단, 방전 수단)

PL(PL1, PL2) : 플레이트 라인(분극 초기화 수단)

PLr : 참조 플레이트 라인(분극 초기화 수단)

WL(WL1, WL2) : 워드 라인(분극 초기화 수단, 방전 수단)

WLr : 참조 워드 라인(분극 초기화 수단, 방전 수단)

도 1은 본 발명의 원리 구성도이다.

본 발명에 따른 강유전체 기억 장치는 강유전체 커패시터(3)를 갖는 메모리셀(1)과, 3치 이상의 디지탈치를 취입하고, 취입한 상기 디지탈치에 대응하는 기입 아날로그 전압을 상기 강유전체 커패시터(3)의 전극에 제공하며, 이 강유전체 커패시터(3)에 잔류 분극을 발생시키는 DA 변환 수단(21)과, 상기 강유전체 커패시터(3)의 잔류 분극의 값에 따라서 얻어지는 독출 아날로그 전압을 취입하고, 이 독출 아날로그 전압을 원래의 디지탈치로 복원하는 AD 변환 수단(23)을 구비하고 있다.

상기 AD 변환 수단(23)은 강유전체 커패시터(36)를 갖는 복수의 참조 메모리셀(35)과, 상기 각 참조 메모리셀(35)의 상기 강유전체 커패시터(36)의 전극에 각각 상기 기입 아날로그 전압과 다른 값의 참조 기입 아날로그 전압을 제공하고, 이 강유전체 커패시터(36)에 잔류 분극을 발생시키는 DA 변환부(31)와, 상기 각 참조 메모리셀(35)의 상기 강유전체 커패시터(36)의 잔류 분극의 값에 따라서 얻어지는 참조 독출 아날로그 전압과 상기 메모리셀(1)의 상기 강유전체 커패시터(3)의 잔류 분극의 값에 따라서 얻어지는 상기 독출 아날로그 전압을 비교하는 비교부(37)와, 상기 비교부(37)의 비교 결과에 기초하여 원래의 디지탈치를 복원하는 복원부(39)를 구비하고 있다.

상기 DA 변환부(31)는 상기 각 참조 기입 아날로그 전압을 각각 상기 기입 아날로그 전압의 중간으로 설정한다.

상기 메모리셀(1)과 상기 참조 메모리셀(35)은 동일한 크기와 동일한 형상으로 형성된다.

상기 DA 변환 수단(21)과 상기 메모리셀(1)은 비트 라인으로 접속되고, 상기 AD 변환 수단(23)의 상기 DA 변환부(31)와 상기 각 참조 메모리셀(35)은 각각 참조 비트 라인으로 접속되며, 상기 비트 라인의 용량과 상기 각 참조 비트 라인의 용량은 동일하게 되어 있다.

상기 복원부(39)는 상기 비교부(37)에 의한 비교 결과에 기초하여 원래의 디지탈 신호를 복원할 수 없을 때에 이상 정보(異常情報)를 출력한다.

본 발명에 따른 강유전체 기억 장치는 상기 강유전체 커패시터(3, 36)의 잔류 분극의 값을 소정치로 하는 분극 초기화 수단(25, 41)을 또한 구비한다.

상기 분극 초기화 수단(25, 41)은 기입 동작 전에 상기 강유전체 커패시터(3, 36)의 잔류 분극의 값을 소정치로 한다.

본 발명에 따른 강유전체 기억 장치는 상기 강유전체 커패시터(3, 36)의 기생 용량에 충전된 전하를 방전하는 방전 수단(25, 41)을 또한 구비한다.

상기 방전 수단(25, 41)은 기입 동작의 후 또는 독출 동작 전에 상기 강유전체 커패시터(3, 36)의 상기 기생 용량에 충전된 전하를 방전시킨다.

본 발명의 강유전체 기억 장치에 있어서, 상기 메모리셀(1)에의 데이타의 재기입은 복원된 원래의 디지탈치를 상기 DA 변환 수단(21)에 입력하여 행하여지고 있다.

상기 실시 형태의 강유전체 기억 장치에서, DA 변환 수단(21)은 기입 데이타인 디지탈치를 취입하고, 이 디지탈치에 대응하는 기입 아날로그 전압을 강유전체 커패시터(3)의 전극에 제공한다. 이 결과, 강유전체 커패시터(3)에는 기입 아날로그 전압에 따른 잔류 분극이 발생된다. 잔류 분극의 값은 기입 아날로그 전압에 따라서 복수의 값으로 설정 가능하다. 이 때문에, 3치 이상의 기입 데이타가 강유전체 커패시터(3)에 기억된다.

AD 변환 수단(23)은 강유전체 커패시터(3)의 잔류 분극의 값에 따라서 얻어지는 독출 아날로그 전압을 취입하고, 이 독출 아날로그 전압을 원래의 디지탈치로 복원한다. 즉, AD 변환 수단(23)에 의해 기입 데이타(잔류 분극의 값)의 독출이 행하여진다.

따라서, 하나의 강유전체 커패시터(3)에 3치 이상의 데이타를 기억하고, 기억한 데이타를 독출할 수 있다.

상기 AD 변환 수단(23)에는 복수의 참조 메모리셀(35), DA 변환부(31), 비교부(37), 복원부(39)가 구비된다.

변환부(31)는 각 참조 메모리셀(35)에서의 강유전체 커패시터(36)의 전극에 메모리셀(1)에의 기입 아날로그 전압과 다른 값의 참조 기입 아날로그 전압을 제공한다. 이 결과, 강유전체 커패시터(36)에는 참조 기입 아날로그 전압에 따른 잔류 분극이 발생된다.

비교부(37)는 각 참조 메모리셀(35)의 강유전체 커패시터(36)의 잔류 분극의 값에 따라서 얻어지는 각 참조 독출 아날로그 전압과 메모리셀(1)의 강유전체 커패시터(3)의 잔류 분극의 값에 따라서 얻어지는 독출 아날로그 전압을 비교한다.

복원부(39)는 비교부(37)에 의한 비교 결과에 기초하여 원래의 디지탈치를 복원한다.

DA 변환부(31)는 각 참조 기입 아날로그 전압을 각각 디지탈치에 대응하는 각 기입 아날로그 전압의 중간으로 설정한다. 이 때문에, 데이타의 독출시에 독출 아날로그 전압과 참조 독출 아날로그 전압의 전압차가 커지고, 독출 아날로그 전압과 참조 독출 아날로그 전압을 용이하게 비교할 수 있다.

또, 메모리셀(1)과 참조 메모리셀(35)은 동일한 크기 및 형상으로 형성되기 때문에, 메모리셀(1)과 참조 메모리셀(35)의 특성이 동일하게 된다. 그 결과, 데이타의 기입시에는 메모리셀(1) 및 참조 메모리셀(35)의 강유전체 커패시터(3, 36)에 기입 아날로그 전압 및 참조 기입 아날로그 전압에 대응한 소정의 잔류 분극이 설정된다.

또한, 데이타의 독출시에는 독출 아날로그 전압과 각 참조 독출 아날로그 전압을 정밀도 좋게 비교할 수 있다.

본 발명의 강유전체 기억 장치에서는 DA 변환 수단(21)과 메모리셀(1)을 접속하는 비트 라인의 용량과, DA 변환부(31)와 각 참조 메모리셀(35)을 각각 접속하는 참조 비트 라인의 용량이 동일하게 된다. 이 때문에, 데이타의 독출시에, 각각의 강유전체 커패시터(3, 36)의 잔류 분극의 값을 정확하게 반영한 독출 아날로그 전압 및 참조 독출 아날로그 전압이 얻어지고, 독출 아날로그 전압과 각 참조 독출 아날로그 전압을 정밀도 좋게 비교할 수 있다.

복원부(39)는 비교부(37)에 의한 비교 결과에 기초하여, 원래의 디지탈 신호를 복원할 수 없을 때에, 이상 정보를 출력하기 때문에, 강유전체 커패시터(36)의 열화·고장 등에 의한 회로의 이상이 검출된다.

분극 초기화 수단(25, 41)은 강유전체 커패시터(3, 36)의 잔류 분극의 값을 소정치로 설정한다. 이 때문에, 초기 혹은 전회의 잔류 분극의 영향을 제거할 수 있다.

분극 초기화 수단(25, 41)은 기입 동작 전에 강유전체 커패시터(3, 36)의 잔류 분극의 값을 소정치로 한다. 이 때문에, 기입 동작시에, 강유전체 커패시터(3, 36)에 동일한 기입 아날로그 전압과 참조 기입 아날로그 전압을 제공한 경우, 잔류 분극의 값은 항상 동일한 값이 된다. 그 결과, 기입 데이타에 대응하는 강유전체 커패시터(3, 36)의 잔류 분극의 값이 항상 동일한 값이 된다.

방전 수단(25, 41)은 강유전체 커패시터(3, 36)의 기생 용량에 충전된 전하를 방전한다. 이 때문에, 독출시에 기생 용량의 영향을 받는 일없이 정확한 데이타를 독출하는 것이 가능하게 된다.

특히, 상기 방전 수단(25,41)은 기입 동작의 후 또는 독출 동작 전에 기생 용량에 충전된 전하를 방전한다. 이 때문에, 기입시에 강유전체 커패시터(3, 36)의 기생 용량에 충전된 전하가 독출 동작 전에 방전된다. 따라서, 강유전체 커패시터(3, 36)의 잔류 분극에 따른 전하만을 독출 아날로그 전압과 참조 독출 아날로그 전압으로서 얻을 수 있다.

상기 메모리셀(1)에의 데이타의 재기입은 복원된 원래의 디지탈치를 DA 변환 수단(21)에 입력함으로써 행하여진다. 이와 같이, 재기입을 독출한 독출 아날로그 전압이 아니라 복원한 원래의 디지탈치를 DA 변환 수단(21)에 입력하여 얻어지는 기입 아날로그 전압으로 행함으로써, 원래의 디지탈치에 대응하는 강유전체 커패시터(3)의 잔류 분극의 값이 정확하게 설정된다.

이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.

도 2는 본 발명의 강유전체 기억 장치의 제1 실시예를 나타내고 있다.

도면에서, 이 실시예의 강유전체 기억 장치는 외부 신호의 입출력을 제어하는 입출력 인터페이스부(100), 취입한 외부 신호로부터 각종 제어 신호를 생성하고, 장치 전체를 제어하는 신호 제어부(200)(분극 초기화 수단, 방전 수단에 대응함), 입력 데이타 Din 및 출력 데이타 Dout를 제어하는 데이타 제어부(300) 및 데이타를 기억하는 메모리셀부(400)에 의해 구성되어 있다.

입출력 인퍼페이스부(100)에는 외부 신호인 클록 신호 CLK, 칩 인에이블 신호 /CE, 기입 인에이블 신호 /WE, 어드레스 신호 AD, 데이타 신호 DQ가 공급된다. 데이타 신호 DQ는 입출력 신호이고, 그 이외의 신호는 입력 신호이다. 또한, 도면에 있어서 어드레스 신호 AD, 데이타 신호 DQ등의 굵은 화살표로 나타낸 신호는 복수 라인으로 이루어지는 버스 신호이다.

입출력 인퍼페이스부(100)는 클록 신호 CLK, 칩 인에이블 신호 /CE, 기입 인에이블 신호 /WE, 어드레스 신호 AD 및 데이타 신호 DQ를 도시하지 않은 입력 버퍼로 수신하여, 내부 신호인 내부 클록 신호 CLKin, 내부 칩 인에이블 신호 CEin, 내부 라이트 인에이블 신호 WEin, 내부 어드레스 신호 ADin을 신호 제어부(200)에 출력하고 있다. 또, 본 명세서에 있어서, /CE, /WE 등의 「/」의 표시는 부논리 즉 저레벨시에 활성화되는 신호를 뜻하고 있다.

또한, 입출력 인퍼페이스부(100)는 기입 데이타인 입력 데이타 Din을 데이타제어부(300)에 출력하고, 데이타 제어부(300)로부터 독출 데이타인 출력 데이타 Dout를 취입하고 있다. 입력 데이타 Din 및 출력 데이타 Dout는 도시하지 않은 입력 버퍼 및 출력 버퍼에 의해 데이타 신호 DQ에 접속되어 있다.

신호 제어부(200)는 입출력 인터페이스부(100)로부터 입력된 신호에 의해, 선택 신호 SEL, DA 인에이블 신호 DAE, 초기화 신호 INT(분극 초기화 수단, 방전 수단에 대응함), 래치 신호 CK, 참조 워드 라인 WLr 전위, 참조 플레이트 라인 PLr 전위를 생성하고, 생성한 신호를 데이타 제어부(300)에 출력하고 있다.

또한, 신호 제어부(200)는 내부 클록 신호 CLKin, 내부 칩 인에이블 신호 CEin, 내부 기입 인에이블 신호 WEin, 내부 어드레스 신호 ADin을 사용하여, 워드 라인 WL 전위와 플레이트 라인 PL의 전위를 생성하고, 생성한 신호를 메모리셀부(400)에 출력하고 있다.

데이타 제어부(300)와 메모리셀부(400) 사이에는 비트 라인 BL이 접속되어 있다.

도 3은 외부 신호, 내부 신호 및 신호 제어부(200)에 의해서 생성되는 각 제어 신호의 타이밍도를 나타내고 있다. 본 실시예의 강유전체 기억 장치는 외부에서 입력되는 클록 신호 CLK에 동기하여 내부의 제어가 행하여지고 있다. 또한, 데이타의 기입 동작은 제1 사이클(C1)∼제3 사이클(C3)의 3 클록 사이클로 이루어지는 기입 사이클로 행하여지고, 데이타의 독출 동작은 제4 사이클(C4)∼제7 사이클(C7)의 4 클록 사이클로 이루어지는 독출 사이클로 행하여진다.

각 외부 신호의 입력 타이밍은 타이밍 규격으로서 규정되어 있고, 외부 신호는 이 규격에 따라서 입력된다.

또, 신호 제어부(200)는 도면에 나타내는 타이밍으로 각 제어 신호의 출력을 행하는 논리 회로를 구비하고 있다. 이하, 각 사이클에서의 제어부(200)의 동작을 설명한다.

제1 사이클에서, 신호 제어부(200)는 초기화 신호 INT, 워드 라인 WL, 참조워드 라인 WLr, 플레이트 라인 PL, 참조 플레이트 라인 PLr를 고레벨로 하고, 그 밖의 신호를 저레벨로 한다. 제2 사이클 C2에서, 신호 제어부(200)는 DA 인에이블 신호 DAE, 워드 라인 WL, 참조 워드 라인 WLr를 고레벨로 하고, 그 밖의 신호를 저레벨로 한다. 제3 사이클 C3에서, 신호 제어부(200)는 초기화 신호 INT, 워드 라인 WL, 참조 워드 라인 WLr를 고레벨로 하고, 그 밖의 신호를 저레벨로 한다.

또한, 제4 사이클 C4에서, 신호 제어부(200)는 워드 라인 WL, 참조 워드 라인 WLr, 플레이트 라인 PL, 참조 플레이트 라인 PLr를 고레벨로 하고, 그 밖의 신호를 저레벨로 한다. 제5 사이클 C5에서, 신호 제어부(200)는 초기화 신호 INT, 래치 신호 CK, 워드 라인 WL, 참조 워드 라인 WLr, 플레이트 라인 PL, 참조 플레이트 라인 PLr을 고레벨로 하고, 그 밖의 신호를 저레벨로 한다. 제6 사이클 C6에서, 신호 제어부(200)는 선택 신호 SEL, 워드 라인 WL, 참조 워드 라인 WLr를 고레벨로 하고, 그 밖의 신호를 저레벨로 한다. 제7 사이클 C7에서, 신호 제어부(200)는 선택 신호 SEL, DA 인에이블 신호 DAE, 초기화 신호 INT, 워드 라인 WL, 참조 워드 라인 WLr를 고레벨로 하고, 그 밖의 신호를 저레벨로 한다.

도 4는 데이타 제어부(300) 및 메모리셀부(400)의 회로 구성의 개요를 나타내고 있다. 또, 메모리셀부(400)는 점선으로 둘러싼 부분이다. 또한, 도 4에서는 설명을 간단히 하기 위해 2 비트의 입력 데이타(Din1, Din2)에 의해 4치를 기억하는 최소 구성을 나타내고 있다.

도면에서, 데이타 제어부(300)는 DA 컨버터(21)(DA 변환 수단에 대응함), AD 변환 회로(23)(AD 변환 수단에 대응함), NMOS(25)(분극 초기화 수단, 방전수단에 대응함), 선택 스위치(27a, 27b) 및 제어 스위치(29)에 의해 구성되어 있다.

DA 컨버터(21)는 2비트 데이타를 취입 가능한 입력 단자(21a, 21b)를 갖고 있고, 입력 단자(21a, 21b)로부터 입력된 디지탈치에 비례하는 4치의 기입 아날로그 전압을 출력하는 기능을 갖고 있다. DA 컨버터(21)는 참조 전압 Ref(+), Ref(-)를 소정치로 설정함으로써 최대 출력 전압값 및 최소 출력 전압값을 바꿀 수 있다.

입력 단자(21a)는 선택 스위치(27a)를 통해 입력 데이타 Din2 또는 출력 데이타 Dout2의 어느 한쪽에 접속된다. 입력 단자(21b)는 선택 스위치(27b)를 통해 입력 데이타 Din1 또는 출력 데이타 Dout1의 어느 한쪽에 접속된다.

선택 스위치(27a, 27b)의 온/오프 제어는 선택 신호 SEL에 의해 행하여진다. 선택 스위치(27a, 27b)는 선택 신호 SEL이 저레벨일 때에 입력 단자(21a, 21b)와 입력 데이타(Din1, Din2)를 각각 접속하고, 선택 신호 SEL이 고레벨일 때에 입력 단자(21a, 21b)와 출력 데이타(Dout1, Dout2)를 각각 접속한다.

또한, DA 컨버터(21)의 출력 단자(21c)는 제어 스위치(29)를 통해 비트 라인 BL에 접속되어 있다. 제어 스위치(29)의 온/오프 제어는 DA 인에이블 신호 DAE에 의해 행하여진다. 제어 스위치(29)는 인에이블 신호 DAE가 저레벨일 때에 출력 단자(21c)와 비트 라인 BL를 분리시키고, DA 인에이블 신호 DAE가 고레벨일 때에 출력 단자(21c)와 비트 라인 BL을 접속한다.

또, 선택 스위치(27a, 27b) 및 제어 스위치(29)는 예컨대 NMOS와 PMOS의 소스 전극과 드레인 전극을 서로 접속하여 각 게이트 전극에 상보 신호를 접속한 CMOS 스위치에 의해 구성되어 있다.

또한, 비트 라인 BL에는 NMOS(25)의 드레인 전극이 접속되어 있다. NMOS(25)의 소스 전극은 0 V(접지 전압)로 되어 있다. NMOS(25)의 게이트 전극에는 초기화 신호 INT가 접속되어 있다.

한편, AD 변환 회로(23)는 비트 라인 BL, 초기화 신호 INT, 인에이블 신호 DAE를 취입하고, 출력 데이타(Dout1, Dout2)를 출력하고 있다.

메모리셀부(400)에는 종횡으로 복수의 메모리셀(1)이 배열되어 있다. 메모리셀(1)에는 도 10에 나타낸 종래의 메모리셀(1)과 동일한 구성을 하고 있어, 강유전체 커패시터(3) 및 NMOS로 이루어지는 트랜지스터(5)에 의해 구성되어 있다.

여기에서는, 설명을 간단히 하기 위해서 2개의 메모리셀(1)만을 나타내고 있다. 각 메모리셀(1)에는 워드 라인 WL(WL1, WL2), 플레이트 라인 PL(PL1, PL2), 비트 라인 BL이 각각 접속되어 있다. 또한, 메모리셀(1)에는 강유전체 커패시터(3)와 트랜지스터(5) 사이에 기생 용량 Cp가 부가되어 있다.

도 5는 AD 변환 회로(23)의 회로 구성을 나타내고 있다. AD 변환 회로(23)는 3개의 DA 컨버터(31-1, 31-2, 31-3)를 구비한 DA 변환부(31), 3개의 제어 스위치(33), 3개의 참조 메모리셀(35-1, 35-2, 35-3), 3개의 비교기(37-1, 37-2, 37-3), 3개의 플립플롭 회로(38-1, 38-2, 38-3)를 구비한 비교부(37), 인코더(39)(복원부에 대응함) 및 3개의 NMOS(41)(분극 초기화 수단, 방전 수단에 대응함)에 의해 구성되어 있다. 또, 인코더(39) 이외의 회로를 입력하는 디지탈치(4치)보다 하나 적은 구성으로 함으로써, 후술하는 독출 동작이 가능하게 된다.

각 DA 컨버터(31-1, 31-2, 31-3)는 2비트로 이루어지는 입력 단자(31a, 31b)를 갖고 있고, 입력 단자(31a, 31b)로부터 입력된 디지탈치에 비례하는 4개의 참조 기입 아날로그 전압을 출력하는 기능을 갖고 있다. 각 DA 컨버터(31-1, 31-2, 31-3)는 상술한 데이타 제어부(300)의 DA 컨버터(21)에 비하여, 1/2 LSB 만큼 오프셋을 갖도록 구성되어 있다. 또한, 각 DA 컨버터(31-1, 31-2, 31-3)는 참조 전압 Ref(+), Ref(-)를 소정치로 설정함으로써, 최대 출력 전압값 및 최소 출력 전압값을 바꿀 수 있다.

DA 컨버터(31-1)의 입력 단자(31a, 31b)에는 모두 0 V가 입력되고 있다. DA 컨버터(31-2)의 입력 단자(31a, 31b)에는 각각 0 V, VCC가 입력되고 있다. DA 컨버터(31-3)의 입력 단자(31a, 31b)에는 각각 Vcc, 0 V가 입력되고 있다.

따라서, DA 컨버터(31-1)의 출력 단자(31c)는 디지탈치「0」에 대응하는 참조 기입 아날로그 전압을 출력하고, DA 컨버터(31-2)의 출력 단자(31c)는 디지탈치「1」에 대응하는 참조 기입 아날로그 전압을 출력하고, DA 컨버터(31-3)의 출력 단자(31c)는 디지탈치「2」에 대응하는 참조 기입 아날로그 전압을 출력한다.

또한, 상술한 1/2 LSB의 오프셋에 의해, 각 DA 컨버터(31-1, 31-2, 31-3)가출력하는 참조 기입 아날로그 전압은 각 디지탈치에 대응하여 DA 컨버터(21)가 출력하는 기입 아날로그 전압보다 1/2 LSB 만큼 크게 되어 있다.

그 결과, DA 컨버터(31-1)가 출력하는 참조 기입 아날로그 전압은 DA 컨버터(21)가 디지탈치 「0」,「1」에 대응하여 각각 출력하는 기입 아날로그 전압값의 중간이 된다. DA 컨버터(31-2)가 출력하는 참조 기입 아날로그 전압은 DA 컨버터(21)가 디지탈치「1」,「2」에 대응하여 각각 출력하는 기입 아날로그 전압값의 중간이 된다. DA 컨버터(31-3)가 출력하는 참조 기입 아날로그 전압은 DA 컨버터(21)가 디지탈치 「2」,「3」에 대응하여 각각 출력하는 기입 아날로그 전압값의 중간이 된다.

또한, 각 DA 컨버터(31-1, 31-2, 31-3)의 출력 단자(31c)는 제어 스위치(33)를 통해 참조 비트 라인(BLr1, BLr2, BLr3)에 각각 접속되어 있다. 각 제어 스위치(33)의 온/오프 제어는 DA 인에이블 신호 DAE에 의해 행하여진다. 각 제어 스위치(33)는 DA 인에이블 신호 DAE가 저레벨일 때에 각 출력 단자(31c)와 참조 비트 라인(BLr1, BLr2, BLr3)을 각각 분리시키고, DA 인에이블 신호 DAE가 고레벨일 때에 출력 단자(31c)와 참조 비트 라인(BLr1, BLr2, BLr3)을 각각 접속한다.

각 제어 스위치(33)는 상술한 제어 스위치(29)와 마찬가지로 CMOS 스위치 등에 의해 구성되어 있다.

또한, 각 참조 비트 라인(BLr1, BLr2, BLr3)에는 각각 NMOS(41)의 드레인 전극이 접속되어 있다. NMOS(41)의 소스 전극은 접지(=0 V)되어 있다. NMOS(41)의 게이트 전극에는 초기화 신호 INT가 접속되어 있다.

참조 메모리셀(35-1, 35-2, 35-3)은 크기와 형상 모두 상술한 메모리셀(1)과 동일한 것이 사용되고 있다. 이 때문에, 참조 메모리셀(35-1, 35-2, 35-3) 내의 강유전체 커패시터(36)와 메모리셀(1) 내의 강유전체 커패시터(3)의 특성은 동일하게 된다. 또한, 각 참조 메모리셀(35-1, 35-2, 35-3)의 강유전체 커패시터(36)와 트랜지스터(5) 사이에는 메모리셀(1)과 같이 기생 용량 Cp가 부가되어 있다.

각 참조 메모리셀(35-1, 35-2, 35-3)에는 참조 비트 라인(BLr1, BLr2, BLr3), 참조 워드 라인 WLr, 참조 플레이트 라인 PLr이 각각 접속되어 있다. 각 참조 비트 라인(BLr1, BLr2, BLr3)의 부하 용량치는 비트 라인 BL의 부하 용량치와 동일하게 되어 있다. 예컨대, 참조 비트 라인(BLr1, BLr2, BLr3) 및 비트 라인 BL은 동일한 배선층으로 한다면 배선 길이 및 배선 폭이 동일하게 된다.

참조 비트 라인(BLr1, BLr2, BLr3)과 비트 라인 BL의 부하 용량치를 동일하게 함으로써, 데이타의 독출시에 참조 비트 라인(BLr1, BLr2, BLr3)의 전압과 비트 라인 BL의 전압과의 비교를 정밀도 좋게 할 수 있다.

또한, 비교기(37-1, 37-2, 37-3)의 「-」입력에는 참조 비트 라인(BLr1, BLr2, BLr3)이 각각 접속된다. 비교기(37-1, 37-2, 37-3)의 「+」입력에는 비트 라인 BL이 접속된다. 이 때문에, 비트 라인 BL의 전압이 각 참조 비트 라인(BLr1, BLr2, BLr3)의 전압보다 클 때에, 비교기(37-1, 37-2, 37-3)는 고레벨을 출력한다.

비교기(37-1, 37-2, 37-3)의 출력은 플립플롭 회로(38-1, 38-2, 38-3)의 입력에 접속되어 있다. 플립플롭 회로(38-1, 38-2, 38-3)의 클록 입력에는 래치 신호 CK가 접속되어 있다. 그리고, 플립플롭 회로(38-1, 38-2, 38-3)는 래치 신호 CK의 상승에서 비교기(37-1, 37-2, 37-3)의 출력값을 받아들인다.

플립플롭 회로(38-1, 38-2, 38-3)의 출력은 인코더(39)의 입력(L1, L2, L3)에 각각 접속되어 있다. 인코더(39)의 출력(Q1, Q2)는 각각 출력 데이타(Dout1, Dout2)에 접속되어 있다.

인코더(39)는 표 1에 나타낸 진리값에 따라서, 입력(L1, L2, L3)에 입력한 신호를 인코드하고, 인코드 결과를 출력 데이타(Dout1, Dout2)로서 출력한다. 이에 의해, 기입한 디지탈치가 인코더(39)에 의해 복원된다.

제1 실시예에서의 인코더의 진리값

입력한 디지탈치	입력	출력
입력한 디지탈치	L3	L2	L1	Q2(Dout2)	Q1(Dout1)
3	1	1	1	1	1
2	0	1	1	1	0
1	0	0	1	0	1
0	0	0	0	0	0
-	상기 이외의 조합	부정	부정

이하, 강유전체 기억 장치에 있어서의 데이타 기입 동작에 대하여 설명한다.

우선, 기입 동작시에, 메모리셀(1) 및 참조 메모리셀(35-1, 35-2, 35-3)에서 강유전체 커패시터(3, 36)의 잔류 분극의 초기화가 행하여진다. 메모리셀(1)의 초기화는 초기화 신호 INT를 고레벨로 하고, 비트 라인 BL을 0 V로 하며, 또한 플레이트 라인 PL을 VCC(전원 전압)로 하고, 워드 라인 WL을 고레벨로 함으로써 행하여진다. 참조 메모리셀(35-1, 35-2, 35-3)의 초기화는 초기화 신호 INT를 고레벨로 하고, 각 참조 비트 라인(BLr1, BLr2, BL3)을 0 V로 하며, 또한 참조 플레이트 라인 PLr을 VCC(전원 전압)로 하고, 참조 워드 라인 WLr를 고레벨로 함으로써 행하여진다.

잔류 분극의 초기화에 의해, 도 6에 도시하는 바와 같이, 강유전체 커패시터(3, 36)의 분극 전하는 점 d로 변화하고, 초기화의 종료와 함께 점 a로 변화한다. 이 결과, 기입 개시시에는 메모리셀(1) 및 참조 메모리셀(35-1, 35-2, 35-3)의 강유전체 커패시터(3, 36)의 잔류 분극은 항상 점 a가 되어 초기 혹은 전회의 잔류 분극의 영향을 제거할 수 있다.

다음에, DA 컨버터(21)는 입력 데이타(Din1, Din2)를 취입하고, 취입한 디지탈치 「0」,「1」, 「2」,「3」에 대응하는 기입 아날로그 전압(W0, W1, W2, W3) 중 어느 하나를 비트 라인 BL에 출력한다. 여기서, 플레이트 라인 PL의 전압은 0 V로 되어 있기 때문에, 비트 라인 BL에 출력되는 전압값이 강유전체 커패시터(3)의 양전극 사이에 인가되는 전압이 된다. 이 때, DA 인에이블 신호 DAE는 고레벨이 되고, 워드 라인 WL은 고레벨이 된다.

또한, DA 컨버터(31-1, 31-2, 31-3)의 각 출력 단자(31c)는 상술한 바와 같이 DA 컨버터(21)가 출력하는 각 기입 아날로그 전압(W0, W1, W2)의 중간 전압인 참조 기입 아날로그 전압(Wr1, Wr2, Wr3)을 각각 출력한다.

DA 컨버터(21) 및 DA 컨버터(31-1, 31-2, 31-3)의 참조 전압 Ref(+), Ref(-)는 소정치로 설정되어 있어서, 최대 출력 전압이 VCC보다 작아지고 최소 출력 전압이 0 V보다 커진다. 즉, DA 컨버터(21) 및 DA 컨버터(31-1, 31-2, 31-3)는 도 6에 도시된 기입 사용 영역의 범위내의 전압을 출력한다.

이와 같이, 참조 전압 Ref(+), Ref(-)를 설정함으로써, 잔류 분극의 차가 작아지는 이력 루프의 경사가 완만한 부분(G1, G2)을 사용하지 않아도 되므로, 후술하는 독출시의 데이타의 비교를 확실히 할 수 있다.

또, 워드 라인 WL 및 참조 워드 라인 WLr에 제공되는 고레벨은 VCC에 트랜지스터(5)의 임계치 이상의 전압을 가한 전압으로 설정되고 있고, 비트 라인 BL 및 참조 비트 라인(BLr1, BLr2, BLr3)에 인가되는 전압은 확실히 강유전체 커패시터(36)에 전해진다.

DA 컨버터(21)에 의한 데이타의 기입에 의해, 메모리셀(1)의 강유전체 커패시터(3)의 잔류 분극은 취입한 디지탈치 「0」, 「1」, 「2」, 「3」에 대응하여, 각각 Pw0, Pw1, Pw2, Pw3가 된다. DA 컨버터(31-1, 31-2, 31-3)에 의한 데이타의 기입에 의해, 참조 메모리셀(35-1, 35-2, 35-3)의 강유전체 커패시터(36)의 잔류 분극은 각각 Pr1, Pr2, Pr3가 된다. 여기서, 잔류 분극의 크기는 Pw3>Pr3>Pw2> Pr2>Pr1>Pw0 이다.

즉, 입력되는 디지탈치(4치)보다 하나 적은 3개의 DA 컨버터(31-1, 31-2, 31-3) 및 3개의 참조 메모리셀(35-1, 35-2, 35-3)에 의해 각 잔류 분극(Pw0, Pw1, Pw2, Pw3)의 중간값인 잔류 분극(Pr1, Pr2, Pr3)이 발생한다.

다음에, 데이타의 기입에 의해, 메모리셀(1) 및 참조 메모리셀(35-1, 3 5-2, 35-3)의 기생 용량 Cp에 충전된 전하의 방전을 한다. 방전은 초기화 신호 INT를 고레벨로 하고, 비트 라인 BL을 0 V로 하며, 또한 플레이트 라인 PL을 O V로 하고, 워드 라인 WL을 고레벨로 함으로써 행하여진다. 그리고, 기입 동작이 완료한다.

다음에, 상술한 강유전체 기억 장치에 있어서의 데이타의 독출 동작에 대하여 설명한다.

독출 동작은 워드 라인 WL을 고레벨로 한 상태에서, 플레이트 라인 PL을 VCC로 함으로써 행하여진다.

이 때, 도 7에 나타내는 바와 같이, 메모리셀(1)에서는 강유전체 커패시터(3)의 잔류 분극(Pw0, Pw1, Pw2, Pw3)에 따라서 각각 전하(ΔQw0, ΔQw1, ΔQw2, ΔQw3)가 발생한다. 발생된 전하는 비트 라인 BL의 전압과 강유전체 커패시터(3)의 전압이 같아지도록 분배된다. 이 결과, 잔류 분극(Pw0, Pw1, Pw2, Pw3)의 양에 따라서 비트 라인 BL의 전압이 상승한다.

또한, 참조 메모리셀(35-1, 35-2, 35-3)에서는 각 강유전체 커패시터(36)의 잔류 분극(Pr1, Pr2, Pr3)에 따라 각각 전하(ΔQr1, ΔQr2, ΔQr3)가 발생한다. 발생된 전하(ΔQr1, ΔQr2, ΔQr3)는 참조 비트 라인(BLr1, BLr2, BLr3)의 전압과 각 강유전체 커패시터(36)의 전압이 같아지도록 각각 분배된다. 이 결과, 잔류 분극(Pr1, Pr2, Pr3)의 양에 따라서 각 참조 비트 라인(BLr1, BLr2, BLr3)이 소정의 전압까지 상승한다.

그 다음에, 비트 라인 BL의 전압과 각 참조 비트 라인(BLr1, BLr2, BLr3)의 전압이 비교부(37)에서 비교된다.

예컨대, 디지탈치「2」가 기입되어 있는 경우, 잔류 분극은 Pw2로 되고, 독출시에 강유전체 커패시터(3)에는 전하 ΔQw2가 발생한다. ΔQr3(BLr3)> ΔQw2(BL)>ΔQr2(BLr2)이므로, 비트 라인 BL의 전압은 참조 비트 라인 BLr2의 전압보다 높고, 참조 비트 라인 BLr3의 전압보다 낮아진다. 이 때문에, 비교기(37-1,37-2)의 출력은 고레벨이 되고, 비교기(37-3)의 출력은 저레벨이 된다.

즉, 취입하는 디지탈치(4치)보다 하나 적은 3개의 비교기(37-1, 37-2, 37-3)에 의해, 각 비트 라인 BL에 발생하는 전하(ΔQw0, ΔQw1, ΔQw2, ΔQw3) 중 어느 하나에 대응하는 전압과 참조 비트 라인(BLr1, BLr2, BLr3)에서 발생하는 전압과의 비교가 용이하게 행하여진다.

비교기(37-1, 37-2, 37-3)는 비교 결과를 인코더(39)에 출력한다. 인코더(39)는 표 1에 나타낸 진리값에 따라서 출력 데이타 Dout1를 고레벨로 하고, 출력 데이타 Dout2를 저레벨로 한다. 즉, 기입한 디지탈치「2」의 독출 동작이 완료한다.

데이타의 독출에 의하여, 강유전체 커패시터(3, 36)의 분극 전하는 점 d 부근을 지나서 점 a 부근까지 변화한다. 분극 전하가 정확하게 점 d 및 점 a가 되지 않는 것은, 데이타의 독출시에 비트 라인 BL 및 참조 비트 라인(BLr1, BLr2, BLr3)이 소정 전압까지 상승하기 때문에, 플레이트 라인 PL 및 참조 플레이트 라인 PLr를 기준으로 한 비트 라인 BL 및 참조 비트 라인(BLr1, BLr2, BLr3)의 전압(VBL-VPL)이 정확하게 VCC가 되지 않기 때문이다.

이 결과, 강유전체 커패시터(3, 36)의 잔류 분극은 거의 -Pr이 된다. 또한,잔류 분극이 거의 -Pr이 됨으로써, 기입한 데이타가 파괴되어 재기입 동작을 행할 필요가 있다.

또, 강유전체 커패시터(3, 36)의 잔류 분극을 정확하게 -Pr로 하기 위해, 재기입 전에, 메모리셀(1) 및 참조 메모리셀(35-1, 35-2, 35-3)의 잔류 분극의 초기화가 행하여진다.

재기입 동작에서는 인코더(39)가 복원한 디지탈치를 DA 컨버터(21)에 입력 함으로써 행한다. 즉, 우선, 선택 신호 SEL을 고레벨로 하여, 선택 스위치(27a, 27b)를 전환시킨다. 다음에, DA 인에이블 신호 DAE를 고레벨로 하고, 워드 라인 WL을 고레벨로 하며, 플레이트 라인 PL을 0 V로 한다. 이 상태에서, DA 컨버터(21) 및 DA 컨버터(31-1, 31-2, 31-3)로부터, 기입 아날로그 전압(W0, W1, W2) 및 참조 기입 아날로그 전압(Wr1, Wr2, Wr3)이 출력되어 재기입이 행하여진다.

재기입 후에, 메모리셀(1) 및 참조 메모리셀(35-1, 35-2, 35-3)의 기생 용량 Cp에 충전된 전하의 방전을 행한다. 그리고, 독출 동작이 완료한다.

도 8은 상술한 기입 동작 및 독출 동작의 타이밍도를 나타내고 있다. 기입 동작에서는 우선 기입 사이클의 제1 사이클 C1에서 강유전체 커패시터(3, 36)의 잔류 분극의 초기화가 행하여진다. 제2 사이클 C2에서는 메모리셀(1)에의 데이타의 기입 및 각 참조 메모리셀(35-1, 35-2, 35-3)에의 소정치의 기입이 행하여진다. 제3 사이클 C3에서는 기생 용량 Cp에 충전된 전하의 방전이 행하여지고, 기입 동작이 완료한다.

한편, 독출 동작에서는 우선 독출 사이클의 제4 사이클 C4에서 기입한 데이타의 메모리셀(1)부터의 독출 및 각 참조 메모리셀(35-1, 35-2, 35-3)로부터의 소정의 데이타의 독출이 행하여진다. 제5 사이클 C5에서는 잔류 분극의 초기화가 행하여진다. 제6 사이클 C6에서는 메모리셀(1)에의 디지탈치의 재기입 및 각 참조 메모리셀(35-1, 35-2, 35-3)에의 소정의 디지탈치의 재기입이 행하여진다. 여기서, 메모리셀(1)에의 재기입은 인코더(39)에 의해 복원된 디지탈치를 사용한다. 그리고, 제7 사이클 C7에서는 기생 용량 Cp에 충전된 전하의 방전이 행하여져 독출 동작이 완료한다.

이상과 같이 구성된 강유전체 기억 장치에서는 DA 컨버터(21)로 변환한 4치의 디지탈치에 대응하는 기입 아날로그 전압(W0, W1, W2)을 메모리셀(1)의 강유전체 커패시터(3)에 제공하여 잔류 분극(Pw0, Pw1, Pw2, Pw3)을 발생시키고, 이들 잔류 분극(Pw0, Pw1, Pw2, Pw3)으로부터 얻어지는 전하(ΔQw0, ΔQw1, ΔQw2, ΔQw3)에 따라서 변화하는 비트 라인 BL의 전압을 AD 변환 회로(23)에 의해 검출하여, 원래의 디지탈치로 복원하였으므로, 하나의 강유전체 커패시터(3)에 4치의 디지탈치를 기억하고 기억한 데이타를 독출할 수 있다.

또한, AD 변환 회로(23)에 참조 메모리셀(35-1, 35-2, 35-3)을 구비하였기 때문에, 각 참조 메모리셀(35-1, 35-2, 35-3)의 잔류 분극(Pr1, Pr2, Pr3)으로부터 얻어지는 참조 독출 아날로그 전압과 메모리셀(1)의 Pw0, Pw1, Pw2, Pw3로부터 얻어지는 독출 아날로그 전압을 비교함으로써, 원래의 디지탈치를 확실히 복원할 수 있다.

그리고, AD 변환 회로(23)에 DA 컨버터(31-1, 31-2, 31-3), 비교기(37-1, 37-2, 37-3), 인코더(39)를 구비하였기 때문에, DA 컨버터(31-1, 31-2, 31-3)에 의해, 기입 아날로그 전압(W0, W1, W2, W3)과 상이한 값의 참조 기입 아날로그 전압(Wr1, Wr2, Wr3)을 참조 메모리셀(35-1, 35-2, 35-3)에 기입하고, 비교기(37-1, 37-2, 37-3)에 의해, 각 참조 메모리셀(35-1, 35-2, 35-3)로부터 얻어지는 참조 독출 아날로그 전압과 메모리셀(1)로부터 얻어져 독출 아날로그 전압을 비교하고, 인코더(39)에 의해 원래의 디지탈치로 복원할 수 있다.

따라서, 취입하는 디지탈치(4치)보다 하나 적은 3개의 DA 컨버터(31-1, 31-2, 31-3) 및 3개의 참조 메모리셀(35-1, 35-2, 35-3)에 의해, 각 잔류 분극(Pw0, Pw1, Pw2, Pw3)의 중간 값인 잔류 분극(Pr1, Pr2, Pr3)을 발생시킬 수 있고, 취입하는 디지탈치(4치)보다 하나 적은 3개의 비교기(37-1, 37-2, 37-3)에 의해, 비트 라인 BL에서 발생하는 전하(ΔQw0, ΔQw1, ΔQw2, ΔQw3) 중 어느 하나에 대응하는 독출 아날로그 전압과 참조 비트 라인(BLr1, BLr2, BLr3)에서 발생하는 참조 독출 아날로그 전압의 비교를 행할 수 있다.

그리고, DA 변환부(31)의 각 AD 컨버터(31-1, 31-2, 31-3)로부터 출력하는 참조 기입 아날로그 전압(Wr1, Wr2, Wr3)을 메모리셀(1)에 기입한 각 기입 아날로그 전압(W0, W1, W2, W3)의 중간으로 설정하였기 때문에, 데이타의 독출시에 참조 독출 아날로그 전압과 독출 아날로그 전압과의 전압차를 크게 할 수 있어, 참조 독출 아날로그 전압과 독출 아날로그 전압과의 비교를 확실히 할 수 있다.

또한, 메모리셀(1)과 참조 메모리셀(35-1, 35-2, 35-3)을 동일한 크기와 형상으로 하였기 때문에, 메모리셀(1) 및 참조 메모리셀(35-1, 35-2, 35-3)에서의 강유전체 커패시터(3, 36)의 특성을 동일하게 할 수 있다. 이 때문에, 데이타의 기입시에는 메모리셀(1)과 참조 메모리셀(35-1, 35-2, 35-3)의 강유전체 커패시터(3, 36)에 기입 아날로그 전압(W0, W1, W2, W3) 및 참조 기입 아날로그 전압(Wr1, Wr2, Wr3)에 대응하여 소정의 잔류 분극의 값을 설정할 수 있고, 데이타의 독출시에는각 참조 독출 아날로그 전압과 독출 아날로그 전압을 정밀도 좋게 비교할 수 있다.

그리고, 비트 라인 BL의 부하 용량치와 각 참조 비트 라인(BLr1, BLr2, BLr3)의 부하 용량치를 동일하게 하였기 때문에, 각각의 강유전체 커패시터(3, 36)의 잔류 분극의 값을 정확하게 반영한 독출 아날로그 전압과 참조 독출 아날로그 전압을 얻을 수 있어, 독출 아날로그 전압과 참조 독출 아날로그 전압의 비교를 정밀도 좋게 할 수 있다.

또한, 비트 라인(BL)과 참조 비트 라인(BLr1, BLr2, BLr3)을 NMOS(4, 25)를 통해 접지 전압 0 V에 접속하고, 비트 라인(BL)과 참조 비트 라인(BLr1, BLr2, BLr3)의 전압과 초기화 신호 INT에 의해 0 V로 할 수 있도록 하였으므로, 워드 라인 WL과 참조 워드 라인 WLr를 고레벨로 하고, 플레이트 라인 PL과 참조 플레이트 라인 PLr를 VCC로 함으로써, 강유전체 커패시터(3, 36)의 잔류 분극을 소정치(-Pr)로 초기화할 수 있다.

이 때문에, 기입 동작 전에 강유전체 커패시터(3, 36)의 잔류 분극의 값을 항상 동일한 값으로 할 수 있고, 초기 혹은 전회의 잔류 분극의 영향을 제거할 수 있다.

또한, 비트 라인(BL)과 참조 비트 라인(BLr1, BLr2, BLr3)의 전압을 초기화 신호 INT에 의해 0 V로 할 수 있도록 하였으므로, 워드 라인 WL과 참조 워드 라인 WLr를 고레벨로 하고, 플레이트 라인 PL과 참조 플레이트 라인 PLr을 0 V로 함으로써, 강유전체 커패시터(3, 36)의 기생 용량 Cp에 충전된 전하를 방전할 수 있고, 데이타의 독출시에 기생 용량 Cp의 영향을 받는 일없이 정확한 데이타를 독출할 수 있다.

이 때문에, 기입 동작의 후 또는 독출 동작 전에, 기생 용량 Cp에 충전된 전하를 방전함으로써, 기입시에 기생 용량 Cp에 충전된 전하를 독출 동작 전에 방전할 수 있다. 이 결과, 강유전체 커패시터(3, 36)의 잔류 분극에 대응하는 전하만을 독출 아날로그 전압과 참조 독출 아날로그 전압으로서 얻을 수 있다.

그리고, 인코더(39)에 의해 복원한 디지탈값인 출력 데이타(Dout1, Dout2)를 선택 스위치(27b, 27a)를 통하여 DA 컨버터(21)의 입력 단자(21b, 21a)에 접속하였기 때문에, 메모리셀(1)에의 데이타의 재기입을 독출한 독출 아날로그 전압이 아니라 복원한 원래의 디지탈치에 의해 확실히 할 수 있다.

도 9는 본 발명의 강유전체 기억 장치의 제2 실시예에 있어서의 인코더(43)(복원부에 대응함)를 나타내고 있다.

인코더(43) 이외의 구성은 상술한 제1 실시예와 동일하다.

본 실시예에서, 인코더(43)는 이상 정보를 출력하는 에러 신호를 갖고 있다. 인코더(43)는 표 2에 나타내는 진리값에 따라서, 입력(L1, L2, L3)에 따른 출력을 출력 데이타(Dout1, Dout2) 및 Error 신호와 함께 출력한다.

제2 실시예에서의 인코더의 진리값

입력한 디지탈치	입력	출력
입력한 디지탈치	L3	L2	L1	Q2(Dout2)	Q1(Dout1)	Error
3	1	1	1	1	1	0
2	0	1	1	1	0
1	0	0	1	0	1
0	0	0	0	0	0
-	상기 이외의 조합	부정	부정	1

즉, 인코더(43)는 입력(L1, L2, L3)이 취입한 디지탈치에 대응한 것이 아닐때에 에러 신호를 고레벨로 한다. 예컨대, 참조 메모리셀이 열화하거나 또는 고장나고, 입력(L1, L2, L3)이 취입한 디지탈치에 대응한 것이 아닐 경우에, Error 신호가 고레벨이 된다.

이 때문에, 별도의 회로 등으로 Error 신호를 감시함으로써, 회로의 이상을 검출할 수 있다.

또, 상술한 제1 실시예에서는, 2비트의 입력 데이타에 의해, 하나의 메모리셀(1)에 4치를 기억하는 구성에 대하여 설명하였으나, 본 발명은 이러한 실시예로 한정되는 것이 아니라, 예컨대 3비트의 입력 데이타에 의해, 하나의 메모리셀(1)에 8치를 기억하는 구성이어도 가능하고, 2개의 메모리셀(1)에 4치씩을 기억하는 구성으로 하여도 가능하다.

또한, 상술한 제1 실시예에서는 기생 용량 Cp에 충전된 전하의 방전을 기입 동작의 종료시에 행한 예에 대하여 설명하였으나, 본 발명은 이러한 실시예로 한정되는 것이 아니라, 예컨대 독출 동작의 개시시에 행하여도 된다.

본 발명의 강유전체 기억 장치에서는 DA 변환 수단에 의해 기입 데이타인 디지탈치를 이 디지탈치에 대응하는 기입 아날로그 전압으로 변환하고, 이 기입 아날로그 전압을 메모리셀의 강유전체 커패시터의 전극에 제공하였기 때문에, 강유전체 커패시터에 기입 아날로그 전압에 따른 잔류 분극을 발생시킬 수 있다.

또한, AD 변환 수단에 대해 강유전체 커패시터의 잔류 분극의 값에 따라 얻어지는 독출 아날로그 전압을 취입하였으므로, 이 독출 아날로그 전압으로부터 원래의 디지탈치를 복원할 수 있다.

따라서, 하나의 강유전체 커패시터에 3치 이상의 데이타를 기억하고, 기억한 데이타를 독출할 수 있다.

또한, AD 변환 수단에, 강유전체 커패시터를 갖는 복수의 참조 메모리셀과, 이 참조 메모리셀에 기입 아날로그 전압과 다른 값의 참조 기입 아날로그 전압을 제공하는 DA 변환부와, 각 참조 메모리셀로부터 얻어지는 참조 독출 아날로그 전압과 메모리셀로부터 얻어지는 독출 아날로그 전압을 비교하는 비교부와, 비교 결과에 기초하여 원래의 디지탈치를 복원하는 복원부를 구비하였기 때문에, DA 변환 수단에 의해 기입된 디지탈치를 확실하게 원래의 디지탈치로 복원할 수 있다.

또한, DA 변환부로부터 출력하는 참조 기입 아날로그 전압을 메모리셀에 기입한 각 기입 아날로그 전압의 중간으로 설정하기 때문에, 데이타의 독출시에 독출 아날로그 전압과 참조 독출 아날로그 전압과의 전압차를 크게 할 수 있어, 독출 아날로그 전압과 참조 독출 아날로그 전압의 비교를 확실히 할 수 있다.

메모리셀과 참조 메모리셀을 동일한 크기 및 형상으로 형성하면, 메모리셀과 참조 메모리셀의 특성을 동일하게 할 수 있다. 이 때문에, 데이타의 기입시에는 메모리셀 및 참조 메모리셀의 강유전체 커패시터에 기입 아날로그 전압 및 참조 기입 아날로그 전압에 대응한 소정의 잔류 분극을 설정할 수가 있고, 데이타의 독출시에는 각 독출 아날로그 전압과 참조 독출 아날로그 전압을 정밀도 좋게 비교할 수 있다.

DA 변환 수단과 메모리셀을 접속하는 비트 라인의 용량 및 변환부와 각 참조 메모리셀을 각각 접속하는 참조 비트 라인의 용량을 동일하게 하면, 데이타의 독출시에 각각의 강유전체 커패시터의 잔류 분극의 값을 정확하게 반영한 독출 아날로그 전압 및 참조 독출 아날로그 전압을 얻을 수 있어, 독출 아날로그 전압과 참조 독출 아날로그 전압을 정밀도 좋게 비교할 수 있다.

상기 비교부에 의한 비교 결과에 기초하여 원래의 디지탈 신호를 복원할 수 없을 때에는 복원부에 의해 이상 정보를 출력하도록 함으로써, 강유전체 커패시터의 열화와 고장 등에 의한 회로의 이상을 검출할 수 있다.

또, 강유전체 커패시터의 잔류 분극의 값을 소정치로 설정하는 분극 초기화 수단을 구비함으로써, 초기 혹은 전회의 잔류 전극의 영향을 제거할 수 있다.

상기 분극 초기화 수단에 의해 기입 동작 전에 상기 강유전체 커패시터의 잔류 분극의 값을 소정치로 함으로써, 기입 동작시에 강유전체 커패시터에 동일한 기입 아날로그 전압(참조 기입 아날로그 전압)을 제공한 경우에는, 잔류 분극의 값을 항상 동일한 값으로 할 수 있다. 즉, 기입 데이타에 대응하는 강유전체 커패시터의 잔류 분극의 값을 항상 동일한 값으로 할 수 있다.

또한, 방전 수단에 의해 강유전체 커패시터의 기생 용량에 충전된 전하를 방전하게 함으로써, 데이타 독출시에 기생 용량의 영향을 받는 일 없이 정확한 데이타를 독출할 수 있다.

상기 방전 수단에 의해, 기입 동작의 후 또는 독출 동작 전에 기생 용량에 충전된 전하를 방전시킴으로써, 기입시에 강유전체 커패시터의 기생 용량에 충전된 전하를 독출 동작 전에 방전할 수 있다. 이 결과, 강유전체 커패시터의 잔류 분극에 따른 전하만을 독출 아날로그 전압(참조 독출 아날로그 전압)으로서 얻을 수 있다.

또, 메모리셀에의 데이타의 재기입을 독출 아날로그 전압이 아니라 복원한 원래의 디지탈치를 DA 변환 수단에 입력하여 얻어지는 기입 아날로그 전압에 의해 행함으로써, 재기입을 확실히 행할 수 있다.

Claims

강유전체 커패시터를 갖는 메모리셀과,

3치 이상의 디지탈치를 취입하고, 취입한 상기 디지탈치에 대응하는 기입 아날로그 전압을 상기 강유전체 커패시터의 전극에 제공하며, 이 강유전체 커패시터에 잔류 분극을 발생시키는 DA 변환 수단과,

상기 강유전체 커패시터의 잔류 분극의 값에 따라서 얻어지는 독출 아날로그 전압을 취입하고, 이 독출 아날로그 전압을 원래의 디지탈치로 복원하는 AD 변환 수단을 구비하며,

상기 AD 변환 수단은,

강유전체 커패시터를 갖는 복수의 참조 메모리셀과,

상기 각 참조 메모리셀의 상기 강유전체 커패시터의 전극에 각각 상기 기입 아날로그 전압과 다른 값의 참조 기입 아날로그 전압을 제공하고, 이 강유전체 커패시터에 잔류 분극을 발생시키는 DA 변환부와,

상기 각 참조 메모리셀의 상기 강유전체 커패시터의 잔류 분극의 값에 따라서 얻어지는 참조 독출 아날로그 전압과 상기 메모리셀의 상기 강유전체 커패시터의 잔류 분극의 값에 따라서 얻어지는 상기 기입 아날로그 전압을 비교하는 비교부와,

상기 비교부의 비교 결과에 기초하여 원래의 디지탈치를 복원하는 복원부를 구비하는 것을 특징으로 하는 강유전체 기억 장치.
청구항2는 삭제 되었습니다.
제1항에 있어서, 상기 DA 변환부는 상기 각 참조 기입 아날로그 전압을 각각 상기 각 기입 아날로그 전압의 중간으로 설정하는 것인 강유전체 기억 장치.
제1항 또는 제3항에 있어서, 상기 메모리셀과 상기 참조 메모리셀은 동일한 크기 및 동일한 형상으로 형성되는 것인 강유전체 기억 장치.
제1항 또는 제3항에 있어서, 상기 DA 변환 수단과 상기 메모리셀은 비트 라인으로 접속되고, 상기 AD 변환 수단의 상기 DA 변환부와 상기 각 참조 메모리셀은 각각 참조 비트 라인으로 접속되며,

상기 비트 라인의 용량과 상기 각 참조 비트 라인의 용량이 동일한 것인 강유전체 기억 장치.
제1항 또는 제3항에 있어서, 상기 복원부는 상기 비교부에 의한 비교 결과에 기초하여 원래의 디지탈 신호를 복원할 수 없을 때에 이상 정보를 출력하는 것인 강유전체 기억 장치.
제1항 또는 제3항에 있어서, 상기 강유전체 커패시터의 잔류 분극의 값을 소정치로 하는 분극 초기화 수단을 더 구비하는 강유전체 기억 장치.
제7항에 있어서, 상기 분극 초기화 수단은 기입 동작 전에 상기 강유전체 커패시터의 잔류 분극의 값을 소정치로 하는 것인 강유전체 기억 장치.
제1항 또는 제3항에 있어서, 상기 강유전체 커패시터의 기생 용량에 충전된 전하를 방전하는 방전 수단을 더 구비하는 강유전체 기억 장치.
제9항에 있어서, 상기 방전 수단은 기입 동작 후 또는 독출 동작 전에 상기 강유전체 커패시터의 상기 기생 용량에 충전된 전하를 방전하는 것인 강유전체 기억 장치.
제1항 또는 제3항에 있어서, 상기 메모리셀에의 데이타의 재기입은 복원된 원래의 디지탈치를 상기 DA 변환 수단에 입력하여 행하여지는 것인 강유전체 기억 장치.