KR100603671B1 - 비휘발성 메모리에 데이터를 저장하기 위한 방법 - Google Patents

비휘발성 메모리에 데이터를 저장하기 위한 방법 Download PDF

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Abstract

비휘발성 강유전체 랜덤 액세스 메모리에 데이터를 저장하는 방법으로서, 파괴성 판독 동작들 이후에 재기록 동작들이 수행되고, 데이터의 동일한 복사본들이 임의의 공통 워드 라인들을 갖지 않거나 선택적으로 공통 워드 라인들 또는 공통 비트 라인들을 갖지 않는 서로 다른 메모리 지점들에 저장된다. 제 1 워드 라인 또는 제 1 워드 라인의 세그먼트는 그 전체가 판독되고, 상기 워드 라인 또는 세그먼트는 상기 데이터의 동일한 복사본들로 이루어진 적어도 제 1 복사본을 포함한다. 따라서, 상기 판독된 데이터는 메모리 지점에 재기록되고 또한 상기 메모리 지점에서 적절한 캐시 지점으로 전송되며, 그 후 워드 라인들 또는 그 세그먼트들의 형태로 순차적인 메모리 지점들이 판독되고, 상기 캐시 지점에 데이터가 재기록된다. 이러한 동작은 상기 데이터의 동일한 복사본들이 상기 캐시 스토리지로 전송될 때까지 반복된다. 순차적으로, 메모리 컨트롤 로직 회로에서 상기 동일한 복사본들을 비교함으로써 비트 에러들이 검출되고, 상기 메모리 컨트롤 로직 회로는 판독 데이터 복사본들을 캐싱하는데 사용될 수 있고, 선택적으로 별도의 캐시 메모리와 연결될 수 있다. 비트 에러들이 검출되면 비트 에러들을 갖는 적절한 메모리 지점들로 수정된 데이터가 재기록된다.

Description

비휘발성 메모리에 데이터를 저장하기 위한 방법{METHODS FOR STORING DATA IN NON-VOLATILE MEMORIES}
본 발명은 비휘발성 강유전체 랜덤 액세스 메모리(FRAM)에 데이터를 저장하기 위한 방법에 관한 것으로서, 특히 강유전체 메모리 물질이 강유전체 폴리머이며, 메모리 지점(location)들이 매트릭스의 엘리먼트들로서 제공되고 상기 매트릭스의 워드 라인 및 비트 라인을 형성하는 전극들을 통해 액세스되며, 상기 메모리 지점들로의 파괴성 판독(destructive read-out) 동작들 이후에 재기록 동작들이 이루어지는 메모리에 데이터를 저장하는 방법에 관한 것이다.
강유전체 메모리들은 비휘발성이고, 비교적 저비용으로 제조되며, 통상적인 종래의 DRAM 및 SRAM 컴퓨터 메모리들에서처럼 10 내지 100ns 크기의 속도로 1 내지 5V의 전압들에서 기록 및 판독될 수 있기 때문에, 상업적으로 중요해지고 있다.
반도체 기판상의 커패시터 플레이트들 사이에 강유전체 물질을 배치하면, 커패시터가 전하 분극(charge polarization) 형태의 메모리 효과를 나타내도록 할 수 있다. 커패시터가 커패시터 플레이트들에 대해 일 방향으로 연장되는 필드 라인들과 함께 충전되면, 전하가 상기 커패시터 플레이트들로부터 제거된 후에 잔류 전하 분극 상태로 남는다. 만약 반대 전하가 커패시터 플레이트들 상에 배치되면, 반대의 잔류 분극 상태로 남는다. 커패시터의 플레이트들 간에 강유전체 물질의 분극에 대한 커패시터의 플레이트들에 인가된 필드 전압 곡선은 도 1에 도시된 것처럼, 전통적인 히스테리시스 곡선을 나타낸다. PS 및 -PS는 자발 분극 값들인 반면에, Pr 및 P-r은 제로 필드 값에서 강유전체 물질의 분극을 나타내는 잔류 분극 값들이다. 이상적인 강유전체에서, PS는 Pr과 동일해야 하지만, 선형 유전체 및 비선형 강유전체 특성 때문에 실제 강유전체들에서 이러한 값들은 상이하다.
강유전체 메모리들은 저장 매체로서 강유전체 커패시터를 이용하며 이를 판독하기 위해 저장 커패시터에 대해 전기장이 배치되어야 한다. 강유전체 커패시터에 펄스가 인가되고, 펄스 극성이 이전의 것과 일치하면 최종 전하량이 낮고, 커패시터 상에 배치된 전하가 커패시터의 플레이트들에 마지막으로 배치된 전하와 반대 극성이면 최종 전하량은 더 높다. 이전 메모리 전하와 일치하는 전하 및 반대 전하 사이의 이러한 정밀한 차이를 측정함으로써, 마지막으로 기록되었을 때 강유전체 커패시터 상에서 이전의 분극상태가 무엇이었는지를 결정할 수 있다. 많은 경우들에서, 판독 전기장은 메모리 셀의 상태를 변경한다. 이것은 강유전체 메모리들이 데이터가 판독된 후 판독 데이터가 메모리 셀에 재저장되는 재기록 기능을 포함해야 하는 파괴성 판독 메모리들이라는 것을 의미한다. 재기록 동작은 시간이 소요되고, 예를 들어 전력 손실에 의해 메모리 기능이 손상되면, 셀의 판독 직후 또는 판독 동안과 재기록 사이클이 종료되기 이전에, 셀의 데이터가 손상될 것이다. 이러한 데이터 손실들은 비휘발성 메모리들에서 허용될 수 없다.
데이터를 저장하기 위해 강유전체 메모리 셀들을 사용하는 강유전체 랜덤 액세스 메모리(RAM)는 미국특허 제5,682,344호에 개시되어 있다. 상기 강유전체 메모리는 강유전체 메모리 셀들에 저장된 데이터가 판독 동작 동안 파괴될 수 있는 정적 메모리이다. 상기 메모리는 액세스 동작 동안 현재의 메모리 어드레스를 래치하고 파괴된 데이터가 대체될 때까지 메모리가 새로운 메모리 어드레스로 점핑하는 것을 방지하는 회로부를 포함한다. 상기 메모리는 또한 어드레스 입력들에 제공되는 어드레스 데이터의 변화를 검출할 수 있는 회로부를 포함한다.
로직 회로에서 휘발성 로직 엘리먼트들의 노드 값을 저장하는데 사용될 수 있는 강유전체 커패시터를 포함하는 회로는 미국특허 제5,815,431호에 개시된다. 상기 특허에서, CPU 또는 I/O 장치와 같은, 복잡한 로직 회로의 상태는 비휘발성 강유전체 커패시터들에 저장될 수 있다. 우연 또는 의도된 전력 정전 후에, 비휘발성 강유전체 커패시터들은 노드들의 값들을 복구하는데 사용될 수 있다. 부가적으로, 전력 소비에 민감한 회로들에서 시스템 전력을 절감하기 위해 의도된 전력 손실이 이루어질 수 있다.
강유전체 랜덤 액세스 메모리에서 비휘발성을 유지하기 위한 장치 및 방법은 미국특허 제5,892,705호에 개시된다. 비휘발성을 유지하기 위한 장치는 재기록(wirte-back) 기능을 위한 제어부, 및 전원 전압의 결함을 감지하고 전력 결함 신호를 상기 제어부에 제공하여 상기 제어부가 전력 결함 이전에 재기록 사이클을 종료할 수 있도록 하는 전원 전압 감지부를 포함한다. 전원 전압 감지부는 전원 전압의 결함을 감지함으로써 제어 신호를 발생시키고, 상기 제어부에 전력 결함 신호를 제공하여 재기록 프로세스가 전력 결함 이전에 종료되어, 메모리 소자의 비휘발성을 유지할 수 있도록 한다.
미국특허 제6,201,731호에서, 강유전체 파괴성 판독 메모리 시스템은 전원, 메모리 셀을 포함하는 메모리 어레이, 및 상기 메모리 어레이에 신호를 인가하기 위한 로직 회로를 포함한다. 상기 전원에서 낮은 전력 조건이 검출될 때마다, 방해 방지 회로(disturb prevent circuit)는 낮은 전력 조건으로 인해 의도되지 않은 전압들이 메모리 셀을 방해하는 것을 방지한다. 상기 방해 방지 회로는 또한 재기록 사이클이 종료될 수 있는 충분한 시간 동안 로직 회로의 동작을 중지함으로써, 재기록되는 데이터의 손실을 방지할 수 있다.
미국특허 제6,211,710호에서, 전력-상승에 대한 안정된 구현(configuration) 정보를 보장하기 위한 회로가 개시된다. 일 실시예로서, 반도체 소자는 많은 비휘발성 저장 엘리먼트들에 저장된 구현 정보를 포함한다(펄스 비트들). 구현 전력-온 리셋 회로는 구현 데이터를 전력-상승된 휘발성 구현 레지스터들로 래치하기 위한 신호를 발생시킨다. 구현 데이터 신호들은 파워-온 리셋(POR) 펄스에 응답하여 발생되고, POR 펄스가 종료된 후 소정의 딜레이(delay)까지 래치되지 않는다. 소정의 딜레이는 퓨즈 비트들(fuse bits)에서의 데이터 신호들을 위한 시간이 "조정(settle)"될 수 있도록 한다. 순차적인 POR 펄스들은 다른 래치 동작을 초래하지는 않는다.
유럽특허 0803813 A1호는 반도체 메모리를 위한 데이터-백업(data-backup) 장치, 특히 예를 들어 EEPROM 형태의 비휘발성 반도체 메모리를 개시한다. 이러한 장치의 목적은 기록 동작이 우연히 인터럽트되는 경우, 예를 들어 기록 동작 동안 전력이 꺼지는 경우, 데이터 손실 또는 부정확한 데이터를 방지하기 위한 것이다. 반도체 메모리는 변수 값들을 저장하는 다수의 메모리 지점들을 갖는다. 기록 장치는 메모리의 다수의 메모리 지점들에 하나씩 값을 기록하고 판독 장치는 이러한 메모리 지점들로부터 상기 값들을 판독한다. 메모리의 메모리 지점들로부터 판독 값들의 절반 이상이 일치하는지를 결정하기 위해 일치(coincidence) 결정 수단이 사용되고, 할당 수단은 상기 일치 결정 수단이 절반 이상의 값들이 일치한다고 판단하면 일치 값을 결정한다. 따라서, 결정된 일치 값은 각각의 변수에 할당될 수 있다.
본 발명의 목적은 매트릭스-어드레스 가능한 메모리들, 특히 강유전체 메모리들에서 데이터의 비휘발성 저장을 보장하고, 판독 데이터의 비트 에러들을 검출하여 이들을 수정함으로써 저장되는 데이터의 보전성(integrity)을 유지하는 방법들을 제공하는 것이다.
이러한 목적 및 추가적인 특징들과 장점들은 이하의 연속적인 단계들로 특징되는 본 발명의 제 1 방법에 따라 실현된다:
(a) 다수의 메모리 지점들에 데이터의 다수의 동일한 복사본(copy)들을 저장하는 단계 - 상기 메모리 지점들은 임의의 공통 워드 라인들을 갖지 않음 -;
(b) 제 1 워드 라인을 전체적으로 판독하고 - 상기 제 1 워드 라인은 상기 데이터의 동일한 복사본들의 적어도 제 1 복사본을 포함함 -, 상기 제 1 워드 라인으로부터 판독된 데이터를 상기 제 1 워드 라인으로 재기록하며, 상기 제 1 워드 라인으로부터 판독된 데이터를 메모리 컨트롤 로직 회로로 전송하는 단계;
(c) 다음(subsequent) 워드 라인을 전체적으로 판독하고 - 상기 다음 워드 라인은 상기 데이터의 동일한 복사본들의 적어도 다음 복사본을 포함함 -, 상기 다음 워드 라인으로부터 판독된 데이터를 상기 다음 워드 라인으로 재기록하며, 상기 다음 워드 라인으로부터 판독되는 데이터를 상기 메모리 컨트롤 로직 회로로 전송하는 단계;
(d) 상기 데이터의 동일한 복사본들로 이루어진 복사본들을 포함하는 상기 워드 라인들로부터 판독되는 데이터가 상기 메모리 컨트롤 로직 회로로 전송될 때까지 단계 (c)를 반복하는 단계;
(e) 상기 데이터의 동일한 복사본들로 이루어진 복사본들을 포함하는 상기 워드 라인들로부터 판독되는 데이터를 상기 메모리 컨트롤 로직 회로의 비트 단위(bitwise)로 비교함으로써, 또는 상기 데이터와 함께 에러 정정 코드(ECC)를 포함함으로써 임의의 비트 에러들을 검출하는 단계; 및
(f) 단계 (e)에서 비트 에러들이 검출되면, 상기 비트 에러들을 갖는 상기 메모리 지점들의 메모리 셀들에 수정된 데이터를 기록하는 단계.
상기와 동일한 목적 및 추가적인 특징들과 장점들은 이하의 연속적인 단계들로 특징되는 본 발명의 제 2 방법에 따라 실현된다:
(a) 데이터의 다수의 동일한 복사본들을 다수의 메모리 지점들에 저장하는 단계 - 상기 메모리 지점들은 공통 워드 라인들 또는 공통 비트 라인들을 갖지 않음 -;
(b) 제 1 워드 라인의 세그먼트를 판독하고 - 상기 제 1 워드 라인의 세그먼트는 상기 데이터의 동일한 복사본들의 적어도 제 1 복사본을 포함함 -, 상기 제 1 워드 라인의 세그먼트로부터 판독된 데이터를 상기 제 1 워드 라인의 세그먼트에 재기록하며, 상기 제 1 워드 라인의 세그먼트로부터 판독된 데이터를 데이터 래치들의 제 1 세그먼트로 전송하고, 상기 제 1 워드 라인의 세그먼트로부터 판독된 데이터를 상기 데이터 래치들의 제 1 세그먼트에 유지시키는 단계;
(c) 다음 워드 라인의 세그먼트를 판독하고 - 상기 다음 워드 라인의 세그먼트는 상기 데이터의 동일한 복사본들의 적어도 다음 복사본을 포함함 -, 상기 다음 워드 라인의 세그먼트로부터 판독된 데이터를 상기 다음 워드 라인의 세그먼트로 재기록하며, 상기 다음 워드 라인의 세그먼트로부터 판독된 데이터를 데이터 래치들의 다음 세그먼트로 전송하고, 상기 데이터 래치들의 다음 세그먼트에 상기 다음 워드 라인의 세그먼트로부터 판독된 데이터를 유지시키는 단계;
(d) 상기 데이터의 동일한 복사본들이 상기 데이터 래치들의 세그먼트들로 전송될 때까지 단계 (c)를 반복하는 단계;
(e) 상기 데이터 래치들의 세그먼트들에 유지되는 상기 데이터를 메모리 컨트롤 로직 회로로 전송하는 단계;
(f) 상기 메모리 컨트롤 로직 회로에서 상기 데이터의 동일한 복사본들을 비트 단위 비교함으로써, 또는 상기 데이터와 함께 에러 정정 코드(ECC)를 포함함으로써 임의의 비트 에러들을 검출하는 단계; 및
(g) 상기 단계 (f)에서 비트 에러들이 검출되면, 상기 비트 에러들을 갖는 상기 메모리 지점들의 메모리 셀들에 수정된 데이터를 기록하는 단계.
본 발명에 따른 두가지 방법들에서, 데이터는 판독 및 기록 동작들을 제어하기 위한 타이밍 데이터(timing data), 또는 중복 메모리 셀들을 식별하기 위한 중복 데이터(redundancy data)인 것이 바람직하다.
삭제
본 발명은 첨부된 도면들을 참조로 예시적인 실시예들에 대해 더욱 상세히 설명될 것이다.
도 1은 전술한 기술분야에서 공지된 강유전체 커패시터의 히스테리시스 곡선을 나타낸다.
도 2는 본 발명에 따른 방법들이 구현될 수 있는 메모리 회로의 블럭도이다.
도 3a는 본 발명에 따른 방법들과 함께 사용될 수 있는, 센스 증폭기들에 연결된 강유전체 메모리 셀들의 어레이의 개념적 블럭도이다.
도 3b는 도 3a와 유사한 어레이의 개념적 블럭도로서, 그 교차점들에서 전극들 간에 다이오드들을 갖는 강유전체 메모리 셀들을 포함한다.
도 4는 강유전체 메모리 소자들에 사용되는 강유전체 박막 커패시터를 나타내는 2개의 도면들이다.
도 5는 본 발명에 따른 제 1 방법의 흐름도이다.
도 6은 본 발명에 따른 제 2 방법의 흐름도이다.
도 7은 본 발명에 따른 제 2 방법의 바람직한 실시예에서 이용되는 메모리 어레이를 나타낸다.
본 발명은 동일한 진보적 사상을 갖는 관련 방법들에 관한 것이다. 이러한 방법들은 바람직한 실시예들에 의해 기술된다.
도 2는 본 발명에 따른 두개의 방법들에 사용되는 메모리의 엘리먼트들을 나타내는 간단한 블럭도이다. 메모리 매크로(210)는 메모리 매트릭스 또는 어레이(200), 로우(row) 및 칼럼(column) 디코더들(22, 202), 센스 증폭기들(206), 데이터 래치들(208), 및 중복 워드 및 비트 라인들(204, 24)을 포함한다. 로우 및 칼럼 디코더들(22, 202)은 메모리 어레이 전극들의 교차점들에 위치되는 메모리 지점들 또는 메모리 셀들의 어드레스들, 즉 메모리 어레이의 로우들을 형성하는 워드 라인들(약칭으로 WL) 및 메모리 매크로들의 칼럼들을 형성하는 비트 라인들(약칭으로 BL)의 어드레스들을 디코딩한다. 메모리 셀들에 저장된 데이터의 판독은 비트 라인들에 연결된 센스 증폭기들(206)에 의해 수행된다. 데이터 래치들(208)은 데이터의 일부 또는 전부가 메모리 컨트롤 로직(220)으로 전송될 때까지 데이터를 유지시킨다. 메모리 매크로(210)로부터 판독되는 데이터는 특정한 비트 에러율(BER)을 가질 수 있고, 이러한 비트 에러율은 메모리 어레이(200)에서 결함있는 워드 및 비트 라인들을 중복 워드 및 비트 라인들(204, 24)로 대체함으로써 감소될 수 있다. 에러 검출을 수행하기 위해, 메모리 매크로(210)는 에러 수정 코드(ECC) 정보를 포함하는 데이터 필드들을 가져야 한다.
메모리 컨트롤 로직(220)을 위한 모듈은 메모리 매크로(210)에 디지털 인터페이스를 제공하고, 메모리 어레이(200)의 판독 및 기록을 제어한다. 결함있는 워드 및 비트 라인들을 중복 워드 및 비트 라인들(204, 24)로 대체하기 위한 메모리 초기화 및 로직은 메모리 컨트롤 로직(220)에서도 발견된다.
소자 컨트롤러(230)는 메모리 컨트롤 로직(220)을 외부 표준 버스로 연결시킨다. ECC 유닛(240)은 전체 메모리 어레이(200) 상에서 에러 수정을 수행한다. 이는 간단한 에러 검출일 수 있거나, 에러 수정을 포함할 수도 있다. 전하 펌프들(242)은 메모리 셀들의 판독 및 기록에 필요한 일부 전압들을 생성한다. 오실레이터(미도시)를 통해 소자 컨트롤러(230)로 입력되는 별도의 클럭 입력은 메모리 매크로(210)를 이용하는 애플리케이션의 비트율과 독립적으로 유지되기 위해 전하를 펌핑하는 전하 펌프들(242)에 의해 사용될 것이다.
도 3a는 강유전체 메모리 셀들(302)의 매트릭스 또는 어레이를 포함하는 강유전체 메모리 소자(300)를 나타낸다. 각각의 메모리 셀은 하나의 강유전체 커패시터와 하나의 액세스 컨트롤 트랜지스터를 포함하지만, 2개의 커패시터들과 2개의 트랜지스터들을 갖는 배치구조가 이루어질 수 있다. 첫 번째 경우의 메모리 매크로는 1T-1C 타입의 액티브 매트릭스-어드레스 가능한 메모리 소자인 반면에, 다른 경우는 2T-2C 타입이다. 메모리 셀(302)은 인에이블되는 워드 라인(310)에 의해 액세스되고, 펄싱(pulsing) 구동 라인(312)에 의해 순차적으로 판독된다. 각각의 비트 라인(314)의 단부에 제공되는 센스 증폭기들(206)은 데이터 출력 신호들을 생성한다. 상기 센스 증폭기들은 또한 강유전체 메모리 셀들(302)로 데이터를 재기록하기 위한 데이터 생성 회로들을 포함한다. 로우 디코더(22)는 입력되는 어드레스 신호의 일부를 워드 라인 선택 신호들로 디코딩하고, 메모리 컨트롤 로직(220)은 메모리 어레이(200)를 동작시키기 위해 요구되는 타이밍 신호들의 시퀀스를 생성한다.
도 3b는 워드 라인(310) 및 비트 라인(314) 전극들을 포함하는 메모리 어레이(200)를 나타낸다. 강유전체 절연 물질은 전기적으로 또는 물리적으로 연결되지 않은 이러한 전극들 사이에 위치된다. 상기 강유전체 물질은 전극들, 즉 워드 및 비트 라인들 상부에 접촉되어 제공될 수도 있지만, 그 이외에 상기 워드 및 비트 라인들은 비-강유전체 유전체에 의해 상호 절연될 수 있다. 워드 라인들(310)과 비트 라인들(314) 사이의 각각의 교차점(320)에서, 다이오드들(322)이 형성된다. 워드 및 비트 라인들(310;314)과 함께 강유전체 물질은 커패시터들의 플레이트들로서 워드 및 비트 라인들(310;314)을 갖는 강유전체 커패시터들 또는 메모리 셀들(315)을 형성한다.
도 4는 강유전체 박막 커패시터(315)의 통상적인 구조와 공통으로 사용되는 심볼을 나타낸다. 상기 심볼은 전술한 도 3a의 개념적 블럭도에서도 사용되었다. 이러한 종류의 강유전체 커패시터는 커패시터의 유전체를 구성하는 강유전체 물질의 약 50나노미터 내지 100마이크로미터만큼 분리된 금속 전도성 플레이트들을 갖는다.
전술한 비휘발성 패시브 매트릭스 메모리 시스템에서, 구현 데이터(configuration data)와 같은 몇몇 데이터는 매우 중요하고 전력 손실로부터 보호될 필요가 있다. 판독 및 기록 동작들을 제어하기 위한 타이밍 데이터 및 중복 메모리 셀들을 식별하기 위한 중복 데이터는 상기한 데이터의 예들로서, 이러한 데이터가 손실되면, 전체 메모리를 쓸모없게 만들 수 있다. 이러한 종류의 데이터는 예를 들어 퓨즈된(fused) 셀들, 즉 레이저들에 의해 용융되는 퓨즈들에 영구적으로 저장될 수 있지만, 이는 다소 큰 면적 패널티들에 적합하다. 따라서, 그 안전성을 유지하도록 다른 조치들이 수행된다면 중요 데이터는 파괴성 판독 메모리 셀들에 저장될 수 있다.
도 5는 본 발명의 제 1 방법을 흐름도 형태로 나타내는 것으로서, 예를 들어 전력 결함에 의해 중요 데이터가 손실되는 문제점을 해결한다. 단계 500에서, 특별한 주의를 요구하는 데이터는 메모리 어레이(200)의 몇몇 지점들에 저장된다. 이러한 몇몇 지점들이 결함이 있으면(defective), 중복 워드 및 비트 라인들(204, 24)이 그 대신에 사용된다. 데이터가 사용되기 시작할 때마다, 또는 정규적으로, 이러한 데이터가 저장된 워드 라인들(700)이 판독된 이후, 대부분의 경우 자동적으로 재기록("라이트-백"으로도 공지됨)되어, 단계 502 및 504에서 메모리 컨트롤 로직(220)으로 전송된다. 상기 데이터의 인스턴스(instance)들의 개수는 약 4개 내지 10개 정도이고, 몇몇 형태의 카운터는 단계 506에서 모든 인스턴스들이 판독되는 것을 보장한다. 비트 에러와 결합되는 전력 결함은 치명적인 손상을 초래하기 때문에, 3개의 복사본(copy)들은 명백히 너무 적다. 데이터의 서로 다른 인스턴스들은 비트단위로 단계 508에서 비교된다. 다른 옵션은 ECC 데이터가 자체로 데이터와 함께 저장되도록 요구하는 ECC 유닛(240)을 사용하는 것이다. 마지막으로, 단계 510에서, 부정확한 것으로 판단되는 데이터 부분들이 수정되고 오류 데이터를 갖는 메모리 셀들(302; 315)에 재기록된다.
이러한 방식으로 보호될 필요가 있는 데이터 양은 매우 제한적일 수 있고, 저장 안정성을 위해 사용되는 워드 라인들(310)은 매우 길 수 있다. 이것은 메모리 어레이(200)의 불충분한 사용을 유도한다. 이러한 문제를 개선하기 위해, 본 발명에 따른 제 2 방법이 이용될 수 있다. 이는 도 6의 흐름도에서 도시되고, 중요한 것으로 여겨지는 데이터의 더 작은 부분들이 단계 602 및 604에서 데이터 래치들(208)로 전송되는 것을 보장한다. 이는 전체 워드 라인들(310)이 더 이상 동일한 데이터를 유지해야 할 필요가 없기 때문에 다른 데이터에 대해 자유로운(freed up) 메모리 셀들(302; 315)을 초래한다. 도 5의 단계 506, 508 및 510과 대응되는 단계 606, 608 및 610은 적은 데이터가 취급된다는 차이점만을 갖는다. 그러나, 메모리 컨트롤 로직(220)으로 전송되는 데이터 래치들(208)에 데이터를 저장시키기 위해, 단계 607이 단계 606 및 608 사이에 삽입되어야 한다. 결과적으로, 단계 602 및 604에서 어떠한 데이터 전송도 없기 때문에, 메모리 컨트롤 로직(220)의 메모리 셀들은 많은 데이터를 저장할 필요가 없다. 따라서, 면적 비용을 감소시키고, 에러 검출을 수행하기 위한 데이터 처리 용량의 요구조건을 감소시킬 수 있다.
비트 라인들(314)이 때때로 줄여진 후, 데이터가 중복 비트 라인들(24)에 저장된다. 예기치 않은 저장 문제로 중요한 데이터가 손상될 수 있다. 비록 더 작은 문제라 할지라도, 서로 다른 워드 라인들(310)뿐만 아니라 서로 다른 비트 라인들(314) 상에 중요 데이터를 저장함으로써 문제를 없앨 수 있다. 본 발명의 제 2 방법의 이러한 변형예는 도 7에 제공되고, 중요 데이터를 저장하고 있는 메모리 셀들(704)에 대한 워드 라인들(700) 및 비트 라인들(702)을 나타낸다. 중요 데이터의 이러한 복사본들은 데이터 블럭들(706)을 구성하고, 도 6과 연계하여 전술한 바와 같이 본 발명의 제 2 방법에 따라 데이터 래치들(208)과 같은 저장 엘리먼트들로 전송된다.
통상의 당업자는 본 발명에 따른 방법들이 패시브 매트릭스-어드레스 가능한 전기 메모리 소자들뿐만 아니라 액티브 소자들에 사용되어 두가지 형태들의 어드레싱 동작에서 발생되는 비트 에러들을 해결할 수 있음을 인식할 것이다. 그러나, 판독 동작이 파괴성이여서 라이트-백 또는 재기록을 요구하기 때문에, 파괴성 판독 데이터를 복구하기 위해 요구되는 재기록 동작에서 발생되는 비트 에러들로 인해, 임의의 경우에 있어서 데이터 내용의 손실을 방지하는 것이 특히 중요할 것이다.

Claims (6)

  1. 강유전체 메모리 물질이 강유전체 폴리머이며, 메모리 지점들이 매트릭스의 엘리먼트들로 제공되고 상기 매트릭스의 워드 및 비트 라인들을 형성하는 전극들을 통해 액세스되며, 상기 메모리 지점들에 대한 파괴성 판독 동작들 이후에 재기록 동작들이 수행되는, 비휘발성 강유전체 랜덤 액세스 메모리(FRAM)에 데이터를 저장하기 위한 방법으로서,
    (a) 다수의 메모리 지점들에 데이터의 다수의 동일한 복사본(copy)들을 저장하는 단계 - 상기 메모리 지점들은 임의의 공통 워드 라인들을 갖지 않음 -;
    (b) 제 1 워드 라인을 전체적으로 판독하고 - 상기 제 1 워드 라인은 상기 데이터의 동일한 복사본들의 적어도 제 1 복사본을 포함함 -, 상기 제 1 워드 라인으로부터 판독된 데이터를 상기 제 1 워드 라인으로 재기록하며, 상기 제 1 워드 라인으로부터 판독된 데이터를 메모리 컨트롤 로직 회로로 전송하는 단계;
    (c) 다음(subsequent) 워드 라인을 전체적으로 판독하고 - 상기 다음 워드 라인은 상기 데이터의 동일한 복사본들의 적어도 다음 복사본을 포함함 -, 상기 다음 워드 라인으로부터 판독된 데이터를 상기 다음 워드 라인으로 재기록하며, 상기 다음 워드 라인으로부터 판독된 데이터를 상기 메모리 컨트롤 로직 회로로 전송하는 단계;
    (d) 상기 데이터의 동일한 복사본들로 이루어진 복사본들을 포함하는 상기 워드 라인들로부터 판독된 데이터가 상기 메모리 컨트롤 로직 회로로 전송될 때까지 단계 (c)를 반복하는 단계;
    (e) 상기 데이터의 동일한 복사본들로 이루어진 복사본들을 포함하는 상기 워드 라인들로부터 판독된 데이터를 상기 메모리 컨트롤 로직 회로에서 비트 단위(bitwise)로 비교함으로써, 또는 상기 데이터와 함께 에러 정정 코드(ECC)를 포함함으로써 임의의 비트 에러들을 검출하는 단계; 및
    (f) 단계 (e)에서 비트 에러들이 검출되면, 상기 비트 에러들을 갖는 상기 메모리 지점들의 메모리 셀들에 수정된 데이터를 기록하는 단계
    를 포함하는 일련의 단계들을 포함하는 비휘발성 강유전체 랜덤 액세스 메모리의 데이터 저장 방법.
  2. 제 1 항에 있어서, 상기 데이터는 상기 판독 및 재기록 동작들을 제어하기 위한 타이밍 데이터, 또는 중복(redundant) 메모리 셀들을 식별하기 위한 중복 데이터인 것을 특징으로 하는 비휘발성 강유전체 랜덤 액세스 메모리의 데이터 저장 방법.
  3. 강유전체 메모리 물질이 강유전체 폴리머이며, 메모리 지점들이 매트릭스의 엘리먼트들로 제공되고 상기 매트릭스의 워드 및 비트 라인들을 형성하는 전극들을 통해 액세스되며, 상기 메모리 지점들에 대한 파괴성 판독 동작들 이후에 재기록 동작들이 수행되는, 비휘발성 강유전체 랜덤 액세스 메모리(FRAM)에 데이터를 저장하기 위한 방법으로서,
    (a) 데이터의 다수의 동일한 복사본들을 다수의 메모리 지점들에 저장하는 단계 - 상기 메모리 지점들은 공통 워드 라인들 또는 공통 비트 라인들을 갖지 않음 -;
    (b) 제 1 워드 라인의 세그먼트를 판독하고 - 상기 제 1 워드 라인의 세그먼트는 상기 데이터의 동일한 복사본들의 적어도 제 1 복사본을 포함함 -, 상기 제 1 워드 라인의 세그먼트로부터 판독된 데이터를 상기 제 1 워드 라인의 세그먼트에 재기록하며, 상기 제 1 워드 라인의 세그먼트로부터 판독된 데이터를 데이터 래치들의 제 1 세그먼트로 전송하고, 상기 제 1 워드 라인의 세그먼트로부터 판독된 데이터를 상기 데이터 래치들의 제 1 세그먼트에 유지시키는 단계;
    (c) 다음 워드 라인의 세그먼트를 판독하고 - 상기 다음 워드 라인의 세그먼트는 상기 데이터의 동일한 복사본들의 적어도 다음 복사본을 포함함 -, 상기 다음 워드 라인의 세그먼트로부터 판독된 데이터를 상기 다음 워드 라인의 세그먼트로 재기록하며, 상기 다음 워드 라인의 세그먼트로부터 판독된 데이터를 데이터 래치들의 다음 세그먼트로 전송하고, 상기 다음 워드 라인의 세그먼트로부터 판독된 데이터를 상기 데이터 래치들의 다음 세그먼트에 유지시키는 단계;
    (d) 상기 데이터의 동일한 복사본들이 상기 데이터 래치들의 세그먼트들로 전송될 때까지 단계 (c)를 반복하는 단계;
    (e) 상기 데이터 래치들의 세그먼트들에 유지되는 상기 데이터를 메모리 컨트롤 로직 회로로 전송하는 단계;
    (f) 상기 메모리 컨트롤 로직 회로에서 상기 데이터의 동일한 복사본들을 비트 단위로 비교함으로써, 또는 상기 데이터와 함께 에러 정정 코드(ECC)를 포함함으로써 임의의 비트 에러들을 검출하는 단계; 및
    (g) 상기 단계 (f)에서 비트 에러들이 검출되면, 상기 비트 에러들을 갖는 상기 메모리 지점들의 메모리 셀들에 수정된 데이터를 기록하는 단계
    를 포함하는 일련의 단계들을 포함하는 비휘발성 강유전체 랜덤 액세스 메모리의 데이터 저장 방법.
  4. 제 3 항에 있어서, 상기 데이터는 상기 판독 및 재기록 동작들을 제어하기 위한 타이밍 데이터, 또는 중복 메모리 셀들을 식별하기 위한 중복 데이터인 것을 특징으로 하는 비휘발성 강유전체 랜덤 액세스 메모리의 데이터 저장 방법.
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