JP2020187804A - 半導体記憶装置のデータ読み出し方法および半導体記憶装置 - Google Patents

Abstract

【課題】データを破壊読み出ししたメモリセルに正しいデータを書き込む読み出し動作を実行する場合、データの読み書きに掛かる時間を短縮する。【解決手段】データを記憶する強誘電体キャパシタを含み、データが破壊読み出しされる第１のメモリセルを有する半導体記憶装置のデータ読み出し方法は、前記第１のメモリセルからデータを破壊読み出しした後、前記強誘電体キャパシタに第１論理を書き込み、前記第１のメモリセルから読み出したデータが正しいか否かを判定する判定処理を実行し、正しいデータに対応して前記強誘電体キャパシタに保持させる論理が前記第１論理と異なる第２論理である場合、前記強誘電体キャパシタに前記第２論理を書き込む。【選択図】図１

Description

本発明は、半導体記憶装置のデータ読み出し方法および半導体記憶装置に関する。

強誘電体メモリにおいて、複数のワードを含むページのセルデータとパリティデータとをページ単位で読み出し、ワード毎に誤りを訂正したデータを新たなパリティデータとともに再書き込みすることで、インプリント現象が中和される（例えば、特許文献１参照）。

不揮発性メモリの３つの異なるアドレスに同じデータを書き込んでおき、３つのデータの多数決により誤ったデータの書き込みを検知した場合、正しいデータを再書き込みすることで、不揮発性メモリの信頼性は向上する（例えば、特許文献２参照）。

特開２００５−１３５４８８号公報 特開２００５−１９６５１５号公報

例えば、強誘電体メモリのメモリセルからデータを読み出す読み出し動作は、メモリセルに含まれる強誘電体キャパシタの分極状態が変化する破壊読み出しであるため、データの読み出し後にデータの再書き込みが実行される。このため、読み出し動作は、データの再書き込み時間を含み、読み出し動作に掛かる時間は、強誘電体メモリにデータを書き込む書き込み動作に掛かる時間と同等になる。例えば、読み出し動作において、メモリセルからデータを読み出した後、データの誤りを訂正して同じメモリセルに訂正したデータを書き込む処理を実行する場合、１回の読み出し動作中にデータの書き込みが２回発生するため、動作効率が悪い。

１つの側面では、本発明は、データを破壊読み出ししたメモリセルに正しいデータを書き込む読み出し動作を実行する場合、データの読み書きに掛かる時間を短縮することを目的とする。

一つの観点によれば、データを記憶する強誘電体キャパシタを含み、データが破壊読み出しされる第１のメモリセルを有する半導体記憶装置のデータ読み出し方法は、前記第１のメモリセルからデータを破壊読み出しした後、前記強誘電体キャパシタに第１論理を書き込み、前記第１のメモリセルから読み出したデータが正しいか否かを判定する判定処理を実行し、正しいデータに対応して前記強誘電体キャパシタに保持させる論理が前記第１論理と異なる第２論理である場合、前記強誘電体キャパシタに前記第２論理を書き込む。

１つの側面では、本発明は、データを破壊読み出ししたメモリセルに正しいデータを書き込む読み出し動作を実行する場合、データの読み書きに掛かる時間を短縮することができる。

一実施形態における半導体記憶装置の一例を示すブロック図である。 図１の半導体記憶装置の読み出し動作の一例を示す波形図である。 図１に示した強誘電体キャパシタのヒステリシスループの一例を示す説明図である。 別の実施形態における半導体記憶装置の一例を示すブロック図である。 図４の半導体記憶装置の起動時に実行される読み出し動作の一例を示すタイミング図である。 図４の半導体記憶装置の起動時に実行される読み出しサイクルでの分極状態の変化の一例を示す説明図である。 図６の読み出しサイクルの続きを示す説明図である。 図４の半導体記憶装置の起動時に実行される書き込みサイクルでの分極状態の変化の一例を示す説明図である。 図４の多数決部による多数決処理の一例を示す説明図である。 図４の半導体記憶装置の起動時に実行される読み出し動作の一例を示すフロー図である。 図４の半導体記憶装置の電源起動時の電源電圧の変化の一例を示す波形図である。 別の実施形態における半導体記憶装置の一例を示すブロック図である。

以下、図面を用いて実施形態が説明される。以下では、信号等の情報が伝達される信号線には、信号名と同じ符号を使用し、電圧線には電圧名と同じ符号を使用し、電源線には電源名と同じ符号を使用する。”／”を付した信号線は、複数ビットであることを示す。なお、”／”を付していない信号線が複数ビットであってもよい。

図１は、一実施形態における半導体記憶装置の一例を示す。図１に示す半導体記憶装置１００は、ｎ個のメモリセル１、動作制御部２、書き込み制御部３、読み出し制御部４および判定部５を有する。例えば、メモリセル１は、１Ｔ１Ｃタイプであり、１つの転送トランジスタＴと１つの強誘電体キャパシタＣとを有する。すなわち、半導体記憶装置１００は、強誘電体メモリである。なお、メモリセル１は、２つの転送トランジスタＴと２つの強誘電体キャパシタＣとを有する２Ｔ２Ｃタイプでもよい。メモリセル１は、第１のメモリセルの一例である。

転送トランジスタＴのゲートは、ワード線ＷＬに接続される。転送トランジスタＴのソース・ドレインの一方は、ビット線ＢＬ（ＢＬ１、ＢＬ２、．．．、ＢＬｎ）に接続され、転送トランジスタＴのソース・ドレインの他方は、強誘電体キャパシタＣの一端に接続される。強誘電体キャパシタＣの他端は、プレート線ＰＬに接続される。ビット線ＢＬは、書き込み制御部３および読み出し制御部４に接続される。

動作制御部２は、メモリセル１にアクセスするアクセスコマンド（読み出しコマンド、書き込みコマンド）等の制御信号ＣＴＬを受信したことに基づいて動作する。動作制御部２は、メモリセル１からデータを読み出す読み出し動作およびメモリセル１にデータを書き込む書き込み動作において、読み出し制御部４および書き込み制御部３を制御するとともに、ワード線ＷＬおよびプレート線ＰＬを駆動する。例えば、読み出し動作は、読み出しコマンドに基づいて実行され、書き込み動作は、書き込みコマンドに基づいて実行される。

後述するように、強誘電体キャパシタＣを有するメモリセル１に保持されたデータは、読み出し動作により破壊される。すなわち、強誘電体キャパシタＣを有するメモリセル１に保持されたデータは、破壊読み出しされる。例えば、この実施形態では、動作制御部２は、読み出し動作により破壊読み出しされたデータが正しいか否かを判定し、正しいデータを再書き込みする。例えば、メモリセル１に論理１／論理０の一方を書き込む動作を、読み出し動作の前半に実行される読み出しサイクル中に含ませ、メモリセル１に論理１／論理０の他方を書き込む動作を、読み出し動作の後半に実行される書き込みサイクル中に含ませる。

動作制御部２は、読み出しサイクルにおいて、メモリセル１からデータを読み出した後に、例えば、論理０のデータをメモリセル１に書き込む。なお、メモリセル１には、予めデータが書き込まれているとする。例えば、データは、半導体記憶装置１００の出荷前のテスト工程でメモリセル１に予め書き込まれてもよい。

動作制御部２は、メモリセル１に保持させる正しい論理が論理１である場合、読み出し動作における読み出しサイクル後の書き込みサイクルで、メモリセル１に論理１を書き込む。動作制御部２は、メモリセル１に保持させる正しい論理が論理０である場合、読み出し動作における読み出しサイクル後の書き込みサイクルで、メモリセル１への書き込みを実行しない。論理０は、第１論理の一例であり、論理１は、第２論理の一例である。

書き込み制御部３は、書き込みサイクルにおいて、動作制御部２から出力される書き込みデータＷＤＴに基づいて、ビット線ＢＬの論理を設定する。読み出し制御部４は、読み出しサイクルにおいて、各ビット線ＢＬの電圧と参照電圧ＶＲＥＦとを比較し、各メモリセル１が保持するデータの論理を読み出しデータＲＤＴとして判定部５に出力する。例えば、参照電圧ＶＲＥＦは、２つの分極状態の強誘電体キャパシタＣに応じてそれぞれ設定される読み出しビット線の２つの電圧の中間電圧に設定される。半導体記憶装置１００は、参照電圧ＶＲＥＦを生成するための参照専用の強誘電体キャパシタを有してもよい。

判定部５は、例えば、読み出し制御部４から出力される複数ビットの読み出しデータＲＤＴが正しいか否かを判定し、読み出しデータＲＤＴに誤りがある場合、誤りを訂正した正しいデータＣＤＴを出力する。誤りがない場合、読み出しデータＲＤＴが正しいデータＣＤＴとして出力される。例えば、データの信頼性を向上するために複数のメモリセル１に同じ論理のデータを冗長に保持する場合、判定部５は、奇数個の読み出しデータＲＤＴの論理のうち、数が多い論理を正しいデータＣＤＴとする多数決処理を実行する多数決回路でもよい。

また、データと、データを訂正する誤り検出訂正符号とが複数のメモリセル１に保持される場合、判定部５は、メモリセル１に保持されたデータの誤りを検出して訂正し、正しいデータＣＤＴ（データ＋誤り検出訂正符号）を生成する誤り検出訂正回路でもよい。動作制御部２は、判定部５から出力される正しいデータＣＤＴに論理１が含まれる場合、書き込みサイクルにおいて、対応するメモリセル１に論理１のデータを書き込む制御を実行する。

図２は、図１の半導体記憶装置１００の読み出し動作の一例を示す。すなわち、図２は、半導体記憶装置１００のデータ読み出し方法の一例を示す。ワード線ＷＬ、プレート線ＰＬおよびビット線ＢＬの電圧は、動作制御部２による制御により設定される。図２に示す読み出し動作は、読み出しサイクル、判定処理および書き込みサイクルを含む。例えば、図２に示す読み出し動作は、半導体記憶装置１００の電源の起動時に、半導体記憶装置１００内のレジスタ等に初期設定するパラメータ等をメモリセル１から読み出すために実行されてもよい。なお、図２に示す読み出し動作は、半導体記憶装置１００の電源の起動後の通常のアクセス動作において、メモリセル１からデータを読み出すために実行されてもよい。

まず、メモリセル１からデータを読み出す読み出しサイクルでは、ビット線ＢＬがフローティング状態のロウレベルに設定された後、ワード線ＷＬとプレート線ＰＬとが順次ハイレベルに設定される（図２（ａ）、（ｂ））。図２において、ロウレベルは、第１レベルの一例であり、ハイレベルは、第２レベルの一例である。フローティング状態のビット線ＢＬは、強誘電体キャパシタＣの分極状態に応じた電圧に設定される（図２（ｃ）、（ｄ））。

ビット線ＢＬが分極状態に応じた電圧に設定された後、例えば、転送トランジスタＴのソース、ドレイン間抵抗を下げるため、ワード線ＷＬの電圧はさらに高いハイレベル電圧に設定される（図２（ｅ）、（ｆ））。ワード線ＷＬのハイレベル電圧は、半導体記憶装置１００に含まれる図示しない電圧生成回路により生成されてもよく、半導体記憶装置１００の外部から供給されてもよい。

次に、読み出し制御部４は、ビット線ＢＬと参照電圧ＶＲＥＦとの電圧差を差動増幅する。強誘電体キャパシタＣが論理１（例えばハイレベル）を保持する場合、差動増幅によりビット線ＢＬはハイレベルに上昇する（図２（ｇ））。強誘電体キャパシタＣが論理０（例えばロウレベル）を保持する場合、差動増幅によりビット線ＢＬはロウレベルに下降する（図２（ｈ））。読み出し制御部４は、ビット線ＢＬのレベルに対応する論理の読み出しデータＲＤＴを出力する。

アクセス時間は、半導体記憶装置１００が読み出しコマンド（読み出しアクセス要求）を受信して読み出しサイクルを開始してから、読み出し制御部４が読み出しデータＲＤＴを出力するまでの時間である。アクセス時間は、メモリセル１１からデータを読み出す読み出し期間の一例である。

読み出しサイクルでは、この後、ワード線ＷＬおよびプレート線ＰＬをハイレベルに維持した状態で、ビット線ＢＬがロウレベルに設定される（図２（ｉ）、（ｊ））。これにより、メモリセル１から読み出したデータの論理にかかわりなく、メモリセル１（すなわち、強誘電体キャパシタＣ）に論理０が書き込まれる（”０”書き込み期間）。すなわち、破壊読み出しとなる読み出しサイクルにおいて、論理１が読み出された場合に、論理１の再書き込みを実行しない。このため、本実施形態では、破壊読み出しされるメモリセル１の読み出し動作において、読み出しサイクルが論理０の再書き込み期間と論理１の再書き込み期間との両方を含む場合に比べて、読み出しサイクル時間を短縮することができる。

判定部５は、例えば、読み出し制御部４から出力される複数ビットの読み出しデータＲＤＴに基づいて、データが正しいか否かの判定処理を実行し、正しいデータＣＤＴを動作制御部２に出力する（図２（ｋ））。なお、半導体記憶装置１００は、読み出しデータＲＤＴを受信してから判定部５による判定が実行されるまでの期間、読み出しデータＲＤＴを保持するデータ保持部を有してもよい。

次に、動作制御部２は、複数ビットの正しいデータＣＤＴのうち、論理１のデータＣＤＴを保持させるメモリセル１の強誘電体キャパシタＣに論理１を書き込むための書き込みサイクルを実行する。また、動作制御部２は、書き込みサイクルおいて、複数ビットの正しいデータＣＤＴのうち、論理０のデータＣＤＴを保持させるメモリセル１の強誘電体キャパシタＣに対して、強誘電体キャパシタＣが既に保持している論理０を維持する制御を実行する。

例えば、書き込みサイクルでのワード線ＷＬの波形は、読み出しサイクルでのワード線ＷＬの波形と同じである。書き込みサイクルでは、プレート線ＰＬは、ロウレベル”０”に設定される（図２（ｌ）、（ｍ））。

強誘電体キャパシタＣに論理１を書き込む場合、ビット線ＢＬがハイレベルに設定される（図２（ｎ））。これにより、プレート線ＰＬの電圧に対するビット線ＢＬの電圧の差が強誘電体キャパシタＣに印加され、強誘電体キャパシタＣの分極状態が論理１を示す状態に変化する。そして、ビット線ＢＬがロウレベルに戻された後、ワード線ＷＬがロウレベルに戻されることで、強誘電体キャパシタＣに論理１が書き込まれる。

一方、強誘電体キャパシタＣが保持する論理０を維持する場合、ビット線ＢＬは、ロウレベルに設定される（図２（ｏ））。この場合、強誘電体キャパシタＣの電極間の電圧差は０Ｖに維持されるため、強誘電体キャパシタＣの分極状態は変化せず、読み出しサイクルで論理０が書き込まれた強誘電体キャパシタＣは、論理０を保持し続ける。

本実施形態の読み出し動作における書き込みサイクルでは、論理１の書き込みのみを実行し、論理０の書き込みを実行しない。このため、書き込みサイクルが論理１の書き込み期間と論理０の書き込み期間との両方を含む場合に比べて、書き込みサイクル時間を短縮することができる。また、書き込みサイクルでプレート線ＰＬが駆動されないため、プレート線ＰＬを駆動する場合に比べて、書き込みサイクルの消費電力を削減することができる。

図３は、図１に示した強誘電体キャパシタＣのヒステリシスループの一例を示す。図３の横軸は、強誘電体キャパシタＣに印加される印加電圧Ｖ［Ｖ］を示し、図３の縦軸は、強誘電体キャパシタＣの誘電分極値（残留分極値）Ｑ［μＣ／μｍ^２］を示す。例えば、ヒステリシスループにおいて、データの書き込みと読み出しとを繰り返す場合、分極状態は、反時計回りで変化する。以下の説明では、ワード線ＷＬはハイレベルに設定されているものとする。このため、プレート線ＰＬおよびビット線ＢＬの電圧が、強誘電体キャパシタＣに印加される電圧になる。

例えば、印加電圧Ｖは、ビット線ＢＬの電圧ＶＢＬに対するプレート線ＰＬの電圧ＶＰＬの差（ＶＰＬ−ＶＢＬ）である。プレート線ＰＬとビット線ＢＬとがともにロウレベル（例えば、０Ｖ）の場合、強誘電体キャパシタＣの分極状態（残留分極状態）は、論理１の保持状態に対応する黒丸（”Ａ”）、または論理０の保持状態に対応する白丸（”Ｂ”）に位置する。

ビット線ＢＬがロウレベルのフローティング状態に設定され、プレート線ＰＬがハイレベル（例えば、電源電圧）に設定された場合、強誘電体キャパシタＣの分極状態は”Ｃ”になる。”Ａ”の分極状態（ＶＢＬ＝０Ｖ）においてプレート線ＰＬがハイレベルに変化した場合、破線の矢印ＡＲ１に沿って分極状態が”Ｃ”まで変化する。”Ｂ”の分極状態（ＶＢＬ＝０Ｖ）においてプレート線ＰＬがハイレベルに変化した場合、破線の矢印ＡＲ２に沿って分極状態が”Ｃ”まで変化する。分極状態”Ｃ”は、メモリセル１からデータを読み出す読み出し状態であり、あるいは、メモリセル１に論理０を書き込む書き込み状態である。

例えば、読み出しサイクルにおいて、メモリセル１から論理１が読み出される場合、ビット線ＢＬには、分極状態”Ｃ”の誘電分極値と分極状態”Ａ”の誘電分極値との差に対応する電荷量（Ｐタームとも称する）が現れる。一方、メモリセル１から論理０が読み出される場合、ビット線ＢＬには、分極状態”Ｃ”の誘電分極値と分極状態”Ｂ”の誘電分極値との差に対応する電荷量（Ｕタームとも称する）が現れる。そして、図１に示した読み出し制御部４は、ビット線ＢＬに現れた電荷量に対応して変化するビット線ＢＬの電圧を参照電圧ＶＲＥＦと比較することで、メモリセル１に保持されている論理を判定する。

その後、プレート線ＰＬがロウレベルに変化すると、分極状態は、矢印ＡＲ２の逆向きに沿って移動し、”Ｂ”になる。すなわち、Ｐタームの読み出しでは、分極状態が反転するため、メモリセル１１からの”１”読み出しは、破壊読み出しとなる。

一方、プレート線ＰＬがロウレベルに設定され、ビット線ＢＬがハイレベルに設定された場合、強誘電体キャパシタＣの分極状態は”Ｄ”になる。”Ａ”の分極状態（ＶＰＬ＝０Ｖ）においてビット線ＢＬがハイレベルに変化した場合、破線の矢印ＡＲ３に沿って分極状態が”Ｄ”まで変化する。”Ｂ”の分極状態（ＶＢＬ＝０Ｖ）においてビット線ＢＬがハイレベルに変化した場合、破線の矢印ＡＲ４に沿って分極状態が”Ｄ”まで変化する。

分極状態”Ｄ”は、メモリセル１に論理１を書き込む書き込み状態である。この後、ビット線ＢＬがロウレベルに戻されると、分極状態は、矢印ＡＲ３の逆向きに沿って移動し、”Ａ”になり、メモリセル１に論理１が書き込まれる。

以上、図１から図３に示す実施形態では、読み出し動作の前半に実行される読み出しサイクルにおいて強誘電体キャパシタＣに論理０のみを書き込む。このため、論理０の再書き込み期間と論理１の再書き込み期間との両方を含む場合に比べて、読み出しサイクル時間を短縮することができる。また、読み出し動作の後半に実行される書き込みサイクルにおいて、強誘電体キャパシタＣに論理１のみを書き込む。このため、論理１の書き込み期間と論理０の書き込み期間との両方を含む場合に比べて、書き込みサイクル時間を短縮することができる。したがって、破壊読み出しされるメモリセル１を含む半導体記憶装置１００の読み出し動作において、正しいデータを判定して再書き込みする場合に、読み出し動作時間を短縮することできる。換言すれば、メモリセル１からのデータの読み出した後、データの誤りを訂正して同じメモリセル１に訂正したデータを書き込む場合、データの読み書きに掛かる時間を短縮することができる。

また、読み出し動作の後半に実行される書き込みサイクルではプレート線ＰＬを駆動しないため、書き込みサイクルでプレート線ＰＬを駆動する場合に比べて消費電力を削減できる。さらに、プレート線ＰＬを駆動しないため、例えば、プレート線ＰＬの駆動により発生する電源ドロップの発生を抑止することができ、書き込みサイクルにおいて、強誘電体キャパシタＣの誘電分極値を所定の値に設定することができる。この結果、メモリセル１に保持されるデータの信頼性を向上することができる。

図４は、別の実施形態における半導体記憶装置の一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。例えば、図４に示す半導体記憶装置１００Ａは、強誘電体メモリである。図４の白丸は、半導体記憶装置１００Ａの外部端子を示す。

半導体記憶装置１００Ａは、マトリックス状に配置された複数のメモリセル１１を含むメモリセルアレイ１０、動作制御部１２、ローデコーダ１４、ワード線ドライバ１６、プレート線ドライバ１８、アドレス入力部２０およびデータ入出力部２２を有する。また、半導体記憶装置１００Ａは、電源検出部２４、コラムスイッチ２６、コラムデコーダ２８、センスアンプ３０、ライトアンプ３２、データ保持部３４および多数決部３６を有する。

動作制御部１２、ローデコーダ１４、ワード線ドライバ１６、プレート線ドライバ１８およびセンスアンプ３０は、読み出し制御部の一例である。動作制御部１２、ローデコーダ１４、ワード線ドライバ１６、プレート線ドライバ１８およびライトアンプ３２は、書き込み制御部の一例である。多数決部３６は、判定部の一例である。

この実施形態のメモリセル１１は、２Ｔ２Ｃタイプであり、２つの転送トランジスタＴ１、Ｔ２と２つの強誘電体キャパシタＣ１、Ｃ２とを有する。そして、各メモリセル１１において、強誘電体キャパシタＣ１、Ｃ２の一方の残留分極値は、図３の分極状態”Ａ”に設定され、強誘電体キャパシタＣ１、Ｃ２の他方の残留分極値は、図３の分極状態”Ｂ”に設定される。これにより、各メモリセル１１の強誘電体キャパシタＣ１、Ｃ２は、相補の論理を保持する。なお、メモリセル１１は、１Ｔ１Ｃタイプでもよい。この場合、センスアンプ３０は、ビット線ＢＬ、／ＢＬの一方の電圧を参照電圧と比較することで、メモリセル１１からデータを読み出す。

図４の横方向に並ぶメモリセル１１は、共通のｎ本のワード線ＷＬ（ＷＬ１−ＷＬｎ）のいずれか、または共通の３本のワード線ｉＷＬ（ｉＷＬ１−ｉＷＬ３）のいずれかに接続される。また、図４の横方向に並ぶメモリセル１１は、共通のｎ本のプレート線ＰＬ（ＰＬ−ＰＬｎ）のいずれか、または共通の３本のプレート線ｉＰＬ（ｉＰＬ１−ｉＰＬ３）のいずれかに接続される。図４の縦方向に並ぶメモリセル１１は、共通のｍ組の相補のビット線対ＢＬ、／ＢＬ（ＢＬ１−ＢＬｍ、／ＢＬ１−／ＢＬｍ）のいずれかに接続される。

ｎ本のワード線ＷＬおよびｎ本のプレート線ＰＬに接続されるメモリセル１１は、第２のメモリセルの一例であり、例えば、半導体記憶装置１００Ａを搭載するユーザシステム等によりアクセスされる。３本のワード線ｉＷＬおよび３本のプレート線ｉＰＬに接続されるメモリセル１１は、第１のメモリセルの一例であり、例えば、半導体記憶装置１００Ａの初期設定等に使用するデータを保持し、ユーザによるアクセスは許可されていない。

例えば、ワード線ｉＷＬおよびプレート線ｉＰＬに接続されるメモリセル１１には、半導体記憶装置１００Ａの製造工程（テスト工程）で所定のデータが書き込まれる。例えば、所定のデータは、半導体記憶装置１００Ａ内で生成する各種電圧や信号タイミング等を調整する調整データ（トリミングデータ）、またはアクセスできない不良のメモリセル１１を示す不良アドレスを示すデータである。不良アドレスを示すデータは、不良のメモリセル１１に代えて、図示しない冗長メモリセルにアクセスするための切り替えに使用される。不良アドレスは、メモリセル１１のアドレスに限定されず、例えば、ワード線ＷＬに割り当てられたアドレスまたはビット線対ＢＬ、／ＢＬに割り当てられたアドレスでもよい。

各メモリセル１１において、転送トランジスタＴ１、Ｔ２のゲートは、ワード線ＷＬまたはワード線ｉＷＬに接続される。転送トランジスタＴ１のソース・ドレインの一方は、ビット線ＢＬに接続され、転送トランジスタＴ１のソース・ドレインの他方は、強誘電体キャパシタＣ１の一端に接続される。強誘電体キャパシタＣ１の他端は、プレート線ＰＬまたはプレート線ｉＰＬに接続される。転送トランジスタＴ２のソース・ドレインの一方は、ビット線／ＢＬに接続され、転送トランジスタＴ２のソース・ドレインの他方は、強誘電体キャパシタＣ２の一端に接続される。強誘電体キャパシタＣ２の他端は、プレート線ＰＬまたはプレート線ｉＰＬに接続される。

ワード線ＷＬ、ｉＷＬは、ワード線ドライバ１６に接続され、プレート線ＰＬ、ｉＰＬは、プレート線ドライバ１８に接続される。ビット線対ＢＬ、／ＢＬは、コラムスイッチ２６を介してセンスアンプ３０およびライトアンプ３２に接続される。

動作制御部１２は、制御端子ＣＴＬで受ける制御信号ＣＴＬに基づいて、読み出し動作および書き込み動作等を制御する。例えば、制御信号ＣＴＬは、メモリセル１１からデータを読み出す読み出しコマンドまたはメモリセル１１にデータを書き込む書き込みコマンド等を示す。以下では、読み出しコマンドおよび書き込みコマンドは、アクセスコマンドとも称される。

動作制御部１２は、アクセスコマンドの受信に基づいて、ローデコーダ１４、アドレス入力部２０、データ入出力部２２、センスアンプ３０、ライトアンプ３２およびコラムデコーダ２８の動作を制御する制御信号（タイミング信号）を生成する。半導体記憶装置１００Ａがユーザシステム等に搭載される場合、半導体記憶装置１００Ａは、例えば、ユーザシステム上のＣＰＵ（Central Processing Unit）等が実行するユーザプログラムのロード命令およびストア命令に基づいてアクセスされる。

また、動作制御部１２は、パワーオンリセット信号ＰＯＲに基づいて、ローデコーダ１４、データ入出力部２２、センスアンプ３０、ライトアンプ３２、コラムデコーダ２８、データ保持部３４および多数決部３６の動作を制御する制御信号を生成する。この実施形態では、動作制御部１２は、パワーオンリセット信号ＰＯＲの生成に基づいて、制御信号ＣＴＬを受けることなく、ワード線ｉＷＬに接続されるメモリセル１１の読み出し動作を実行する。

なお、ワード線ｉＷＬに接続されるメモリセル１１へのデータの書き込み動作は、例えば、半導体記憶装置１００Ａの動作モードをテストモードに設定した状態で実行される。例えば、テストモードは、半導体記憶装置１００Ａの図示しない空き端ＮＣ（Not Connect）に所定の電圧を印加した状態で電源を起動することで設定されてもよく、テストコマンドに基づいて設定されてもよい。例えば、テストモードでの書き込み動作は、制御端子ＣＴＬに制御信号ＣＴＬ（書き込みコマンド）を供給することで実行される。

ローデコーダ１４は、アクセスコマンドに基づいて動作制御部１２から出力される制御信号とアドレス入力部２０から出力されるアドレスとに基づいて、ワード線ＷＬのいずれかをワード線ドライバ１６に駆動させる制御信号を出力する。また、ローデコーダ１４は、アクセスコマンドに応答して動作制御部１２から出力される制御信号とアドレス入力部２０から出力されるアドレスとに基づいて、プレート線ＰＬのいずれかをプレート線ドライバ１８に駆動させる制御信号を出力する。

さらに、ローデコーダ１４は、パワーオンリセット信号ＰＯＲの生成に基づいて動作制御部１２から複数回に分けて出力される制御信号に基づいて、ワード線ｉＷＬ１−ｉＷＬ３を順次選択する制御信号を出力する。また、ローデコーダ１４は、パワーオンリセット信号ＰＯＲの生成に基づいて動作制御部１２から複数回に分けて出力される制御信号に受け、プレート線ｉＰＬ１−ｉＰＬ３を順次選択する制御信号を出力する。

なお、ローデコーダ１４は、テストモードでは、例えば、アドレス入力部２０を介してアドレス端子ＡＤから受けるアドレス信号ＡＤに応じて、ワード線ｉＷＬおよびプレート線ｉＰＬを選択するためのデコード動作を実行してもよい。また、ローデコーダ１４がワード線とプレート線のペアＷＬ／ＰＬ、ｉＷＬ／ｉＰＬのいずれに対するデコード動作を実行するかは、テストモード中に動作制御部１２が受信する図示しない選択切り替え信号により決定されてもよい。

ワード線ドライバ１６は、ワード線ＷＬ、ｉＷＬの各々を駆動する複数のドライバ回路を有する。ワード線ドライバ１６は、ローデコーダ１４からの制御信号に基づいて、ワード線ＷＬ、ｉＷＬのいずれかを駆動する。

プレート線ドライバ１８は、プレート線ＰＬ、ｉＰＬの各々を駆動する複数のドライバ回路を有する。プレート線ドライバ１８は、ローデコーダ１４からの制御信号に基づいて、プレート線ＰＬ、ｉＰＬのいずれかを駆動する。

アドレス入力部２０は、アクセスコマンドとともにアドレス端子ＡＤに供給されるアドレス信号ＡＤを受信する。アドレス入力部２０は、受信したアドレス信号ＡＤのうちのローアドレス信号をローデコーダ１４に出力し、受信したアドレス信号ＡＤのうちのコラムアドレス信号をコラムデコーダ２８に出力する。

データ入出力部２２は、書き込みコマンドとともにデータ入出力端子Ｉ／Ｏに供給されるデータ信号Ｉ／Ｏを受信し、受信したデータ信号Ｉ／Ｏをライトアンプ３２に出力する。データ入出力部２２は、読み出しコマンドに基づいてワード線ＷＬのいずれかに接続されたメモリセル１１から読み出されたデータをデータ入出力端子Ｉ／Ｏに出力する。さらに、データ入出力部２２は、パワーオンリセット信号ＰＯＲの生成に基づいてワード線ｉＷＬのいずれかに接続されたメモリセル１１から読み出されたデータをデータ入出力端子Ｉ／Ｏに出力する。

電源検出部２４は、電源電圧ＶＤＤと接地電圧ＶＳＳとに基づいて、半導体記憶装置１００Ａの電源の起動を検出する。電源検出部２４は、電源電圧ＶＤＤが所定値まで上昇した場合、パワーオンリセット信号ＰＯＲを出力する。パワーオンリセット信号ＰＯＲについては、図１１でも説明する。なお、電源電圧ＶＤＤおよび接地電圧ＶＳＳは、半導体記憶装置１００Ａの他の回路ブロックにも供給される。なお、半導体記憶装置１００Ａは、ワード線ＷＬ、ｉＷＬに供給する昇圧電圧を生成する電圧生成部を有してもよく、昇圧電圧は、半導体記憶装置１００Ａの外部から供給されてもよい。

センスアンプ３０は、読み出し動作時に強誘電体キャパシタＣ１、Ｃ２からビット線対ＢＬ、／ＢＬにそれぞれ転送される電荷に応じて生成される電圧の差を差動増幅して、読み出しアクセスされるメモリセル１１に保持されたデータの論理を判定する。センスアンプ３０は、判定した論理を示すデータをデータ入出力部２２に出力する。

ライトアンプ３２は、読み出しコマンドに基づく読み出し動作により破壊読み出しされたデータをメモリセル１１に再書き込みするために、読み出しサイクルの後半に、ビット線対ＢＬ、／ＢＬに相補のデータ（ロウレベルとハイレベル）を出力する。相補のデータの電圧は、例えば、電源電圧ＶＤＤと接地電圧ＶＳＳである。また、ライトアンプ３２は、書き込みコマンドに基づく書き込み動作において、メモリセル１１にデータを書き込むために、ビット線対ＢＬ、／ＢＬに相補のデータを出力する。

さらに、ライトアンプ３２は、パワーオンリセット信号ＰＯＲに基づく読み出し動作における読み出しサイクルの後半に、ビット線対ＢＬ、／ＢＬにロウレベルとハイレベルとをそれぞれ出力する。これにより、データを読み出したメモリセル１１の強誘電体キャパシタＣ１、Ｃ２に、読み出したデータの論理にかかわりなく、論理０が書き込まれる。

また、ライトアンプ３２は、パワーオンリセット信号ＰＯＲに基づく読み出し動作の後半に実行される書き込みサイクルにおいて、アクセス対象のメモリセル１１の強誘電体キャパシタＣ１に論理１を書き込む場合、ビット線ＢＬにハイレベルを出力する。ライトアンプ３２は、パワーオンリセット信号ＰＯＲに基づく読み出し動作の後半に実行される書き込みサイクルにおいて、アクセス対象のメモリセル１１の強誘電体キャパシタＣ２に論理１を書き込む場合、ビット線／ＢＬにハイレベルを出力する。なお、ライトアンプ３２がビット線対ＢＬ、／ＢＬに出力するレベルは、多数決部３６による多数決の結果に基づいて決定される。

コラムデコーダ２８は、読み出しコマンドおよび書き込みコマンドに基づいてアドレス入力部２０から受けるコラムアドレス信号により示されるアクセス対象のビット線対ＢＬ、／ＢＬを選択するコラム選択信号を出力する。コラムスイッチ２６は、コラム選択信号に対応するビット線対ＢＬ、／ＢＬとセンスアンプ３０とを接続し、または、コラム選択信号に対応するビット線対ＢＬ、／ＢＬとライトアンプ３２とを接続する。

データ保持部３４は、パワーオンリセット信号ＰＯＲに基づく読み出し動作でメモリセル１１から読み出されたデータを保持し、保持したデータを多数決部３６に出力する。例えば、データ保持部３４は、ワード線ｉＷＬ１−ｉＷＬ３に接続された３×ｍ個のメモリセル１１から読み出されるデータを保持する記憶容量を有する。

多数決部３６は、データ保持部３４に保持されたデータのうち、共通のビット線対ＢＬ、／ＢＬを介して読み出された３つのデータの多数決を取り、多数決により正しいデータの論理を決定する。すなわち、多数決部３６は、ワード線ｉＷＬ１−ｉＷＬ３に接続された３つのメモリセル１１に保持されたデータの誤りを検出する。多数決部３６は、決定した正しいデータの論理を、メモリセル１１に書き込むためにライトアンプ３２に出力する。多数決処理については、図９で説明する。

図５は、図４の半導体記憶装置１００Ａの起動時に実行される読み出し動作の一例を示す。図５に示す動作は、電源検出部２４によりパワーオンリセット信号ＰＯＲが生成されたことに基づいて開始される。

起動時の読み出し動作では、所定回数の読み出しサイクルによりデータが読み出された後、多数決処理により正しいデータの論理が判定され、判定された正しいデータが所定回数の書き込みサイクルによりメモリセル１１に書き込まれる。すなわち、メモリセル１１に保持されたデータの誤りが訂正される。図５の上側の波形は、半導体記憶装置１００Ａの読み出し動作の例を示す。図５の下側の波形は、他の半導体記憶装置（強誘電体メモリ）の読み出し動作の例を示す。例えば、他の半導体記憶装置は、図４のメモリセルアレイ１０と同じメモリセルアレイを有する。すなわち、他の半導体記憶装置のメモリセル１１は、２Ｔ２Ｃタイプである。

上側の波形における読み出しサイクルは、図２の読み出しサイクルのワード線ＷＬおよびプレート線ＰＬを、ワード線ｉＷＬおよびプレート線ｉＰＬとし、図２の読み出しサイクルのビット線ＢＬをビット線ＢＬ１またはビット線／ＢＬ１としたものである。上側の波形における書き込みサイクルは、図２の書き込みサイクルのワード線ＷＬおよびプレート線ＰＬを、ワード線ｉＷＬおよびプレート線ｉＰＬとし、図２の書き込みサイクルのビット線ＢＬをビット線ＢＬ１またはビット線／ＢＬ１としたものである。

図５において、符号１Ｒは、強誘電体キャパシタＣ１（またはＣ２）から論理１が読み出されることを示し、符号０Ｒは、強誘電体キャパシタＣ１（またはＣ２）から論理０が読み出されることを示す。符号１Ｗは、強誘電体キャパシタＣ１（またはＣ２）に論理１が書き込まれることを示し、符号０Ｗは、強誘電体キャパシタＣ１（またはＣ２）に論理０が書き込まれることを示す。図５では、説明を分かりやすくするために、プレート線ｉＰＬの波形を破線で示している。

例えば、半導体記憶装置１００Ａは、各ビット線対ＢＬ、／ＢＬとワード線ｉＷＬ１−ｉＷＬ３とに接続される３つのメモリセル１１に共通のデータを冗長に保持し、３つのメモリセル１１から読み出されたデータの多数決を取ることで、データの信頼性を向上する。したがって、半導体記憶装置１００Ａは、３つのワード線ｉＷＬ１−ｉＷＬ３に接続された３×ｍ個のメモリセル１１に、起動時の設定処理に使用するｍビットのデータを保持可能である。

複数のワード線ｉＷＬ１−ｉＷＬ３に接続されたメモリセル１１にデータを冗長に保持することで、例えば、ワード線ｉＷＬ１−ｉＷＬ３のいずれかにショート不良等が発生した場合にも、メモリセル１１からデータを読み出すことができる。例えば、ショート不良が発生したワード線ｉＷＬ１に接続されたメモリセル１１から誤ったデータが読み出され、ショート不良等が発生してないワード線ｉＷＬ２−ｉＷＬ３に接続されたメモリセル１１から正しいデータが読み出される。多数決部３６は、１つの誤ったデータと２つの正しいデータとの多数決を取ることで、正しいデータを判定することができる。

これに対して、１つのワード線ｉＷＬに接続されたメモリセル１１にデータを冗長に保持する場合、ワード線ｉＷＬにショート不良がある場合、データの読み出し不良が発生する。したがって、この実施形態では、１つのワード線ｉＷＬに接続されたメモリセル１１にデータを冗長に保持する場合に比べて、半導体記憶装置１００Ａの信頼性を向上することができる。

図５は、ワード線ｉＷＬ１−ｉＷＬ３に接続されるメモリセル１１のうち、ビット線対ＢＬ１、／ＢＬ１に接続される３つのメモリセル１１からデータを読み出す例を示す。なお、実際には、ワード線ｉＷＬ１−ｉＷＬ３に接続される全てのメモリセル１１に対して、図５に示す動作が実行される。例えば、ワード線ｉＷＬ１−ｉＷＬ３とビット線対ＢＬ１、／ＢＬ１とに接続される３つのメモリセル１１は、論理１、論理１、論理０をそれぞれ記憶しているとする。

各メモリセル１１の強誘電体キャパシタＣ１、Ｃ２は、相補のデータに対応する残留分極値をそれぞれ保持する。このため、ワード線ｉＷＬ１−ｉＷＬ３とビット線対ＢＬ１、／ＢＬ１とに接続される３つのメモリセル１１の強誘電体キャパシタＣ１は、論理１、論理１、論理０に対応する残留分極値に設定されている。ワード線ｉＷＬ１−ｉＷＬ３とビット線対ＢＬ１、／ＢＬ１とに接続される３つのメモリセル１１の強誘電体キャパシタＣ２は、論理０、論理０、論理１に対応する残留分極値に設定されている。

まず、３つの読み出しサイクルにより、ワード線ｉＷＬ１、ｉＷＬ２、ｉＷＬ３に接続された３つのメモリセル１１からデータ（論理１、論理１、論理０）が順次読み出され、データ保持部３４に順次保持される。この実施形態では、メモリセル１１毎に、強誘電体キャパシタＣ１、Ｃ２から相補のデータ（”０Ｒ”と”１Ｒ”）が読み出される。

この後、プレート線ｉＰＬ１をハイレベルに維持した状態でビット線ＢＬ１、／ＢＬ１の両方をロウレベルに設定することで、強誘電体キャパシタＣ１、Ｃ２の両方に論理０が書き込まれる（”０Ｗ”）。したがって、データを読み出した各メモリセル１１は、論理０、論理１のいずれでもない無効な論理を保持する。強誘電体キャパシタＣ１、Ｃ２に書き込まれる論理０は、第１論理の一例である。図５の上側の読み出しサイクルは、図２の読み出しサイクルに対応し、強誘電体キャパシタＣ１、Ｃ２に書き込む期間は、”０”書き込み期間である。

各メモリセル１１の強誘電体キャパシタＣ１、Ｃ２の両方に論理０が書き込まれるため、各読み出しサイクルは、論理０の書き込み期間”０Ｗ”のみを含み、論理１の書き込み期間”１Ｗ”を含まない。これにより、論理０の書き込み期間”０Ｗ”と論理１の書き込み期間”１Ｗ”との両方を読み出しサイクルに含む後述する他の半導体記憶装置の読み出しサイクルに比べて、読み出しサイクル時間を短縮することができる。

次に、多数決部３６は、データ保持部３４に保持された３つのデータの多数決処理を行い、論理１が正しいと判定する。多数決部３６が実行する多数決処理は、図２の判定処理に対応する。例えば、多数決部３６は、データ保持部３４に保持された誤った論理を正しい論理に置き換える。多数決部３６によるデータの誤り検出は、例えば、誤り検出訂正符号を用いたデータの誤り検出に比べて簡易な回路で実行することができる。これにより、半導体記憶装置１００Ａの回路規模の増大を抑制することができる。また、多数決部３６が判定に使用するデータをデータ保持部３４に保持することで、複数のリードサイクルを使用して判定に使用するデータがメモリセル１１から読み出される場合にも、データを失うことなく保持することができる。

なお、多数決処理は、３以上の奇数個のデータを用いて実行されてもよい。例えば、５つのデータの多数決処理を実行する場合、読み出し動作において、５つの読み出しサイクルと５つの書き込みサイクルとが実行される。この場合、５つのデータを保持するメモリセル１１は、５つのワード線ｉＷＬにそれぞれ接続されてもよく、３つまたは４つのワード線ｉＷＬに分散して接続されてもよい。

多数決処理の後、３つの書き込みサイクルにより、ワード線ｉＷＬ１、ｉＷＬ２、ｉＷＬ３に接続された３つのメモリセル１１に、多数決部３６が正しいと判定した論理（この例では、論理１）を書き込む書き込みサイクルが実行される。図５の上側の書き込みサイクルは、図２の書き込みサイクルに対応しており、プレート線ｉＰＬをロウレベルに維持した状態で、論理１を書き込む強誘電体キャパシタＣ１（またはＣ２）に接続されたビット線ＢＬ（または／ＢＬ）がハイレベルに設定される。図５の上側の波形において、ロウレベルは、第１レベルの一例であり、ハイレベルは第２レベルの一例である。

多数決処理を実行する前の読み出しサイクルにより、論理０（図３の分極状態”Ｂ”）が３つのメモリセル１１の強誘電体キャパシタＣ１、Ｃ２の両方に書き込まれている。このため、半導体記憶装置１００Ａは、３つの書き込みサイクルの各々において、強誘電体キャパシタＣ１のみに論理１を書き込み、強誘電体キャパシタＣ２の論理０の分極状態を維持することで、メモリセル１１に正しい論理（論理１）を書き込むことができる。

このように、各書き込みサイクルは、論理１の書き込み期間”１Ｗ”のみを含み、論理０の書き込み期間”０Ｗ”を含まない。したがって、論理０の書き込み期間”０Ｗ”と論理１の書き込み期間”１Ｗ”との両方を書き込みサイクルに含む他の半導体記憶装置の書き込みサイクルに比べて、書き込みサイクル時間を短縮することができる。

一方、図５の下側に示す他の半導体記憶装置の各読み出しサイクルでは、強誘電体キャパシタＣ１、Ｃ２からそれぞれ読み出した論理０または論理１が、強誘電体キャパシタＣ１、Ｃ２に再書き込みされる。強誘電体キャパシタＣ１、Ｃ２に相補の論理を記憶する場合、各読み出しサイクルの後半で、メモリセルに保持されていたデータの論理に応じて、強誘電体キャパシタＣ１、Ｃ２に論理０、論理１のいずれかが書き戻される。このため、読み出しサイクルは、論理０の書き込み期間”０Ｗ”と論理１の書き込み期間”１Ｗ”との両方を含む。多数決処理は、半導体記憶装置１００Ａの多数決処理と同様である。書き込み期間”０Ｗ”は、第１の期間の一例であり、書き込み期間”１Ｗ”は、第２の期間の一例である。

また、他の半導体記憶装置の各書き込みサイクルでは、多数決処理の結果に基づいて、強誘電体キャパシタＣ１、Ｃ２が保持している論理を反転（すなわち、分極反転）させる場合がある。このため、書き込みサイクルは、論理０の書き込み期間”０Ｗ”と論理１の書き込み期間”１Ｗ”との両方を含む。

なお、図４のワード線ＷＬに接続されたメモリセル１１の読み出し動作の波形は、図５の下側の読み出しサイクルの各々の波形と同様である。すなわち、最初の読み出しサイクルのワード線ｉＷＬ１、プレート線ｉＰＬ１およびビット線ＢＬ１、／ＢＬ１を、ワード線ＷＬ、プレート線ＰＬおよびビット線ＢＬ、／ＢＬに置き換えたものと同様である。また、図４のワード線ＷＬに接続されたメモリセル１１の書き込み動作の波形は、図５の下側の書き込みサイクルの各々の波形と同様である。すなわち、最初の書き込みサイクルのワード線ｉＷＬ、プレート線ｉＰＬおよびビット線ＢＬ１、／ＢＬ１を、ワード線ＷＬ、プレート線ＰＬおよびビット線ＢＬ、／ＢＬに置き換えたものと同様である。

図４のワード線ＷＬに接続されたメモリセル１１の読み出しアクセスは、冗長データを使用しない通常の信頼性を有するデータアクセスである。一方、図４のワード線ｉＷＬに接続されたメモリセル１１の読み出しアクセスは、冗長データを使用した通常より高い信頼性を有するデータアクセスである。このように、動作制御部１２は、アクセスするメモリセル１１に応じて、通常の信頼性を有するデータアクセスと、通常より高い信頼性を有するメモリアクセスとを実行することができる。

図６および図７は、図４の半導体記憶装置１００Ａの起動時に実行される読み出しサイクルでの分極状態の変化の一例を示す。図６および図７において、左側の欄が強誘電体キャパシタＣ１およびビット線ＢＬを示す場合、右側の欄は、強誘電体キャパシタＣ２およびビット線／ＢＬを示す。左側の欄が、強誘電体キャパシタＣ２およびビット線／ＢＬを示す場合、右側の欄は、強誘電体キャパシタＣ１およびビット線ＢＬを示す。以下では、強誘電体キャパシタＣ１、Ｃ２を単に強誘電体キャパシタとも称し、ビット線ＢＬ、／ＢＬを単にビット線とも称する。

図６（Ａ）は、ワード線ｉＷＬがロウレベルＬまたはハイレベルＨの状態で、プレート線ｉＰＬおよびビット線ＢＬがロウレベルＬの状態の場合の強誘電体キャパシタの分極状態を示す。強誘電体キャパシタが論理１を保持する場合、分極状態は、図３の”Ａ”であり、強誘電体キャパシタが論理０を保持する場合、分極状態は、図３の”Ｂ”である。

図６（Ｂ）は、図６（Ａ）の状態の後、ワード線ｉＷＬがハイレベルＨ、ビット線ＢＬがロウレベルＬのフローティング状態ＦＬＴで、プレート線ｉＰＬがハイレベルＨに設定された場合の強誘電体キャパシタの分極状態を示す。強誘電体キャパシタの分極状態は、残留分極値にかからわらず、図３の”Ｃ”に変化する。論理１を保持する強誘電体キャパシタでは、Ｐタームの電荷量がビット線に転送され、ビット線の電圧が上昇する。論理０を保持する強誘電体キャパシタでは、Ｕタームの電荷量がビット線に転送され、ビット線の電圧が上昇する。

Ｐタームの電荷量が転送されるビット線の電圧は、Ｕタームの電荷量が転送されるビット線の電圧よりも上昇する。各メモリセル１１の一対の強誘電体キャパシタＣ１、Ｃ２は、Ｐタームに対応する分極状態とＵタームに対応する分極状態とにそれぞれ設定されている。このため、一対の強誘電体キャパシタＣ１、Ｃ２に接続されたビット線対ＢＬ、／ＢＬの電圧差をセンスアンプ３０で増幅することで、メモリセル１１に保持されたデータが読み出される。

なお、論理１を保持するメモリセル１１では、強誘電体キャパシタＣ１は、Ｐタームに対応する分極状態に設定され、強誘電体キャパシタＣ２は、Ｕタームに対応する分極状態に設定される。一方、論理０を保持するメモリセル１１では、強誘電体キャパシタＣ１は、Ｕタームに対応する分極状態に設定され、強誘電体キャパシタＣ２は、Ｐタームに対応する分極状態に設定される。

図６（Ｃ）は、図６（Ｂ）の状態の後、センスアンプ３０の動作により、ビット線ＢＬの電圧がそれぞれ増幅された後の強誘電体キャパシタの分極状態を示す。論理１を保持する強誘電体キャパシタに対応するビット線は、センスアンプ３０の動作によりハイレベルＨに変化する。このため、プレート線ｉＰＬとビット線との電圧差がなくなり、強誘電体キャパシタＣは分極反転し、分極状態は”Ｂ”になる。一方、論理０を保持する強誘電体キャパシタに対応するビット線は、センスアンプ３０の動作によりロウレベルＬに変化する。このため、プレート線ｉＰＬとビット線の電圧差は、図６（Ｂ）と同じであり、強誘電体キャパシタＣの分極状態は”Ｃ”に維持される。

図７（Ａ）は、図６（Ｃ）の状態の後、ビット線がロウレベルＬに設定された場合の強誘電体キャパシタの分極状態を示す。ビット線がロウレベルＬに設定された場合、プレート線ｉＰＬとビット線の電圧差は、図６（Ｂ）と同じになるため、強誘電体キャパシタの分極状態は”Ｃ”になる。このとき、強誘電体キャパシタＣ（Ｃ１、Ｃ２の両方）に論理０（Ｕターム状態）が書き込まれる。

図７（Ｂ）は、図７（Ａ）の状態の後、プレート線ｉＰＬがロウレベルＬに設定された場合の強誘電体キャパシタの分極状態を示す。プレート線ｉＰＬがロウレベルＬに設定された場合、プレート線ｉＰＬとビット線の電圧差がなくなるため、強誘電体キャパシタＣ１、Ｃ２の分極状態は、ともに”Ｂ”になる。

図７（Ｃ）は、図７（Ｂ）の状態の後、ワード線ｉＷＬがロウレベルＬに設定された場合の強誘電体キャパシタの分極状態を示す。ワード線ｉＷＬがロウレベルＬに設定されることで、読み出しサイクルが完了し、強誘電体キャパシタＣ１、Ｃ２の分極状態は、論理０の書き込み状態である”Ｂ”に維持される。

図８は、図４の半導体記憶装置１００Ａの起動時に実行される書き込みサイクルでの分極状態の変化の一例を示す。図８においても、左側の欄が強誘電体キャパシタＣ１およびビット線ＢＬを示す場合、右側の欄は、強誘電体キャパシタＣ２およびビット線／ＢＬを示す。左側の欄が、強誘電体キャパシタＣ２およびビット線／ＢＬを示す場合、右側の欄は、強誘電体キャパシタＣ１およびビット線ＢＬを示す。また、強誘電体キャパシタＣ１、Ｃ２を単に強誘電体キャパシタとも称し、ビット線ＢＬ、／ＢＬを単にビット線とも称する。

図８（Ａ）は、ワード線ｉＷＬがロウレベルＬまたはハイレベルＨの状態で、プレート線ｉＰＬおよびビット線がロウレベルＬの状態の場合の強誘電体キャパシタＣ１、Ｃ２の分極状態を示す。強誘電体キャパシタＣ１、Ｃ２の分極状態は、図７に示した読み出しサイクルにおいて、論理０の書き込み状態である”Ｂ”に維持されている。

図８（Ｂ）は、多数決部３６による判定結果に基づいて、３つのメモリセル１１が保持する論理を正しい値に設定する場合の強誘電体キャパシタの分極状態を示す。例えば、メモリセル１１に保持する正しい値が論理１の場合、強誘電体キャパシタＣ１に論理１が書き込まれ、強誘電体キャパシタＣ２は、論理０の保持状態に維持される。メモリセル１１に保持する正しい値が論理０の場合、強誘電体キャパシタＣ２に論理１が書き込まれ、強誘電体キャパシタＣ１は、論理０の保持状態に維持される。

論理１を書き込む強誘電体キャパシタに対応するビット線は、ハイレベルＨに設定される。これにより、プレート線ｉＰＬとビット線の電圧差（ＶＰＬ−ＶＢＬ）は、負電圧になり、強誘電体キャパシタの分極状態は、図３の”Ｄ”に変化する。

論理０を維持する強誘電体キャパシタに対応するビット線は、ロウレベルＬに維持される。この場合、プレート線ｉＰＬとビット線とに電圧差が生じないため、強誘電体キャパシタＣの分極状態は、”Ｂ”に維持される。

図８（Ｃ）は、図８（Ｂ）で分極状態を”Ｄ”に設定した強誘電体キャパシタに論理１を書き込む場合の分極状態を示す。ビット線をロウレベルＬに設定することで、プレート線ｉＰＬとビット線との電圧差がなくなり、強誘電体キャパシタの分極状態は”Ｄ”から”Ａ”に変化し、論理１が書き込まれる。論理０を維持する強誘電体キャパシタＣの分極状態は、図８（Ｂ）と同じである。

図８（Ｃ）は、ワード線ｉＷＬがロウレベルＬに設定された場合の強誘電体キャパシタＣの分極状態も示している。ワード線ｉＷＬがロウレベルＬに設定されることで、書き込みサイクルが完了し、各メモリセル１１の強誘電体キャパシタＣ１、Ｃ２の分極状態は、一方が”Ａ”に維持され、他方が”Ｂ”に維持され、メモリセル１１への論理１または論理０の書き込みが完了する。

図９は、図４の多数決部３６による多数決処理の一例を示す。図９（Ａ）は、図５と同様に、３つのメモリセル１１が論理１、論理１、論理０を保持する例を示す。図９（Ｂ）は、３つのメモリセル１１が論理０、論理１、論理０を保持する例を示す。

図９（Ａ）において、読み出しサイクルによりワード線ｉＷＬ１、ｉＷＬ２、ｉＷＬ３に接続された３つのメモリセル１１から読み出される読み出しデータは、論理１、論理１、論理０である。図９（Ｂ）において、読み出しサイクルによりワード線ｉＷＬ１、ｉＷＬ２、ｉＷＬ３に接続された３つのメモリセル１１から読み出される読み出しデータは、論理０、論理１、論理０である。

論理１を保持するメモリセル１１の強誘電体キャパシタＣ１、Ｃ２は、論理１、論理０をそれぞれ保持している。論理０を保持するメモリセル１１の強誘電体キャパシタＣ１、Ｃ２は、論理０、論理１をそれぞれ保持している。

強誘電体キャパシタＣ１、Ｃ２の分極状態に応じてメモリセル１１から読み出されたデータは、データ保持部３４に保持される。読み出しサイクルにおいてメモリセル１１からデータが読み出された後、３つのメモリセル１１に保持された論理にかかわりなく、強誘電体キャパシタＣ１、Ｃ２に論理０が書き込まれる。

図９（Ａ）では、多数決部３６は、多数決にしたがって、正しいデータが論理１であると判定する。図９（Ｂ）では、多数決部３６は、多数決にしたがって、正しいデータが論理０であると判定する。

図９（Ａ）では、読み出し動作の後半に実行される書き込みサイクルにおいて、多数決処理の結果にしたがって強誘電体キャパシタＣ１に論理１が書き込まれ、論理０を既に書き込み済みの強誘電体キャパシタＣ２に対する書き込み動作は実行されない。図９（Ｂ）では、読み出し動作の後半に実行される書き込みサイクルにおいて、多数決処理の結果にしたがって強誘電体キャパシタＣ２に論理１が書き込まれ、論理０を既に書き込み済みの強誘電体キャパシタＣ１に対する書き込み動作は実行されない。

図１０は、図４の半導体記憶装置１００Ａの起動時に実行される読み出し動作の一例を示す。すなわち、図１０は、半導体記憶装置１００Ａのデータ読み出し方法の一例を示す。図１０に示す処理は、電源検出部２４がパワーオンリセット信号ＰＯＲを出力したことに基づいて開始される。すなわち、図１０に示す処理は、半導体記憶装置１００Ａに供給される電源電圧ＶＤＤが、半導体記憶装置１００Ａが動作可能な所定値まで上昇したことに基づいて開始される。

まず、ステップＳ１０において、半導体記憶装置１００Ａは、ワード線ｉＷＬのいずれかを選択し、アクセス対象のメモリセル１１に保持されたデータを読み出す。次に、ステップＳ１２において、半導体記憶装置１００Ａは、読み出したデータをデータ保持部３４に保持する。

次に、ステップＳ１４において、半導体記憶装置１００Ａは、データを読み出したメモリセル１１の強誘電体キャパシタＣ１、Ｃ２に論理０を書き込む。次に、ステップＳ１６において、半導体記憶装置１００Ａは、多数決処理するデータが揃った場合、動作をステップＳ１８に移行する。半導体記憶装置１００Ａは、多数決処理するデータが揃っていない場合、他のワード線ｉＷＬに接続されたメモリセル１１からデータを読み出すために、動作をステップＳ１０に戻す。

ステップＳ１８において、半導体記憶装置１００Ａは、多数決部３６による多数決処理を実行し、データを読み出したメモリセル１１に保持する正しい論理を決定する。次に、ステップＳ２０において、半導体記憶装置１００Ａは、ステップＳ１８で決定した論理をメモリセル１１に書き込むため、ワード線ｉＷＬのいずれかを選択し、強誘電体キャパシタＣ１、Ｃ２の一方に論理１を書き込む。次に、ステップＳ２２において、半導体記憶装置１００Ａは、アクセス対象の全てのメモリセルに正しい論理を書き込んだ場合、動作を終了し、正しい論理を書き込んでいないメモリセルがある場合、動作をステップＳ２０に戻す。

図１１は、図４の半導体記憶装置１００Ａの電源起動時の電源電圧ＶＤＤの変化の一例を示す。例えば、半導体記憶装置１００Ａを動作させるための電源電圧ＶＤＤの最小値（仕様）は１．８Ｖであり、電源電圧ＶＤＤは、立ち上げ時に５０μｓ／Ｖで上昇し、立ち下げ時に１００μｓ／Ｖで下降する。メモリセル１１に対してデータを読み書き可能な保証電圧は、例えば、１．６５Ｖである。なお、保証電圧は、半導体記憶装置１００Ａの実力値であり、半導体記憶装置１００Ａを使用するユーザには公開されない。

また、図４の電源検出部２４は、例えば、電源電圧ＶＤＤが上昇して１．７５Ｖに到達したときに、パワーオンリセット信号ＰＯＲを出力する。例えば、パワーオンリセット信号ＰＯＲの電圧は、電源電圧ＶＤＤの上昇とともに上昇し、電源電圧ＶＤＤが１．７５Ｖに到達したときに、ロウレベルに変化する。パワーオンリセット信号ＰＯＲの生成タイミング（出力タイミング）は、パワーオンリセット信号ＰＯＲのロウレベルへの変化タイミングである。

図１１に太い実線で示す波形は、電源の起動により電源電圧ＶＤＤが１．７５Ｖまで上昇してパワーオンリセット信号ＰＯＲが生成された後、電源がオフされて電源電圧ＶＤＤが下降する例を示す。電源電圧ＶＤＤは、１００μｓ／Ｖで下降するため、パワーオンリセット信号ＰＯＲが生成されてから保証電圧（１．６５Ｖ）まで低下する時間Ｔｉｎｉｔは、１０μｓ程度である。図１１に太い破線で示す波形は、電源の起動後、電源電圧ＶＤＤが１．８Ｖまで正常に上昇する例を示す。

半導体記憶装置１００Ａは、パワーオンリセット信号ＰＯＲに基づいて、上述した調整データ（トリミングデータ）や不良アドレスをメモリセル１１から読み出してレジスタ等に設定する起動処理（初期化処理）を実行する。半導体記憶装置１００Ａは、起動時の起動処理において、ワード線ｉＷＬに接続されたアクセス対象のメモリセル１１からデータを読み出して多数決の判定を行い、強誘電体キャパシタＣ１、Ｃ２の一方に論理１を書き込む動作を実行する。

このため、パワーオンリセット信号ＰＯＲに応答して読み出し動作を開始した後、書き込みサイクルが完了しない場合、メモリセル１１に保持しているデータが保証されない。さらに、書き込みサイクルの実行時の電源電圧ＶＤＤが１．６５Ｖより低い場合、強誘電体キャパシタＣ１、Ｃ２の論理１の残留分極値（図３の”Ａ”）の絶対値が、規定の値より小さくなるおそれがあり、データの信頼性が低下するおそれがある。

この実施形態では、図５に示したように、読み出し動作時間を短縮することで、時間Ｔｉｎｉｔの間に読み出し動作を完了できるようにする。これにより、パワーオンリセット信号ＰＯＲが生成された後、すぐに電源が遮断される場合にも、強誘電体キャパシタＣ１、Ｃ２に論理１を書き込む書き込みサイクルを実行することができ、読み出し動作を完了させることができる。したがって、電源の起動時の読み出し動作により、メモリセル１１に保持されているデータが破壊することを抑止できる。

また、電源電圧ＶＤＤが１．６５Ｖ以上のときに書き込みサイクルを実行することで、強誘電体キャパシタＣ１、Ｃ２の残留分極値を規定の値に設定することができる。これにより、メモリセル１１からのデータの読み出しマージンの低下を抑制することができ、データが破壊する可能性を低減することができる。さらに、図５の上側の読み出し動作では、図５の下側の読み出し動作に比べて、時間Ｔｉｎｉｔの間に読み出せるデータ量を増加することができる。

以上、図４から図１１に示す実施形態においても、図１から図３に示す実施形態と同様の効果を得ることができる。例えば、破壊読み出しされるメモリセル１１からデータを読み出し後、強誘電体キャパシタＣに論理０のみを書き込み、読み出し動作の書き込みサイクルで強誘電体キャパシタＣに論理１のみを書き込むことで、読み出し動作時間を短縮することできる。

さらに、図４から図１１に示す実施形態では、電源の起動時の読み出し動作時間を短縮できるため、余裕を持って初期設定を実行することができ、電源の起動時の読み出し動作により、メモリセル１１に保持されているデータが破壊することを抑止できる。この結果、他の半導体記憶装置に比べて初期設定の信頼性を向上することができる。初期設定に掛かる時間を他の半導体記憶装置と同じにする場合、メモリセル１１から読み出し可能なデータのビット数を増加することができる。

多数決部３６を利用することで、データの誤り検出を、誤り検出訂正符号を用いる場合に比べて簡易な回路で実行することができ、半導体記憶装置１００Ａの回路規模の増大を抑制することができる。また、多数決部３６が判定に使用するデータをデータ保持部３４に保持することで、複数のリードサイクルを使用して判定に使用するデータがメモリセル１１から読み出される場合にも、データを失うことなく保持することができる。

読み出し動作の後半の書き込みサイクルでプレート線ＰＬが駆動されないため、電源起動時に読み出し動作を実行する場合にも、書き込みサイクルでの電源ドロップを小さくすることができる。これにより、書き込みサイクル後の強誘電体キャパシタＣ１、Ｃ２の残留分極値を所望の値にすることができ、ワード線ｉＷＬに接続されたメモリセル１１に保持されるデータの信頼性を向上することできる。さらに、半導体記憶装置１００Ａは、アクセスするメモリセル１１に応じて、通常の信頼性を有するデータアクセスと、通常より高い信頼性を有するメモリアクセスとを実行することができる。

図１２は、別の実施形態における半導体記憶装置の一例を示す。図１および図４と同様の要素については、同じ符号を付し、詳細な説明は省略する。例えば、図１２に示す半導体記憶装置１００Ｂは、強誘電体メモリである。

半導体記憶装置１００Ｂは、図４の半導体記憶装置１００Ａから、ワード線ｉＷＬと、プレート線ｉＰＬと、ワード線ｉＷＬおよびプレート線ｉＰＬに接続されたメモリセル１１とを削除している。また、半導体記憶装置１００Ｂは、図４の半導体記憶装置１００Ａから、ワード線ｉＷＬおよびプレート線ｉＰＬを制御する回路を削除し、電源検出部２４を削除している。ワード線ＷＬ（ＷＬ１−ＷＬｎ）に接続されるメモリセル１１は、第１のメモリセルの一例である。

また、半導体記憶装置１００Ｂは、３の倍数の数のワード線ＷＬおよび３の倍数の数のプレート線ＰＬを有し、多数決部３６は、３つのワード線ＷＬに接続されたメモリセル１１から読み出されるデータの多数決を取る。すなわち、半導体記憶装置１００Ｂは、電源を起動後の通常動作モードにおいて、半導体記憶装置１００Ｂを搭載するユーザシステム等が生成する制御信号ＣＴＬに基づく読み出し動作において、多数決処理を実行する。多数決処理を含む読み出し動作は、図５の上側の波形と同様に実行される。書き込み動作は、図５の下側のライトサイクルの１つの波形と同様に実行される。

さらに、半導体記憶装置１００Ｂは、半導体記憶装置１００Ｂ内で生成する各種電圧や信号タイミング等を調整する調整データ（トリミングデータ）や、不良のメモリセル１１の救済用の不良アドレスがプログラムされるプログラム部３８を有する。例えば、プログラム部３８は、調整データや不良アドレス等を不揮発に記憶するヒューズ等を有し、半導体記憶装置１００Ｂの製造工程（テスト工程）でプログラムされる。なお、プログラム部３８は、図４に示したように、ワード線ｉＷＬおよびプレート線ｉＰＬに接続される専用のメモリセル１１を使用して設けられてもよい。専用のメモリセル１１の読み出し動作においても多数決処理が実行される。

以上、図１２に示す実施形態においても、図１から図１１に示した実施形態と同様の効果を得ることができる。さらに、図１２に示す実施形態では、ユーザシステム等がアクセスするメモリセル１１から読み出されるデータの多数決処理を実行することで、メモリセル１１に保持されるデータの信頼性を、多数決処理しない他の半導体記憶装置に比べて向上することができる。

なお、例えば、ＲＦＩＤ（Radio Frequency IDdentification）タグ等では、ＲＦＩＤタグを読み出し機にかざしている間、電源が供給され、電源の供給中に内部メモリの読み書きが実行される。例えば、ＲＦＩＤに含まれる内部メモリが強誘電体メモリの場合、図５に示した読み出し動作を実行することで、内部メモリに保持されたデータの読み出し時にデータが破壊する可能性を低減することができる。あるいは、電源が供給されている間に、より多くのデータを読み出すことができる。

以上の図１から図１２に示す実施形態に関し、さらに以下の付記を開示する。
（付記１）
データを記憶する強誘電体キャパシタを含み、データが破壊読み出しされる第１のメモリセルを有する半導体記憶装置のデータ読み出し方法であって、
前記第１のメモリセルからデータを破壊読み出しした後、前記強誘電体キャパシタに第１論理を書き込み、
前記第１のメモリセルから読み出したデータが正しいか否かを判定する判定処理を実行し、
正しいデータに対応して前記強誘電体キャパシタに保持させる論理が前記第１論理と異なる第２論理である場合、前記強誘電体キャパシタに前記第２論理を書き込むこと、を特徴とする半導体記憶装置のデータ読み出し方法。
（付記２）
前記半導体記憶装置は、複数の前記第１のメモリセルを有し、
前記判定処理において、複数の前記第１のメモリセルから読み出したデータの多数決を取り、前記正しいデータを判定すること、を特徴とする付記１に記載の半導体記憶装置のデータ読み出し方法。
（付記３）
前記半導体記憶装置は、複数の前記第１のメモリセルにそれぞれ接続される複数のワード線を有し、
前記複数のワード線を順次選択し、複数の前記第１のメモリセルからデータを順次読み出すこと、を特徴とする付記２に記載の半導体記憶装置のデータ読み出し方法。
（付記４）
前記第１のメモリセルからのデータの読み出し、前記強誘電体キャパシタへの前記第１論理の書き込み、前記判定処理、および前記強誘電体キャパシタへの前記第２論理の書き込みを、前記半導体記憶装置の電源の起動時の起動処理において実行すること、を特徴とする付記１ないし付記３のいずれか１項に記載の半導体記憶装置のデータ読み出し方法。
（付記５）
前記半導体記憶装置は、前記強誘電体キャパシタの一端に接続されるプレート線と、前記強誘電体キャパシタの他端に接続されるビット線とを有し、
前記第１のメモリセルからデータを読み出す読み出しサイクルは、
前記ビット線を第１レベルのフローティング状態に設定した状態で、前記プレート線を前記第１レベルから第２レベルに設定したときの前記ビット線の電圧の変化に応じて、前記第１のメモリセルからデータを読み出す読み出し期間と、
前記第１のメモリセルから読み出したデータの論理にかかわらず、前記プレート線を前記第２レベルに設定し、前記ビット線を前記第１レベルに設定することで、前記強誘電体キャパシタに前記第１論理を書き込む書き込み期間と、を含むことを特徴とする付記１ないし付記４のいずれか１項に記載の半導体記憶装置のデータ読み出し方法。
（付記６）
前記強誘電体キャパシタに前記第２論理を書き込む書き込みサイクルにおいて、
前記プレート線を前記第１レベルに設定し、
前記強誘電体キャパシタに前記第２論理を書き込む場合、前記ビット線を前記第２レベルに設定し、前記強誘電体キャパシタに前記第２論理を書き込まない場合、前記ビット線を前記第１レベルに設定すること、を特徴とする付記５に記載の半導体記憶装置のデータ読み出し方法。
（付記７）
前記半導体記憶装置は、第２のメモリセルを有し、
前記第２のメモリセルからデータを読み出す読み出しサイクルは、
前記第２のメモリセルから読み出したデータが論理０の場合に前記第２のメモリセルに論理０を再書き込みする第１の期間と、
前記第２のメモリセルから読み出したデータが論理１の場合に前記第２のメモリセルに論理１を再書き込みする第２の期間と、を含むことを特徴とする付記１ないし付記６のいずれか１項に記載の半導体記憶装置のデータ読み出し方法。
（付記８）
データを記憶する強誘電体キャパシタを含み、データが破壊読み出しされる第１のメモリセルと、
前記第１のメモリセルからデータを読み出す読み出し制御部と、
前記読み出し制御部が読み出したデータが正しいか否かを判定する判定処理を実行する判定部と、
前記読み出し制御部が前記第１のメモリセルからデータを読み出した後、前記強誘電体キャパシタに第１論理を書き込むとともに、前記判定部が判定した正しいデータに対応して前記強誘電体キャパシタに保持させる論理が前記第１論理と異なる第２論理である場合、前記強誘電体キャパシタに前記第２論理を書き込む書き込み制御部と、を有することを特徴とする半導体記憶装置。
（付記９）
複数の前記第１のメモリセルをさらに有し、
前記判定部は、複数の前記第１のメモリセルから読み出したデータの多数決を取り、前記正しいデータを判定すること、を特徴とする付記８に記載の半導体記憶装置。
（付記１０）
複数の前記第１のメモリセルにそれぞれ接続される複数のワード線をさらに有し、
前記読み出し制御部は、前記複数のワード線を順次選択し、複数の前記第１のメモリセルからデータを順次読み出すこと、を特徴とする付記９に記載の半導体記憶装置。
（付記１１）
複数の前記第１のメモリセルから読み出されるデータを保持するデータ保持部をさらに有し、
前記判定部は、前記データ保持部に保持されたデータを用いて判定処理を実行すること、を特徴とする付記１０に記載の半導体記憶装置。
（付記１２）
電源の起動を検出する電源検出部をさらに有し、
前記第１のメモリセルからのデータの読み出し、前記強誘電体キャパシタへの前記第１論理の書き込み、前記判定処理、および前記強誘電体キャパシタへの前記第２論理の書き込みを、前記電源検出部が前記電源の起動を検出したことに基づいて実行すること、を特徴とする付記８ないし付記１１のいずれか１項に記載の半導体記憶装置。
（付記１３）
前記半導体記憶装置は、前記強誘電体キャパシタの一端に接続されるプレート線と、前記強誘電体キャパシタの他端に接続されるビット線とを有し、
前記第１のメモリセルからデータを読み出す読み出しサイクルは、
前記ビット線を第１レベルのフローティング状態に設定した状態で、前記プレート線を前記第１レベルから第２レベルに設定したときの前記ビット線の電圧の変化に応じて、前記第１のメモリセルからデータを読み出す読み出し期間と、
前記第１のメモリセルから読み出したデータの論理にかかわらず、前記プレート線を前記第２レベルに設定し、前記ビット線を前記第１レベルに設定することで、前記強誘電体キャパシタに前記第１論理を書き込む書き込み期間と、を含むことを特徴とする付記８ないし付記１２のいずれか１項に記載の半導体記憶装置。
（付記１４）
前記強誘電体キャパシタに前記第２論理を書き込む書き込みサイクルにおいて、
前記プレート線を前記第１レベルに固定し、
前記強誘電体キャパシタに前記第２論理を書き込む場合、前記ビット線を前記第２レベルに設定し、前記強誘電体キャパシタに前記第２論理を書き込まない場合、前記ビット線を前記第１レベルに設定すること、を特徴とする付記１３に記載の半導体記憶装置。
（付記１５）
第２のメモリセルと、
前記第１のメモリセルのアクセスと、前記第２のメモリセルのアクセスとを制御する動作制御部と、をさらに有し、
前記第２のメモリセルからデータを読み出す読み出しサイクルは、
前記第２のメモリセルから読み出したデータが論理０の場合に前記第２のメモリセルに論理０を再書き込みする第１の期間と、
前記第２のメモリセルから読み出したデータが論理１の場合に前記第２のメモリセルに論理１を再書き込みする第２の期間と、を含むことを特徴とする付記８ないし付記１４のいずれか１項に記載の半導体記憶装置。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１ メモリセル
２ 動作制御部
３ 書き込み制御部
４ 読み出し制御部
５ 判定部
１０ メモリセルアレイ
１１ メモリセル
１２ 動作制御部
１４ ローデコーダ
１６ ワード線ドライバ
１８ プレート線ドライバ
２０ アドレス入力部
２２ データ入出力部
２４ 電源検出部
２６ コラムスイッチ
２８ コラムデコーダ
３０ センスアンプ
３２ ライトアンプ
３４ データ保持部
３６ 多数決部
３８ プログラム部
１００、１００Ａ、１００Ｂ 半導体記憶装置
ＢＬ、／ＢＬ ビット線
Ｃ、Ｃ１、Ｃ２ 強誘電体キャパシタ
ＰＬ、ｉＰＬ プレート線
ＰＯＲ パワーオンリセット信号
Ｔ、Ｔ１、Ｔ２ 転送トランジスタ
ＶＲＥＦ 参照電圧
ＷＬ、ｉＷＬ ワード線

Claims (11)

1. データを記憶する強誘電体キャパシタを含み、データが破壊読み出しされる第１のメモリセルを有する半導体記憶装置のデータ読み出し方法であって、
   前記第１のメモリセルからデータを破壊読み出しした後、前記強誘電体キャパシタに第１論理を書き込み、
   前記第１のメモリセルから読み出したデータが正しいか否かを判定する判定処理を実行し、
   正しいデータに対応して前記強誘電体キャパシタに保持させる論理が前記第１論理と異なる第２論理である場合、前記強誘電体キャパシタに前記第２論理を書き込むこと、を特徴とする半導体記憶装置のデータ読み出し方法。
2. 前記半導体記憶装置は、複数の前記第１のメモリセルを有し、
   前記判定処理において、複数の前記第１のメモリセルから読み出したデータの多数決を取り、前記正しいデータを判定すること、を特徴とする請求項１に記載の半導体記憶装置のデータ読み出し方法。
3. 前記半導体記憶装置は、複数の前記第１のメモリセルにそれぞれ接続される複数のワード線を有し、
   前記複数のワード線を順次選択し、複数の前記第１のメモリセルからデータを順次読み出すこと、を特徴とする請求項２に記載の半導体記憶装置のデータ読み出し方法。
4. 前記第１のメモリセルからのデータの読み出し、前記強誘電体キャパシタへの前記第１論理の書き込み、前記判定処理、および前記強誘電体キャパシタへの前記第２論理の書き込みを、前記半導体記憶装置の電源の起動時の起動処理において実行すること、を特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体記憶装置のデータ読み出し方法。
5. 前記半導体記憶装置は、前記強誘電体キャパシタの一端に接続されるプレート線と、前記強誘電体キャパシタの他端に接続されるビット線とを有し、
   前記第１のメモリセルからデータを読み出す読み出しサイクルは、
   前記ビット線を第１レベルのフローティング状態に設定した状態で、前記プレート線を前記第１レベルから第２レベルに設定したときの前記ビット線の電圧の変化に応じて、前記第１のメモリセルからデータを読み出す読み出し期間と、
   前記第１のメモリセルから読み出したデータの論理にかかわらず、前記プレート線を前記第２レベルに設定し、前記ビット線を前記第１レベルに設定することで、前記強誘電体キャパシタに前記第１論理を書き込む書き込み期間と、を含むことを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体記憶装置のデータ読み出し方法。
6. 前記強誘電体キャパシタに前記第２論理を書き込む書き込みサイクルにおいて、
   前記プレート線を前記第１レベルに設定し、
   前記強誘電体キャパシタに前記第２論理を書き込む場合、前記ビット線を前記第２レベルに設定し、前記強誘電体キャパシタに前記第２論理を書き込まない場合、前記ビット線を前記第１レベルに設定すること、を特徴とする請求項５に記載の半導体記憶装置のデータ読み出し方法。
7. 前記半導体記憶装置は、第２のメモリセルを有し、
   前記第２のメモリセルからデータを読み出す読み出しサイクルは、
   前記第２のメモリセルから読み出したデータが論理０の場合に前記第２のメモリセルに論理０を再書き込みする第１の期間と、
   前記第２のメモリセルから読み出したデータが論理１の場合に前記第２のメモリセルに論理１を再書き込みする第２の期間と、を含むことを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体記憶装置のデータ読み出し方法。
8. データを記憶する強誘電体キャパシタを含み、データが破壊読み出しされる第１のメモリセルと、
   前記第１のメモリセルからデータを読み出す読み出し制御部と、
   前記読み出し制御部が読み出したデータが正しいか否かを判定する判定処理を実行する判定部と、
   前記読み出し制御部が前記第１のメモリセルからデータを読み出した後、前記強誘電体キャパシタに第１論理を書き込むとともに、前記判定部が判定した正しいデータに対応して前記強誘電体キャパシタに保持させる論理が前記第１論理と異なる第２論理である場合、前記強誘電体キャパシタに前記第２論理を書き込む書き込み制御部と、を有することを特徴とする半導体記憶装置。
9. 複数の前記第１のメモリセルをさらに有し、
   前記判定部は、複数の前記第１のメモリセルから読み出したデータの多数決を取り、前記正しいデータを判定すること、を特徴とする請求項８に記載の半導体記憶装置。
10. 複数の前記第１のメモリセルにそれぞれ接続される複数のワード線をさらに有し、
    前記読み出し制御部は、前記複数のワード線を順次選択し、複数の前記第１のメモリセルからデータを順次読み出すこと、を特徴とする請求項９に記載の半導体記憶装置。
11. 複数の前記第１のメモリセルから読み出されるデータを保持するデータ保持部をさらに有し、
    前記判定部は、前記データ保持部に保持されたデータを用いて判定処理を実行すること、を特徴とする請求項１０に記載の半導体記憶装置。
    

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