WO2010137097A1 - 半導体記憶装置、および半導体集積回路 - Google Patents

半導体記憶装置、および半導体集積回路 Download PDF

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WO2010137097A1
WO2010137097A1 PCT/JP2009/007102 JP2009007102W WO2010137097A1 WO 2010137097 A1 WO2010137097 A1 WO 2010137097A1 JP 2009007102 W JP2009007102 W JP 2009007102W WO 2010137097 A1 WO2010137097 A1 WO 2010137097A1
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WO
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memory device
semiconductor memory
region
line
memory
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PCT/JP2009/007102
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English (en)
French (fr)
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岩成俊一
村久木康夫
Original Assignee
パナソニック株式会社
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Definitions

  • the present invention relates to a semiconductor memory device such as a nonvolatile semiconductor memory device, and more particularly, for example, a ferroelectric memory (FeRAM: Ferroelectric Random Access Memory) that can retain data even after high-temperature heat treatment and a semiconductor integrated circuit using the same About.
  • a ferroelectric memory FeRAM: Ferroelectric Random Access Memory
  • non-volatile semiconductor memories such as FeRAM, FRAM (Ferroelectric Random Access Memory), EPROM (Erasable and Programmable Read Only Memory), and EEPROM (Electrical Erasable and Programmable Read Only Memory) have attracted attention.
  • the patent document 1 shown below is known, for example.
  • this semiconductor memory a specific memory sector among a plurality of memory sectors is set as a highly reliable area.
  • writing is simultaneously performed on two or more memory cells.
  • the memory cells written at the same time are simultaneously read.
  • simultaneous writing / reading control for two or more memory cells and memory sector size adjustment are performed by recombination of logical processing of address signals input to the address decoder.
  • Patent Document 2 shown below is known.
  • this semiconductor memory areas having different specifications are installed in the memory area, and an area corresponding to a desired specification is selected.
  • the memory area having the same cell configuration is divided into a first memory area having an operation specification in a volatile mode and a second memory area having an operation specification in a nonvolatile mode according to an internal operation timing specification.
  • the operation control circuit controls the voltage application time to the plate line, and the first memory area (volatile mode operation) or the second memory area (nonvolatile mode operation) is selected. And accessed.
  • Patent Document 3 shown below is known.
  • This semiconductor memory with an error correction function corrects an error in a memory cell by using a memory cell array portion having an odd number of three or more memory cells and a majority circuit for each memory cell array portion.
  • Patent Document 1 since simultaneous selection of two or more memory cells is performed by recombination of logical processing of an address signal input to the address decoder, a decoding circuit for providing such an address decoding function is required. As a result, the decoding circuit scale increases.
  • Patent Document 2 since data is written / read out to / from a single bit memory cell, the data retention characteristic is determined by the characteristics of the memory cell in bit units. Data loss during high temperature processing cannot be avoided (data that can be read correctly cannot be secured).
  • Patent Document 3 it is not possible to correct more errors than can be corrected only by error detection.
  • the semiconductor memory with an error correction function disclosed in Patent Document 3 requires a memory cell array unit having an odd number of three or more memory cells and a majority circuit for each memory cell array unit.
  • the present invention has been made to solve the above-described problems, for example, and provides a method of installing a small area high-reliability data storage area and expanding the read operation margin of the area. With the goal.
  • An example of the first invention is: A plurality of memory cells connected to a common bit line; A selection line for selecting the memory cell; A drive circuit for driving the selection line; A sense amplifier that amplifies the voltage generated in the bit line in accordance with the stored contents of the selected memory cell; A semiconductor memory device comprising: The memory region in which the memory cell is provided has a first region and a second region, When reading from the first region is performed, more selection lines than the second region are simultaneously driven by a common driving circuit, and more memory cells than the second region are simultaneously selected. And The voltage generated in the common bit line in accordance with the stored contents of the simultaneously selected memory cells is amplified by the sense amplifier.
  • An example of the second invention is: A plurality of memory cells connected to a common bit line; A selection line for selecting the memory cell; A drive circuit for driving the selection line; A sense amplifier that amplifies the voltage generated in the bit line in accordance with the stored contents of the selected memory cell; A semiconductor memory device comprising: The memory region in which the memory cell is provided has a first region and a second region, When reading from the first region, a single selection line in which more memory cells than the second region are connected to a common bit line and driven by the driving circuit. Selected by The voltage generated in the common bit line in accordance with the stored contents of the simultaneously selected memory cells is amplified by the sense amplifier.
  • An example of the third invention is A plurality of memory cells connected to a common bit line; A selection line for selecting the memory cell; A drive circuit for driving the selection line; A semiconductor memory device comprising: The memory region in which the memory cell is provided has a first region and a second region, Furthermore, first and second sense amplifiers are provided corresponding to the first and second regions, respectively, and amplify the voltage generated on the bit line in accordance with the stored contents of the selected memory cell. Prepared, The sense amplifiers have different amplification capabilities.
  • read data (signal) from a plurality of cells having the same size as a normal cell is treated as read data from one cell.
  • variation in cell characteristics can be suppressed and the operation circuit load can be reduced, so that a stable read data amount (voltage) can be ensured and power consumption can be reduced.
  • the power supply potential generation circuit of the set having the semiconductor memory device optimizes the supply potential in accordance with the operation region of the memory circuit, so that the retained charge amount and the read charge amount particularly in the high reliability region in the memory circuit Can do more.
  • FIG. 1 is a block diagram illustrating a schematic configuration of the FeRAM according to the first embodiment.
  • FIG. 2 is a circuit diagram showing a specific configuration.
  • FIG. 3 is a timing chart showing the write operation.
  • FIG. 4 is a timing chart showing the read operation.
  • FIG. 5 is a circuit diagram showing a specific configuration of a modification of the first embodiment.
  • FIG. 6 is a circuit diagram showing a detailed configuration of the FeRAM of the second embodiment.
  • FIG. 7 is a cross-sectional view showing a wiring structure in the high reliability region.
  • FIG. 8 is a cross-sectional view showing the wiring structure in the normal region.
  • FIG. 9 is a cross-sectional view illustrating a wiring structure of a highly reliable region according to a modification of the second embodiment.
  • FIG. 1 is a block diagram illustrating a schematic configuration of the FeRAM according to the first embodiment.
  • FIG. 2 is a circuit diagram showing a specific configuration.
  • FIG. 3 is a timing chart showing the write
  • FIG. 10 is a circuit diagram showing a detailed configuration of the FeRAM of the third embodiment.
  • FIG. 11 is a cross-sectional view showing a wiring structure in the high reliability region.
  • FIG. 12 is a cross-sectional view showing the wiring structure in the normal region.
  • FIG. 13 is a cross-sectional view illustrating a wiring structure of a highly reliable region according to a modification of the third embodiment.
  • FIG. 14 is a block diagram illustrating a schematic configuration of the FeRAM according to the fourth embodiment.
  • FIG. 15 is a block diagram illustrating a schematic configuration of the semiconductor integrated circuit according to the fifth embodiment.
  • FIG. 16 is a circuit diagram showing a detailed configuration of the FeRAM.
  • FIG. 17 is an explanatory diagram illustrating an example of a power supply voltage supplied to each unit.
  • Embodiment 1 of the Invention First, the configuration of the first exemplary embodiment of the present invention will be described.
  • FIG. 1 shows a functional block configuration of the FeRAM according to the first embodiment of the present invention.
  • This embodiment includes a memory control circuit 1 (including an address input circuit), a memory area 2, a sense amplifier 3, a word driver 4, a cell plate driver 5, an IO circuit 6, and a column decoder 7.
  • the memory area 2 is configured by arranging ferroelectric memory cells (hereinafter referred to as “memory cells”) 10 and memory cells 18 in a matrix.
  • the memory area 2 is characterized in that a high reliability area 8 and a normal area 9 are installed.
  • start signals for the word driver 4 and the cell plate driver 5 are output from the memory control circuit 1 based on the command and address input from the outside.
  • the word driver 4 outputs WL and WL_HQ signals to the WL and WL_HQ lines (word lines), and the cell plate driver 5 outputs CP and CP_HQ signals to the CP and CP_HQ lines (cell plate lines). .
  • the memory cells 10 and 18 are selected by these WL and WL_HQ signals and the CP and CP_HQ signals. From the selected memory cells 10 and 18, the written data is read as a voltage to the BL line (bit line) and transferred to the sense amplifier 3 connected to the BL line. The sense amplifier 3 amplifies this voltage and holds it as read data.
  • the write data input from the outside is transferred to the sense amplifier 3 selected by the column decoder 7 based on the input address via the IO circuit 6, and the read data held previously is rewritten. Thereafter, the rewritten data is transferred and written to the memory cells 10 and 18 via the BL line.
  • start signals for the word driver 4 and the cell plate driver 5 are output from the memory control circuit 1 based on the command and address input from the outside.
  • the word driver 4 outputs WL and WL_HQ signals
  • the cell plate driver 5 outputs CP and CP_HQ signals.
  • the memory cells 10 and 18 are selected by these WL and WL_HQ signals and the CP and CP_HQ signals. From the selected memory cells 10 and 18, the written data is read as a voltage to the BL line and transferred to the sense amplifier 3 connected to the BL line. The sense amplifier 3 amplifies this voltage and holds it as read data.
  • the sense amplifier 3 is selected by the column decoder 7 based on the input address.
  • the selected sense amplifier 3 transfers the held read data to the IO circuit 6, and the read data is output to the outside via the IO circuit 6.
  • FIG. 2 shows a detailed configuration of the memory area 2, the sense amplifier 3, the word driver 4, and the cell plate driver 5 of FIG.
  • the sense amplifier 3 includes an amplifier circuit 11 that amplifies the potential (data) of the BL line connected thereto.
  • the sense amplifier 3 further includes an additional capacitor and a capacitor for connecting the additional capacitor to the BL line in order to switch the parasitic capacitance of the BL line between the high reliability region 8 and the normal region 9 in the memory region 2.
  • An additional switch 12 and a capacitance additional switch selection line 22 are included.
  • the high reliability region 8 includes two WL_HQ lines for selecting one memory cell 18 by one WL_HQ line (word line for the high reliability region 8) connected to the output (output node) of the word driver 13. It has the structure branched to. Similarly, for the CP_HQ line (cell plate line for the high reliability region 8) for selecting the memory cell 18, one cell plate driver 14 is provided.
  • the high reliability region 8 has a configuration in which one CP_HQ line connected to the output of the cell plate driver 14 branches into two CP_HQ lines that select the memory cell 18.
  • one WL line (word line for the normal area 9) per word for selecting the memory cell 10 is connected to the output of one word driver 15.
  • one CP line (cell plate line for the normal region 9) for selecting the memory cell 10 is also connected to the output of one cell plate driver 16.
  • the word driver 15 and the cell plate driver 16 in the normal area 9 are activated, and the WL signal and the CP signal are output.
  • a set of memory cells 10 connected to the WL line and the CP line are selected.
  • Each memory cell 10 is composed of two cells 17 and holds one data in a complementary manner (held by a BL line and a cell connected to the XBL line which is the complementary bit line). Only one memory cell 10 holding one data in a complementary manner is selected for each BL line pair (BL / XBL line). Data input from the outside is transferred to the sense amplifier 3 and written to the selected memory cell 10 via the BL line pair.
  • the word driver 13 and the cell plate driver 14 in the high reliability region 8 are activated and the WL_HQ signal and the CP_HQ signal are output. .
  • the word driver 13 and the cell plate driver 14 in the high reliability region 8 are activated and the WL_HQ signal and the CP_HQ signal are output.
  • the word driver 13 and the cell plate driver 14 in the high reliability region 8 are activated and the WL_HQ signal and the CP_HQ signal are output.
  • these WL_HQ signal and CP_HQ signal one memory cell (memory cell in the high reliability region 8) 18 is selected for each BL line pair (BL / XBL line).
  • Each memory cell 18 in the high reliability region 8 is composed of a plurality (here, two) of memory cells 10 similar to the normal region 9.
  • Each memory cell 10 is composed of two cells 17.
  • the memory cell 18 also holds one data in a complementary manner (held by the cell connected to the BL line and the XBL line that is the complementary bit line).
  • a plurality of memory cells 10 are simultaneously selected for each BL line pair (BL / XBL line). Data input from the outside is transferred to the sense amplifier 3 and written to the selected memory cell 18 via the BL line pair. That is, the same data is written in a plurality of memory cells 10 connected to each BL line pair (BL / XBL line) and simultaneously selected.
  • the word driver 15 and the cell plate driver 16 in the normal area 9 are activated, and the WL signal and the CP signal are output.
  • the WL signal and CP signal are output.
  • a set of memory cells 10 connected to the WL line and the CP line are selected. From the selected memory cell 10, the retained complementary data is read as a voltage corresponding to one cell to the BL / XBL line connected to the memory cell 10.
  • the word driver 13 and one cell plate driver 14 of one high reliability region 8 are activated, and the WL_HQ signal and the CP_HQ signal Is output.
  • a set of memory cells 18 each including a plurality of memory cells 10 is selected by these WL_HQ signal and CP_HQ signal. That is, for each BL line pair, a plurality of memory cells 10 are simultaneously selected, so that the retained data is added (synthesized) to the BL / XBL line connected to the memory cell 18 by a plurality. It is read as a voltage (potential difference).
  • the read voltage (potential difference) from the memory cell 18 is read.
  • the capacitance additional switch 12 for connecting the additional capacitance in the sense amplifier 3 to the BL / XBL line is turned on by the capacitance additional switch selection line 22, and each parasitic capacitance of the BL / XBL line is increased. Is done.
  • one word driver 13 drives two WL lines to select memory cells 18 each including a plurality of memory cells 10, and similarly, one cell plate driver 14 Since a plurality of memory cells 18 are selected by driving a single CP line, it is possible to easily achieve both a reduction in area and power consumption by reducing the circuit scale and the installation of the high reliability region 8. .
  • the memory cell 10 is composed of two cells 17 and holds one data in a complementary manner (held by a cell connected to the BL line and its complementary bit line, the XBL line).
  • the memory cell 10 is composed of one cell 17 and one data is not held complementarily by the memory cell, that is, the memory cell mentioned as an example is composed of 2T2C (two transistors and two capacitors).
  • the memory cell mentioned as an example is composed of 2T2C (two transistors and two capacitors).
  • 1T1C one transistor and one capacitor
  • FIG. 5 shows the detailed configuration of the memory region 2, the sense amplifier 3, the word driver 4, and the cell plate driver 5 of FIG.
  • two word drivers 19 are installed per word.
  • Two WL lines for selecting the memory cell 18 are connected to the respective word drivers 19, and these two WL lines are connected to each other.
  • two cell plate drivers 20 are provided for two CP lines for selecting a memory cell.
  • Two CP lines for selecting the memory cell 18 are connected to the respective cell plate drivers 20, and these two CP lines are connected to each other.
  • one WL line per word for selecting the memory cell 10 is connected to one word driver 15 as in FIG.
  • one CP line for selecting the memory cell 10 is also connected to one cell plate driver 16.
  • the two word drivers 19 and the two cell plate drivers 20 in the high reliability region 8 are activated, and the WL_HQ1 signal and the WL_HQ2 signal And the CP_HQ1 signal and the CP_HQ2 signal are output.
  • These WL_HQ1 signal and WL_HQ2 signal, and CP_HQ1 signal and CP_HQ2 signal are transmitted through the mutually connected WL_HQ1 line and WL_HQ2 line, or CP_HQ1 line and CP_HQ2 line, respectively.
  • Memory cell) 18 is selected. The operation itself of writing data input from the outside to the selected memory cell 18 is the same as in the first embodiment.
  • the read operation itself when the normal area 9 is selected based on the address input from the outside is exactly the same as in the first embodiment.
  • the CP_HQ1 signal and the CP_HQ2 signal output from the two cell plate drivers 20 in the high reliability region 8 select the memory cell 18 (memory cell in the high reliability region 8). The operation of reading the data held in the selected memory cell 18 is the same as in the first embodiment.
  • control of the capacity addition switch 12 is the same as in the first embodiment.
  • the WL_HQ line and the CP_HQ line are connected. However, this may be directly connected by one diffusion layer (diffusion layer) or a plurality of diffusion layers (diffusion layers). You may connect through.
  • Embodiment 2 of the Invention First, the configuration of the second exemplary embodiment of the present invention will be described.
  • FIG. 6 shows the detailed configuration of the memory area 2, the sense amplifier 3, the word driver 4, and the cell plate driver 5 of FIG.
  • the sense amplifier 3 includes an amplifier circuit 11 that amplifies the potential (data) of the BL line connected thereto.
  • the sense amplifier 3 further includes an additional capacitor and a capacitor for connecting the additional capacitor to the BL line in order to switch the parasitic capacitance of the BL line between the high reliability region 8 and the normal region 9 in the memory region 2.
  • An additional switch 12 and a capacitance additional switch selection line 22 are included.
  • the method of selecting a memory cell in the high reliability region 8 is different from that in the first embodiment.
  • one word driver 15 and 13 per word is installed in both the normal area 9 and the high reliability area 8 in the memory area 2.
  • the normal region 9 and the high reliability region 8 have a configuration in which one WL, WL_HQ line connected to the outputs of the word drivers 15 and 13 selects the memory cells 10 and 18.
  • one cell plate driver 16 and 14 is installed per word.
  • the normal region 9 and the high reliability region 8 have a configuration in which one CP, CP_HQ line connected to the outputs of the cell plate drivers 16 and 14 selects the memory cells 10 and 18.
  • the memory cell 18 in the high reliability region 8 has a configuration in which the charge storage portions of the cell 17 and the cell 21 adjacent along the WL_HQ line and the CP_HQ line are directly connected without a switch. ing.
  • FIG. 7 shows a cross-sectional structure of the directly connected memory cell 18.
  • the electrodes A2 and A1 constituting the charge storage portion of the adjacent cells 17 and 21 in the high reliability region 8 are connected to each other by the connection electrode D. That is, the normal region 9 has a structure in which the electrodes A2 and A1 are not connected as shown in FIG. 8 in the structure of the adjacent cells 17 and 21, whereas the high reliability region 8 is adjacent to the memory cell electrode. It has a structure shared and connected between cells. In the figure, a path through which charges are transferred to the BL line is indicated by a broken line arrow.
  • the electrode A1 constituting the charge storage unit is connected to the XBL2 and BL0 lines (bit lines) via the diffusion layers B1 and C1 (transistors).
  • the electrode A2 constituting the charge storage portion of another cell is connected to the BL1 and XBL1 lines (bit lines) via the diffusion layers B2 and C2 (transistors).
  • the electrodes A2 and A1 are connected to each other via the connection electrode D, so that BL1, XBL1 are connected via the common diffusion layers B2 and C2 (transistors). Connected to the line.
  • the high reliability region 8 When the high reliability region 8 is selected based on an address input from the outside, one word driver 13 and one cell plate driver 14 in the high reliability region 8 are activated, and the WL_HQ signal, CP_HQ Signal is output.
  • the memory cell 18 is selected by these WL_HQ signal and CP_HQ signal.
  • the data input from the outside is transferred to the sense amplifier 3 and written into the selected memory cell 18 via the BL line pair.
  • the memory cell 18 in the high reliability region 8 has a configuration in which two adjacent cells 17 and 21 are connected along the WL_HQ and CP_HQ lines as described above. That is, data is written into the memory cell 18 having a capacity equivalent to a plurality of cells (at this time, the same data is stored in the plurality of cells 17 and 21 connected to each BL line pair (BL / XBL line) and simultaneously selected). Is written).
  • the number of operation of the sense amplifier 3 differs depending on whether the selected region is the normal region 9 or the high reliability region 8.
  • the sense amplifiers (A and B in FIG. 6) operate in units of blocks selected in the memory area 2, but when the high reliability area 8 is selected, the memory area Sense amplifier 3 connected to the BL line to which the memory cell 18 to which the cells 17 and 21 are connected by the WL_HQ line and the CP_HQ line is connected (block B in FIG. 6). Only operate for data write and read operations.
  • the read operation itself when the normal area 9 is selected based on the address input from the outside is exactly the same as in the first embodiment.
  • the word driver 13 and one cell plate driver 14 of one high reliability region 8 are activated, and the WL_HQ signal, CP_HQ A signal is output.
  • the memory cells 18 having a capacity corresponding to a plurality of memory cells are selected, the retained data is read as a voltage added to the BL / XBL lines connected to the memory cells 18.
  • control of the capacity addition switch 12 is the same as in the first embodiment.
  • the memory cell 18 has a configuration in which two cells 17 and 21 adjacent to each other along the WL_HQ and CP_HQ lines are connected. Therefore, a plurality of WL_HQ lines and CP_HQ lines for selecting the memory cell 18 are driven. Since there is no need, it is possible to easily achieve both low power consumption and high reliability area 8 installation.
  • sense amplifiers selected in the memory region 2 in order to match the parasitic capacitances of the bit lines (BL / XBL lines) to each other.
  • a capacity addition switch 12 may be installed.
  • the gate of the capacitance addition switch 12 of the sense amplifier (A in FIG. 6) connected to the BL line not connected to the memory cell 18 is set to VSS.
  • the cell 17 and the memory cell 18 are not limited to being connected by the connection electrode D as described above, but may be connected by the connection diffusion layer D as shown in FIG.
  • the electrode A1 constituting the charge storage portion of the cells 17 and 21 is connected to the diffusion layer C2 from the diffusion layers B1 and C1 (transistors) via the connection diffusion layer D, and is the same as the electrode A2. It is connected to the BL1 line. Even in such a connection, when a memory cell 18 having a capacity corresponding to a plurality of memory cells 18 is selected, the stored data is read as a voltage added to the BL / XBL line to which the data is connected. The effects are the same.
  • FIG. 10 shows a detailed configuration of the memory area 2, the sense amplifier 3, the word driver 4, and the cell plate driver 5 of FIG.
  • the sense amplifier 3 includes an amplifier circuit 11 that amplifies the potential (data) of the BL line connected thereto.
  • the sense amplifier 3 further includes an additional capacitor and a capacitor for connecting the additional capacitor to the BL line in order to switch the parasitic capacitance of the BL line between the high reliability region 8 and the normal region 9 in the memory region 2.
  • An additional switch 12 and a capacitance additional switch selection line 22 are included.
  • the memory cell selection method in the high reliability region 8 is different from those in the first and second embodiments.
  • one word driver 13 is installed for each word in the high reliability area 8 in the memory area 2.
  • the high reliability region 8 has a configuration in which one WL_HQ line connected to the output of the word driver 13 selects the memory cell 18.
  • one cell plate driver 14 is installed per word.
  • the high reliability region 8 has a configuration in which one CP_HQ line connected to the output of the cell plate driver 14 branches into two CP_HQ1 and CP_HQ2 lines that select the memory cell 18.
  • one WL line for selecting the memory cell 18 is connected to the output of one word driver 15 as in FIG. 2.
  • one CP line for selecting a memory cell is also connected to the output of one cell plate driver 16.
  • the memory cell 18 in the high reliability region 8 has a configuration in which the charge storage portions of the cell 17 and the cell 21 adjacent along the BL line are directly connected without a switch.
  • FIG. 11 shows a cross-sectional configuration of the directly connected memory cell 18.
  • the electrodes A2 and A1 constituting the charge storage part of the adjacent cells 17 and 21 in the high reliability region 8 are connected by the connection electrode D. That is, the normal region 9 has a structure in which the electrodes A2 and A1 are not connected as shown in FIG. 12 in the structure of the adjacent cells 17 and 21, whereas the high reliability region 8 is as shown in FIG.
  • the memory cell electrode is shared and connected between adjacent cells.
  • a path through which charges are transferred to the BL line is indicated by a broken line arrow.
  • the electrode A1 constituting the charge storage section is connected to the BL and XBL lines (bit lines) via the diffusion layers B1 and C1 (transistors). Further, the electrode A2 constituting the charge storage part of another cell is connected to the BL and XBL lines (bit lines) via the diffusion layers B2 and C2 (transistors). However, the transistor is selectively turned on, and the electrodes A1 and A2 are not simultaneously connected to the BL and XBL lines.
  • connection electrode D since the electrodes A1 and B2 are connected to each other via the connection electrode D, BL and XBL are connected via the common diffusion layers B2 and C2 (transistors). Connected to the line simultaneously.
  • the high reliability region 8 When the high reliability region 8 is selected based on an address input from the outside, one word driver 13 and one cell plate driver 14 in the high reliability region 8 are activated, and the WL_HQ signal, CP_HQ Signal is output.
  • the CP_HQ signal branches into a CP_HQ1 signal and a CP_HQ2 signal in order to apply a voltage to the cell plates that constitute the charge storage portions of the cells 17 and 21 connected adjacently along the BL line.
  • the memory cell 18 in the high reliability region 8 is selected by the WL_HQ signal, the CP_HQ1 signal, and the CP_HQ2 signal.
  • the data input from the outside is transferred to the sense amplifier 3 and written into the selected memory cell 18 via the BL line pair.
  • the memory cell 18 in the high reliability region 8 has a configuration in which two adjacent cells 17 and 21 are connected along the BL line as described above. That is, data is written into the memory cell 18 having a capacity equivalent to a plurality of cells (at this time, the same data is stored in the plurality of cells 17 and 21 connected to each BL line pair (BL / XBL line) and simultaneously selected). Is written).
  • the read operation itself when the normal area 9 is selected based on the address input from the outside is exactly the same as in the first embodiment.
  • the word driver 13 and one cell plate driver 14 of one high reliability region 8 are activated, and the WL_HQ signal, CP_HQ A signal is output.
  • the CP_HQ signal branches into a CP_HQ1 signal and a CP_HQ2 signal in order to apply a voltage to the cell plates that constitute the charge storage portions of the cells 17 and 21 connected adjacently along the BL line.
  • the memory cell 18 in the high reliability region 8 is selected by the WL_HQ signal, the CP_HQ1 signal, and the CP_HQ2 signal.
  • the cell 17 in the high reliability region 8 is connected to the BL line via a switching transistor driven by the WL_HQ signal.
  • the cell 21 in the memory cell 18 is also connected to the BL line through a common switch transistor connecting the cell 17 and the BL line.
  • the WL line for selecting the switch transistor that directly connects the cell 21 and the BL line is set to the VSS potential.
  • the stored data is read as a voltage added to the BL / XBL line to which the data is connected.
  • control of the capacity addition switch 12 is the same as in the first embodiment.
  • the memory cell has a configuration in which two adjacent cells are connected along the BL line.
  • only one WL line is required to select the memory cell, and it is not necessary to drive a plurality of cells. Therefore, it is possible to easily achieve both low power consumption and high reliability area 8 installation.
  • the cell 17 and the memory cell 18 are not limited to being connected by the connection electrode D as described above, but may be connected by the connection diffusion layer D as shown in FIG.
  • the electrode A1 constituting the charge storage portion of the cells 17 and 21 is connected to the diffusion layer B2 from the diffusion layer B1 through the connection diffusion layer D, and thus connected to the electrode A2.
  • BL and XBL lines are connected via diffusion layers B2 and C2 (transistors). Even in such a connection, when a memory cell 18 having a capacity corresponding to a plurality of memory cells 18 is selected, the stored data is read as a voltage added to the BL / XBL line to which the data is connected. The effects are the same.
  • FIG. 14 shows a functional block configuration of the FeRAM according to the fourth embodiment of the present invention.
  • This embodiment includes a memory control circuit 1 (including an address input circuit), a memory area 2, a sense amplifier 3, an IO circuit 6, and a column decoder 7.
  • the memory area 2 includes a normal memory area 42 and a highly reliable memory area 52.
  • the sense amplifier 3 includes a normal memory area sense amplifier 43 and a highly reliable memory area sense amplifier 53.
  • the high-reliability memory area sense amplifier 53 includes an additional capacitor, a capacitor additional switch for connecting the additional capacitor to the BL line, and a capacitor additional switch. And a selection line.
  • the configuration is such that the gate length of the transistor constituting the amplifier circuit is long, the gate width is widened, and a small potential difference can be detected. It is characterized by that.
  • the normal memory area 42 includes a normal memory area word driver 44 and a normal memory area cell plate driver 45 in addition to a dedicated normal memory area sense amplifier 43.
  • the high reliability memory area 52 includes a dedicated high reliability memory area sense amplifier 53, a high reliability memory area word driver 54, and a high reliability memory area cell plate driver 55.
  • the memory control circuit 1 (including the address input circuit), the IO circuit 6, and the column decoder 7 have the functions described in the first embodiment.
  • the normal memory area 42 and the high reliability memory area 52 constituting the memory area 2 are configured in the same manner as the normal area 9 and the high reliability area 8 described in the first, second, or third embodiment.
  • the data writing operation and the reading operation in this embodiment are the same as those described in the first, second, or third embodiment.
  • the high-reliability memory area sense amplifier 53 can be configured so that a minute potential difference can be detected more easily by using a dedicated power supply that supplies a power supply voltage different from that of the normal memory area sense amplifier 43.
  • Embodiment 5 of the Invention The fifth embodiment of the present invention will be described below with reference to the drawings.
  • FIG. 15 shows a configuration of a semiconductor integrated circuit using the nonvolatile semiconductor memory device according to the fifth embodiment of the present invention.
  • a command generation unit 62a and an address generation unit 62b are provided.
  • the memory circuit 60 and the power supply potential generation circuit 61 are configured by a chip control circuit 62 for supplying a command COM for instructing an operation and an address signal for instructing an operation destination.
  • the memory circuit 60 has the same configuration as that of any of the first to fourth embodiments, and further has the following characteristics.
  • the memory circuit 60 includes an amplifier circuit 11 that amplifies data read from the memory cells 10 and 18 that hold data, and a data write circuit 63 that writes data to the memory cell via the BL line.
  • a sense amplifier 3 is provided.
  • the amplifier circuit 11 operates at the power supply potential VDD2, and the data write circuit 63 operates at the power supply potential VDD3.
  • the highest potential of the cell plate line signal (CP signal) which is a signal for selecting the memory cells 10 and 18 and reading data is the power supply potential VDD3, and the cell plate drivers 14 and 16 which are the generation circuits operate at the power supply potential VDD3. .
  • the memory control circuit 1 that controls the sense amplifier 3, the cell plate drivers 14, 16 and the word drivers 13, 15 by an external command and address operates at the power supply potential VDD1.
  • the area designation signal SIG 1 is transferred from the chip control circuit 62 to the power supply potential generation circuit 61.
  • normal operation specification potentials are generated as VDD1 / VDD2 / VDD3 / VPP, and each part of the memory circuit 60 operates at this potential.
  • the area designation signal SIG2 is transferred from the chip control circuit 62 to the power supply potential generation circuit 61.
  • VDD1 / VDD2 / VDD3 / VPP a potential different from the normal operation specification is generated, and each part of the memory circuit 60 operates at this potential. That is, VDD2 is set to a low voltage (for example, a specified minimum potential or a lower potential), VDD3 and VPP are set to a high voltage (for example, a specified maximum potential or a higher potential), and the power supply potential generating circuit 61 to the memory circuit 60 are set. To be supplied.
  • the memory control circuit 1 operates at the power supply potential VDD1, and the activation signals of the word driver 4 and the cell plate driver 5 are output.
  • the cell plate driver 5 operates at a high voltage in order to apply a higher voltage to the memory cells 10 and 18 in order to read the data held in the memory cells 10 and 18 once, and outputs a high-potential CP signal.
  • the word driver 4 operates at a high voltage (VDD2 + threshold potential (Vt) of the switch transistor) in order to sufficiently transmit the data held in the memory cells 10 and 18 to the BL line, and a WL signal having this potential is output. .
  • the memory cells 10 and 18 are selected by these WL signal and CP signal.
  • the written data is read from the selected memory cells 10 and 18 to the BL line as a voltage and transferred to the sense amplifier 3 connected to the BL line.
  • the sense amplifier 3 operates at a lower potential than usual when amplifying this voltage. As a result, the sense amplifier can be operated by correctly detecting a minute potential read to the BL line, and can be held in the sense amplifier.
  • write data input from the outside is transferred to the amplifier circuit 11 of the sense amplifier 3 selected by the column decoder based on the input address through the IO unit, and the read data held previously is rewritten. It is done. Thereafter, the power supply potential VDD3 of the data write circuit 63 in the sense amplifier 3 is set to a high potential so that the rewritten data is transferred and written to the memory cells 10 and 18 via the BL line.
  • the write data is transferred to the memory cell via the BL line by the data write circuit 63 operating at the high potential VDD3, and is transferred to the memory cells 10 and 18 selected by the WL signal and CP signal, which are also high potential at the transfer destination. Written at high potential.
  • the memory control circuit Based on the command COM and address input from the chip control circuit 62, the memory control circuit operates at the power supply potential VDD1, and activation signals for the word driver 4 and the cell plate driver 5 are output. Since the cell plate driver 5 once reads the data held in the memory cells 10 and 18, the cell plate driver 5 operates at a high voltage to apply a higher voltage to the memory cells 10 and 18, and a high potential CP signal is output.
  • the word driver 4 operates at a high voltage (VDD2 + threshold potential (Vt) of the switch transistor) in order to sufficiently transmit the data held in the memory cells 10 and 18 to the BL line, and a WL signal having this potential is output. .
  • the memory cells 10 and 18 are selected by these WL signal and CP signal.
  • the written data is read from the selected memory cells 10 and 18 to the BL line as a voltage and transferred to the sense amplifier 3 connected to the BL line.
  • the sense amplifier operates at a lower potential than usual when amplifying this voltage. Thereby, the sense amplifier can correctly detect and hold the minute potential read to the BL line.
  • the amplifier circuit 11 of the sense amplifier 3 is selected by the column decoder 7 based on the input address.
  • the selected amplifier circuit 11 transfers the held read data to the IO circuit operating at the power supply potential VDD1, and the read data is output to the outside through the IO circuit.
  • the read data held by the sense amplifier 3 is transferred to the memory cells 10 and 18 through the BL line and written again. Even when the data is written again, the power supply potential VDD3 of the data write circuit 63 in the sense amplifier 3 is set to a high potential.
  • This rewritten data is transferred to the memory cells 10 and 18 via the BL line by the data write circuit 63 operating at the high potential VDD3, and the memory selected by the WL signal and CP signal, which are also high potentials of the transfer destination.
  • the cells 10 and 18 are written with a high potential.
  • the operating voltage of the memory circuit 60 is set when the operation is instructed to the high reliability region 8 so that the cell application voltage (VDD2) is high and the sense amplifier voltage (VDD2) is low in the read operation. Is optimized, the retention characteristic of the data retained in this area is dramatically improved.
  • an operation instruction to the high-reliability region 8 is more effective when it is executed when the power is turned on in the semiconductor integrated circuit.
  • the basic data that defines the operation of the memory circuit 60 and the entire chip and the data for security authentication are held, so that the advantage of using this area becomes high. Due to the peculiarities of these data, they are rarely rewritten after being retained once, and since the data is required at the start of operation, it is often required as a usage condition that it is read at power-on. .
  • the chip control circuit 62 may have a power supply potential detection function.
  • the chip control circuit 62 monitors the potential of the external power supply VCC, detects whether the chip is powered on, and transfers the command signal POR to the memory circuit 60 and the power supply potential generation circuit 61 when the power is turned on. In response to this POR, the memory circuit 60 sets the operation area to the high reliability area 8.
  • the power supply potential generation circuit 61 increases the generation potential of the power supply potentials VDD1, VDD2, VDD3, and VPP, increases the read data amount of the memory cell 18 as described above (the potential output to the BL line is high), and rewrites. Then, the potential is set such that the amount of stored data (charge) is increased and the sense amplifier can detect the read data with higher sensitivity.
  • the FeRAM as the nonvolatile semiconductor memory is taken as an example, but the read data amount (voltage) is also applied to other nonvolatile memories, volatile memories such as SRAM and DRAM. As a result, the data retention characteristics are improved and the circuit area is reduced.
  • the semiconductor memory device can reduce the area in which data is not lost due to, for example, high-temperature processing stress due to the reduction of the decoding circuit, and variations in cell characteristics due to the use of a cell having the same size as a normal cell.
  • By reducing the power consumption it is possible to establish a data retention guarantee by ensuring the amount of read data (voltage) in combination with low power consumption, and in particular, such as a nonvolatile semiconductor memory device that needs to retain high security data It is useful as a semiconductor memory device or the like.

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Abstract

　高信頼性データ格納領域の読み出し動作マージンを拡大して、保持データが読み出せないエラーが発生しがちなのを防止する。　共通のビット線に接続される複数のメモリセルと、前記メモリセルを選択する選択線と、前記選択線を駆動する駆動回路と、選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅するセンスアンプとを備えた半導体記憶装置において、前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有し、前記第１の領域からの読み出しが行われる場合に、第２の領域よりも多くの前記選択線が、共通の駆動回路により同時に駆動されて、第２の領域よりも多くのメモリセルが同時に選択され、前記同時に選択されたメモリセルの記憶内容に応じて前記共通のビット線に生じる電圧が、前記センスアンプによって増幅される。

Description

半導体記憶装置、および半導体集積回路
　この発明は、不揮発性半導体メモリ装置等である半導体記憶装置に関するもので、特に例えば高温熱処理後もデータを保持できる強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）等とそれを用いた半導体集積回路に関する。
　近年、ＦｅＲＡＭ、ＦＲＡＭ（Ferroelectric Random Access Memory ）、ＥＰＲＯＭ（Erasable and Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory）などの不揮発性半導体メモリが注目されている。
　これらのメモリ装置においては、プロセスの微細化、搭載容量の増加、低電圧化が進んでおり、ビット単位での保持電荷量が減少しており、高温下環境などではさらに保持電荷量が低下し、保持データが読み出せないエラーが発生してきている。
　従来のメモリ装置においては、このエラーに対して、データの２重化やパリティチェックによるエラー検出、または、多数決判定回路やＥＣＣ回路によるエラー訂正等の対策が行われていた。
　なお、本発明に関連のある従来技術として、例えば、下記に示す特許文献１が知られている。この半導体メモリでは、複数のメモリセクタ中の特定のメモリセクタが高信頼性領域として設定される。該領域においては書き込みが行われる際に２個以上のメモリセルに対して同時に書き込みが行われる。読み出しの際には同時に書き込みされた前記メモリセルが同時に読み出される。
　これは、書き換え可能回数増加が可能で、かつ、保持時間が長くなってもセル電流の低下が少ない不揮発性半導体メモリ装置についての技術である。上記のようにすることで各メモリセルのセル電流が加算される。高信頼性領域のメモリセクタの大きさは、外部から調整される。
　ここでは、２個以上のメモリセルに対する同時書き込み／読み出し制御、及び、メモリセクタの大きさ調整は、アドレスデコーダに入力されるアドレス信号の論理処理の組み換えで実施されている。
　また、更に本発明に関連のある従来技術として、例えば、下記に示す特許文献２が知られている。この半導体メモリでは、メモリ領域内に互いに異なる仕様の領域が設置され、所望の仕様に応じた領域が選択される。
　この技術では、同一セル構成からなるメモリ領域内が、内部の動作タイミング仕様によって揮発モードの動作仕様の第１のメモリ領域と、不揮発モードの動作仕様の第２のメモリ領域とに区分される。動作切換回路からの出力信号に基づき、動作制御回路にてプレート線への電圧印加時間が制御され、第１のメモリ領域（揮発モード動作）、または第２のメモリ領域（不揮発モード動作）が選択され、アクセスされる。
　また、本発明に関連ある従来技術として、例えば、下記に示す特許文献３が知られている。この誤り訂正機能付き半導体メモリは、３個以上の奇数個のメモリセルを有するメモリセルアレイ部とメモリセルアレイ部毎の多数決回路を用いることにより、メモリセルのエラーを訂正するものである。
特開平１１－９６７８１号公報 特開２００７－０７３１４１号公報 特開平６－５２６９７号公報
　しかしながら、特許文献１では、２個以上のメモリセル同時選択を、アドレスデコーダに入力されるアドレス信号の論理処理の組み換えで実施するため、そのようなアドレスデコード機能をもたらすためのデコード回路が必要なため、デコード回路規模が増加する。
　また、特許文献２では、単独ビットのメモリセルへのデータ書き込み／読み出しとなる為、ビット単位のメモリセルの特性によってデータ保持特性が決まり、タイミング仕様の切換だけでは、特にデータ保持後のストレス（高温処理など）のデータ消失を回避できない（正しく読み出せるデータを確保できない）。
　さらに、特許文献３では、エラー検出だけでは、訂正可能以上のエラーを訂正することはできない。
　また、多ビットのエラー訂正を行うためには、エラー訂正のための複雑な回路が必要となる。
　また、特許文献３の誤り訂正機能付き半導体メモリは、３個以上の奇数個のメモリセルを有するメモリセルアレイ部とメモリセルアレイ部毎の多数決回路が必要となる。
　本発明は、例えば上述した問題点を解決するためになされたものであり、小面積の高信頼性データ格納領域を設置し、かつ、同領域の読み出し動作マージンを拡大する方法を提供すること等を目的とする。
　第１の発明の例は、
　共通のビット線に接続される複数のメモリセルと、
　前記メモリセルを選択する選択線と、
　前記選択線を駆動する駆動回路と、
　選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅するセンスアンプと、
　を備えた半導体記憶装置であって、
　前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有し、
　前記第１の領域からの読み出しが行われる場合に、第２の領域よりも多くの前記選択線が、共通の駆動回路により同時に駆動されて、第２の領域よりも多くのメモリセルが同時に選択され、
　前記同時に選択されたメモリセルの記憶内容に応じて前記共通のビット線に生じる電圧が、前記センスアンプによって増幅されることを特徴とする。
　第２の発明の例は、
　共通のビット線に接続される複数のメモリセルと、
　前記メモリセルを選択する選択線と、
　前記選択線を駆動する駆動回路と、
　選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅するセンスアンプと、
　を備えた半導体記憶装置であって、
　前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有し、
　前記第１の領域からの読み出しが行われる場合に、共通のビット線に接続される、前記第２の領域よりも多くの前記メモリセルが、前記駆動回路により駆動される単一の前記選択線によって選択され、
　前記同時に選択されたメモリセルの記憶内容に応じて前記共通のビット線に生じる電圧が、前記センスアンプによって増幅されることを特徴とする。
　第３の発明の例は、
　共通のビット線に接続される複数のメモリセルと、
　前記メモリセルを選択する選択線と、
　前記選択線を駆動する駆動回路と、
　を備えた半導体記憶装置であって、
　前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有するとともに、
　さらに、それぞれ、前記第１、または第２の領域に対応して設けられ、選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅する第１、および第２のセンスアンプを備え、
　前記センスアンプは、互いに異なる増幅能力を有していることを特徴とする。
　本発明によれば、例えば、以下のような効果が得られる。
　１）高信頼性領域からの読み出しデータ量（電圧）を増大させるために複数個のセルへ同じデータを書き読みするための複数セル選択方法について工夫することで、デコード回路の削減ができ、高温処理ストレスなどによるデータが消失しない領域を小面積で実現できる。
　２）高信頼性領域からの読み出しデータ量（電圧）を増大させるために、通常セルと同じ大きさの複数のセルからの読み出しデータ（信号）を１つのセルからの読み出しデータのように扱うことで、セル特性のばらつきを抑えられ、かつ、動作回路負荷を低減できることから、安定した読み出しデータ量（電圧）確保と低消費電力化が図れる。
　３）高信頼性領域からの読み出しデータ（電圧）を感度よく検知するようにして、センスアンプ面積の増加を最小限に抑えて、特に高信頼性領域の読み出し動作マージンを拡大できるので、小面積化と高いデータ信頼性保証が実現できる。
　４）半導体記憶装置を有するセットの電源電位発生回路がメモリ回路の動作領域に合わせて供給電位を最適化することで、特にメモリ回路内の高信頼性領域の保持電荷量、そして、読み出し電荷量を多くできる。
図１は、実施形態１のＦｅＲＡＭの概略構成を示すブロック図である。 図２は、同、具体的な構成を示す回路図である。 図３は、同、書き込み動作を示すタイミングチャートである。 図４は、同、読み出し動作を示すタイミングチャートである。 図５は、実施形態１の変形例の具体的な構成を示す回路図である。 図６は、実施形態２のＦｅＲＡＭの詳細な構成を示す回路図である。 図７は、同、高信頼性領域の配線構造を示す断面図である。 図８は、同、通常領域の配線構造を示す断面図である。 図９は、実施形態２の変形例の高信頼性領域の配線構造を示す断面図である。 図１０は、実施形態３のＦｅＲＡＭの詳細な構成を示す回路図である。 図１１は、同、高信頼性領域の配線構造を示す断面図である。 図１２は、同、通常領域の配線構造を示す断面図である。 図１３は、実施形態３の変形例の高信頼性領域の配線構造を示す断面図である。 図１４は、実施形態４のＦｅＲＡＭの概略構成を示すブロック図である。 図１５は、実施形態５の半導体集積回路の概略構成を示すブロック図である。 図１６は、同、ＦｅＲＡＭの詳細な構成を示す回路図である。 図１７は、同、各部に供給される電源電圧の例を示す説明図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については適宜同一の符号を付して説明を省略する。
　《発明の実施形態１》
　まず、本発明の第１の実施の形態の構成について説明する。
　図１は、この発明の第１の実施の形態によるＦｅＲＡＭの機能ブロック構成を示している。
　本実施の形態は、メモリ制御回路１（アドレス入力回路を含む）、メモリ領域２、センスアンプ３、ワードドライバ４、セルプレートドライバ５、ＩＯ回路６、およびコラムデコーダ７を備える。
　メモリ領域２は、強誘電体メモリセル（以下「メモリセル」という。）１０、およびメモリセル１８をマトリクス配列して構成されている。
　特にメモリ領域２に、高信頼性領域８と通常領域９が設置されることを特徴としている。
　次に、本実施の形態の動作について説明する。
　最初に、本実施の形態におけるデータの書き込みの動作について説明する。
　まず、外部から入力されたコマンドとアドレスを基に、メモリ制御回路１から、ワードドライバ４、およびセルプレートドライバ５の起動信号が出力される。そして、ワードドライバ４からは、ＷＬ，ＷＬ＿ＨＱ線（ワード線）にＷＬ，ＷＬ＿ＨＱ信号が出力され、セルプレートドライバ５からは、ＣＰ，ＣＰ＿ＨＱ線（セルプレート線）にＣＰ，ＣＰ＿ＨＱ信号が出力される。これらのＷＬ，ＷＬ＿ＨＱ信号とＣＰ，ＣＰ＿ＨＱ信号によってメモリセル１０，１８が選択される。選択されたメモリセル１０，１８からは、書き込まれていたデータが電圧としてＢＬ線（ビット線）に読み出され、このＢＬ線に繋がったセンスアンプ３に転送される。センスアンプ３は、この電圧を増幅し、読み出しデータとして保持する。
　一方、外部から入力された書き込みデータは、ＩＯ回路６を介し、入力されたアドレスを基にコラムデコーダ７によって選択されたセンスアンプ３に転送され、先に保持されていた読み出しデータが書き換えられる。この後、書き換えられたデータがＢＬ線を介してメモリセル１０，１８に転送され、書き込まれる。
　次に、本実施の形態におけるデータの読み出しの動作について説明する。
　まず、外部から入力されたコマンドとアドレスを基に、メモリ制御回路１から、ワードドライバ４、およびセルプレートドライバ５の起動信号が出力される。ワードドライバ４からはＷＬ，ＷＬ＿ＨＱ信号が出力され、セルプレートドライバ５からはＣＰ，ＣＰ＿ＨＱ信号が出力される。これらのＷＬ，ＷＬ＿ＨＱ信号とＣＰ，ＣＰ＿ＨＱ信号によってメモリセル１０，１８が選択される。選択されたメモリセル１０，１８からは、書き込まれていたデータが電圧としてＢＬ線に読み出され、このＢＬ線に繋がったセンスアンプ３に転送される。センスアンプ３はこの電圧を増幅し、読み出しデータとして保持する。
　次に、入力されたアドレスを基にコラムデコーダ７によってセンスアンプ３が選択される。選択されたセンスアンプ３は保持していた読み出しデータをＩＯ回路６に転送し、読み出しデータはＩＯ回路６を介して外部に出力される。
　図２は、図１のメモリ領域２、センスアンプ３、ワードドライバ４、およびセルプレートドライバ５の詳細な構成を示している。
　センスアンプ３は、これに繋がっているＢＬ線の電位（データ）を増幅する増幅回路１１を含んでいる。センスアンプ３は、さらに、メモリ領域２の内の高信頼性領域８と通常領域９とでＢＬ線の寄生容量を切り替える為に、付加容量と、この付加容量をＢＬ線に接続するための容量付加スイッチ１２と、容量付加スイッチ選択線２２とを含んでいる。
　メモリ領域２の内の高信頼性領域８には、１ワードあたり１つのワードドライバ１３が設置されている。高信頼性領域８は、このワードドライバ１３の出力（出力ノード）に接続される１本のＷＬ＿ＨＱ線（高信頼性領域８用のワード線）が、メモリセル１８を選択する２本のＷＬ＿ＨＱ線に分岐する構成を有している。同様にメモリセル１８を選択するＣＰ＿ＨＱ線（高信頼性領域８用のセルプレート線）についても、ひとつのセルプレートドライバ１４が設置されている。高信頼性領域８は、このセルプレートドライバ１４の出力に接続される１本のＣＰ＿ＨＱ線が、メモリセル１８を選択する２本のＣＰ＿ＨＱ線に分岐する構成を有している。
　一方、メモリ領域２の内の通常領域９では、メモリセル１０を選択する１ワードあたり１本のＷＬ線（通常領域９用のワード線）が１つのワードドライバ１５の出力に接続されている。同様にメモリセル１０を選択する１本のＣＰ線（通常領域９用のセルプレート線）もまた、１つのセルプレートドライバ１６の出力に接続されている。
　次に図２の構成での、通常領域９、及び、高信頼性領域８のデータの書き込み動作について図３を用いて説明する。
　外部から入力されたアドレスに基づいて通常領域９が選択された場合には、通常領域９のワードドライバ１５、およびセルプレートドライバ１６が起動され、ＷＬ信号とＣＰ信号が出力される。これらのＷＬ信号とＣＰ信号によって、ＷＬ線およびＣＰ線に繋がった１組のメモリセル１０が選択される。各メモリセル１０は２つのセル１７から構成されており、ひとつのデータを相補的に保持する（ＢＬ線、および、その相補ビット線であるＸＢＬ線につながったセルで保持）。この相補的にひとつのデータを保持したメモリセル１０が各ＢＬ線対（ＢＬ／ＸＢＬ線）に対して１つだけ選択される。外部から入力されたデータはセンスアンプ３に転送され、ＢＬ線対を介して、選択されたメモリセル１０へ書き込まれる。
　外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、高信頼性領域８のワードドライバ１３、およびセルプレートドライバ１４が起動され、ＷＬ＿ＨＱ信号とＣＰ＿ＨＱ信号が出力される。これらのＷＬ＿ＨＱ信号とＣＰ＿ＨＱ信号によって各ＢＬ線対（ＢＬ／ＸＢＬ線）に対して１つのメモリセル（高信頼性領域８のメモリセル）１８が選択される。
　高信頼性領域８の各メモリセル１８は複数（ここでは２つ）の通常領域９と同様のメモリセル１０から構成されている。各メモリセル１０は２つのセル１７から構成されている。このメモリセル１８もまた、ひとつのデータを相補的に保持する（ＢＬ線、および、その相補ビット線であるＸＢＬ線につながったセルで保持）。
　すなわち、高信頼性領域８では、各ＢＬ線対（ＢＬ／ＸＢＬ線）に対して複数のメモリセル１０が同時に選択される。外部から入力されたデータはセンスアンプ３に転送され、ＢＬ線対を介して、選択されたメモリセル１８へ書き込まれる。すなわち、各ＢＬ線対（ＢＬ／ＸＢＬ線）に接続され、同時に選択される複数分のメモリセル１０には同じデータが書き込まれる。
　次に図２の構成での、通常領域９、及び、高信頼性領域８のデータの読み出し動作について図４を用いて説明する。
　外部から入力されたアドレスに基づいて通常領域９が選択された場合には、通常領域９のワードドライバ１５、およびセルプレートドライバ１６が起動され、ＷＬ信号とＣＰ信号が出力される。これらのＷＬ信号とＣＰ信号によって、ＷＬ線およびＣＰ線に繋がった１組のメモリセル１０が選択される。選択されたメモリセル１０からは、保持されていた相補のデータが、それぞれメモリセル１０に繋がるＢＬ／ＸＢＬ線に、セルのひとつ分の電圧として読み出されてくる。
　外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、ひとつの高信頼性領域８のワードドライバ１３、およびひとつのセルプレートドライバ１４が起動され、ＷＬ＿ＨＱ信号とＣＰ＿ＨＱ信号が出力される。これらのＷＬ＿ＨＱ信号とＣＰ＿ＨＱ信号によって、それぞれ複数のメモリセル１０を含む１組のメモリセル１８が選択される。すなわち、各ＢＬ線対に対しては、複数のメモリセル１０が同時に選択されることにより、保持されていたデータが、それぞれメモリセル１８に繋がるＢＬ／ＸＢＬ線に複数分加算（合成）された電圧（電位差）として読み出されてくる。
　また、高信頼性領域８が選択されて、それぞれ複数のメモリセル１０を含む１組のメモリセル１８からそれぞれＢＬ／ＸＢＬ線にデータが読み出される場合には、メモリセル１８からの読み出し電圧（電位差）が最大になるように、センスアンプ３内の付加容量をＢＬ／ＸＢＬ線に接続するための容量付加スイッチ１２が容量付加スイッチ選択線２２でオンされ、ＢＬ／ＸＢＬ線の各寄生容量が大きくされる。
　これらにより、例えば、高温熱処理後（その処理によって保持データが減少した場合）でも、センスアンプ３でデータを検知するのに必要なデータ量、すなわち読み出し電圧を確保することが可能になる。
　さらに本構成では特に、ひとつのワードドライバ１３で、２本のＷＬ線を駆動して、それぞれ複数のメモリセル１０を含むメモリセル１８を選択し、同様に、ひとつのセルプレートドライバ１４で、２本のＣＰ線を駆動して複数のメモリセル１８を選択することから、回路規模の縮小による小面積化および低消費電力化と、高信頼性領域８の設置とを容易に両立することができる。
　なお、ここではメモリセル１０は２つのセル１７から構成されており、ひとつのデータを相補的に保持（ＢＬ線、および、その相補ビット線であるＸＢＬ線につながったセルで保持）しているが、メモリセル１０を１つのセル１７から構成し、ひとつのデータをメモリセルで相補的に保持しない構成、すなわち、例に挙げたメモリセルが２Ｔ２Ｃ（２つのトランジスタと２つのキャパシタ）で構成されるのに対し１Ｔ１Ｃ（１つのトランジスタと１つのキャパシタ）を使用しても、データの読み出し動作での読み出し電圧の加算はでき、同様の効果が得られる。
　《発明の実施形態１の変形例》
　図５は図２と同様に図１のメモリ領域２、センスアンプ３、ワードドライバ４、およびセルプレートドライバ５の詳細な構成を示している。
　メモリ領域２の内の高信頼性領域８には、１ワードあたり２つのワードドライバ１９が設置されている。メモリセル１８を選択する２本のＷＬ線がそれぞれのワードドライバ１９に接続され、そして、さらに、これらの２本のＷＬ線どうしが繋がっている。同様にメモリセルを選択する２本のＣＰ線についてもまた、２つのセルプレートドライバ２０が設置されている。メモリセル１８を選択する２本のＣＰ線がそれぞれのセルプレートドライバ２０に接続され、そして、さらに、これらの２本のＣＰ線どうしが繋がっている。
　一方、メモリ領域２の内の通常領域９では図２と同様に、メモリセル１０を選択する１ワードあたり１本のＷＬ線は１つのワードドライバ１５に接続されている。同様にメモリセル１０を選択する１本のＣＰ線もまた、１つのセルプレートドライバ１６に接続されている。
　次に図５の構成での、通常領域９、及び、高信頼性領域８のデータの書き込み動作について図３を用いて説明する。
　外部から入力されたアドレスに基づいて通常領域９が選択された場合の書き込み動作自体は、前記実施の形態１と全く同じである。
　外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、高信頼性領域８の２つのワードドライバ１９、および２つのセルプレートドライバ２０が起動され、ＷＬ＿ＨＱ１信号とＷＬ＿ＨＱ２信号と、およびＣＰ＿ＨＱ１信号とＣＰ＿ＨＱ２信号とが出力される。これらのＷＬ＿ＨＱ１信号とＷＬ＿ＨＱ２信号と、およびＣＰ＿ＨＱ１信号とＣＰ＿ＨＱ２信号とは、それぞれ、互いに接続されたＷＬ＿ＨＱ１線とＷＬ＿ＨＱ２線、またはＣＰ＿ＨＱ１線とＣＰ＿ＨＱ２線を介して伝達され、メモリセル（高信頼性領域８のメモリセル）１８が選択される。選択されたメモリセル１８に、外部から入力されたデータが書き込まれる動作自体は、実施形態１と同じである。
　次に図５の構成での、通常領域９、及び、高信頼性領域８のデータの読み出し動作について図４を用いて説明する。
　外部から入力されたアドレスに基づいて通常領域９が選択された場合の読み出し動作自体は、やはり実施形態１と全く同じである。
　外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、上記書き込み動作の場合と同じく、高信頼性領域８の２つのワードドライバ１９から出力されるＷＬ＿ＨＱ１信号とＷＬ＿ＨＱ２信号と、および高信頼性領域８の２つのセルプレートドライバ２０から出力されるＣＰ＿ＨＱ１信号とＣＰ＿ＨＱ２信号とによって、メモリセル（高信頼性領域８のメモリセル）１８が選択される。選択されたメモリセル１８に保持されているデータが読み出される動作自体は、実施形態１と同じである。
　また、容量付加スイッチ１２の制御に関しても実施形態１と同じである。
　これらにより、やはり、例えば、高温熱処理後（保持データが減少した場合）でも、センスアンプ３でデータを検知するのに必要なデータ量、すなわち読み出し電圧を確保することが可能になる。
　なお、図２、および、図５ではＷＬ＿ＨＱ線とＣＰ＿ＨＱ線が繋がる構成をとっているが、これは１つの拡散層（拡散レイヤー）で直接つながっても良いし、複数の拡散層（拡散レイヤー）を介してつながってもよい。
　《発明の実施形態２》
　まず、本発明の第２の実施の形態の構成について説明する。
　図６は、図１のメモリ領域２、センスアンプ３、ワードドライバ４、およびセルプレートドライバ５の詳細な構成を示している。
　センスアンプ３は、これに繋がっているＢＬ線の電位（データ）を増幅する増幅回路１１を含んでいる。センスアンプ３は、さらに、メモリ領域２の内の高信頼性領域８と通常領域９とでＢＬ線の寄生容量を切り替える為に、付加容量と、この付加容量をＢＬ線に接続するための容量付加スイッチ１２と、容量付加スイッチ選択線２２とを含んでいる。
　本実施の形態では、高信頼性領域８でのメモリセルの選択方法が実施形態１と異なる。
　本実施の形態では、メモリ領域２の内の通常領域９と高信頼性領域８とに共に、１ワードあたり１つのワードドライバ１５，１３が設置されている。通常領域９および高信頼性領域８は、このワードドライバ１５，１３の出力に接続される１本のＷＬ，ＷＬ＿ＨＱ線がメモリセル１０，１８を選択する構成を有している。同様にメモリセル１０，１８を選択するＣＰ線についても、１ワードあたり１つのセルプレートドライバ１６，１４が設置されている。通常領域９および高信頼性領域８は、このセルプレートドライバ１６，１４の出力に接続される１本のＣＰ，ＣＰ＿ＨＱ線がメモリセル１０，１８を選択する構成を有している。
　ここで、高信頼性領域８のメモリセル１８は、ＷＬ＿ＨＱ線、及び、ＣＰ＿ＨＱ線に沿って隣接したセル１７とセル２１との電荷蓄積部が、スイッチを介さず直接接続される構成を有している。
　図７は、この直接接続されたメモリセル１８の断面構造を示す。高信頼性領域８内の隣接したセル１７，２１の電荷蓄積部を構成する電極Ａ２とＡ１は、互いに接続電極Ｄで接続されている。すなわち、通常領域９は、隣接したセル１７，２１の構造を図８に示すように電極Ａ２とＡ１がつながっていない構成を有するのに対して、高信頼性領域８は、メモリセル電極が隣接セル間で共有され、接続される構造を有している。なお、図中では電荷がＢＬ線に転送される経路を破線矢印で示している。
　通常領域９が選択される場合には、図８に示すように、電荷蓄積部を構成する電極Ａ１は、拡散層Ｂ１、Ｃ１（トランジスタ）を介してＸＢＬ２，ＢＬ０線（ビット線）に接続される。また、他のセルの電荷蓄積部を構成する電極Ａ２は、拡散層Ｂ２、Ｃ２（トランジスタ）を介してＢＬ１，ＸＢＬ１線（ビット線）に接続される。
　一方、高信頼性領域８が選択される場合には、電極Ａ２とＡ１は、接続電極Ｄを介して互いに接続されているので、共通の拡散層Ｂ２、Ｃ２（トランジスタ）を介してＢＬ１，ＸＢＬ１線に接続される。
　次に図６から図８の構成で、通常領域９、及び、高信頼性領域８のデータの書き込み動作について説明する。
　外部から入力されたアドレスに基づいて通常領域９が選択された場合の書き込み動作自体は、前記実施の形態１と全く同じである。
　外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、高信頼性領域８の１つのワードドライバ１３、および１つのセルプレートドライバ１４が起動され、ＷＬ＿ＨＱ信号と、ＣＰ＿ＨＱ信号とが出力される。これらのＷＬ＿ＨＱ信号とＣＰ＿ＨＱ信号によってメモリセル１８が選択される。
　そして外部から入力されたデータは、センスアンプ３に転送され、ＢＬ線対を介して、選択されたメモリセル１８へ書き込まれる。高信頼性領域８のメモリセル１８は、前記のようにＷＬ＿ＨＱ、ＣＰ＿ＨＱ線に沿って隣接した２つのセル１７，２１が接続された構成を有している。すなわちセル複数分の容量を持ったメモリセル１８に、データが書き込まれる（この時、各ＢＬ線対（ＢＬ／ＸＢＬ線）に接続され、同時に選択される複数のセル１７，２１には同じデータが書き込まれる）。
　ここで、選択される領域が通常領域９と高信頼性領域８とでは、センスアンプ３の動作する数が異なる。通常領域９が選択される場合は、メモリ領域２内で選択されるブロック単位でセンスアンプ（図６中ＡとＢ）が動作するが、高信頼性領域８が選択される場合は、メモリ領域２内で選択されるブロック単位のセンスアンプ３の内、ＷＬ＿ＨＱ線とＣＰ＿ＨＱ線でセル１７，２１が接続されたメモリセル１８が接続されるＢＬ線に接続されるセンスアンプ（図６中Ｂ）のみが、データの書き込みと読み出し動作のために動作する。
　次に図６から図８の構成で、通常領域９、及び、高信頼性領域８のデータの読み出し動作について説明する。
　外部から入力されたアドレスに基づいて通常領域９が選択された場合の読み出し動作自体は、やはり実施形態１と全く同じである。
　外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、１つの高信頼性領域８のワードドライバ１３、および１つのセルプレートドライバ１４が起動され、ＷＬ＿ＨＱ信号と、ＣＰ＿ＨＱ信号が出力される。これにより、複数個分相当の容量を持ったメモリセル１８が選択されることにより、保持されていたデータが、それぞれメモリセル１８に繋がるＢＬ／ＸＢＬ線に複数分加算された電圧として読み出されてくる。
　ここで、容量付加スイッチ１２の制御に関しては実施形態１と同じである。
　これにより、やはり、例えば、高温熱処理によって保持データが減少した場合でも、センスアンプでデータを検知するのに必要なデータ量、すなわち読み出し電圧を確保することができる。
　本構成では特に、メモリセル１８はＷＬ＿ＨＱ、ＣＰ＿ＨＱ線に沿って隣接した２つのセル１７，２１を接続した構成をとっていることから、メモリセル１８を選択するＷＬ＿ＨＱ線とＣＰ＿ＨＱ線を複数駆動する必要がないことから、低消費電力化と高信頼性領域８の設置を容易に両立できる。
　また、通常領域９が選択される場合に、各ビット線（ＢＬ／ＸＢＬ線）の寄生容量を互いに同じに合わせる為に、メモリ領域２内で選択されるセンスアンプ（図６中ＡとＢ）共に容量付加スイッチ１２を設置しても良い。このときメモリセル１８に接続されないＢＬ線と繋がったセンスアンプ（図６中Ａ）の容量付加スイッチ１２のゲートはＶＳＳとされる。
　《発明の実施形態２の変形例》
　セル１７とメモリセル１８は、上記のように接続電極Ｄで接続するのに限らず、図９に示すように接続拡散層Ｄで接続するようにしてもよい。
　すなわち、同図の例では、セル１７，２１の電荷蓄積部を構成する電極Ａ１は、拡散層Ｂ１、Ｃ１（トランジスタ）から接続拡散層Ｄを介して拡散層Ｃ２に接続され、電極Ａ２と同じＢＬ１線に繋がるようになっている。このように接続される場合でも、複数個分相当の容量を持ったメモリセル１８が選択されることにより、保持されていたデータがそれぞれ繋がるＢＬ／ＸＢＬ線に複数分加算された電圧として読み出されてくる作用効果は同じである。
　《発明の実施形態３》
　まず、本発明の第３の実施の形態の構成について説明する。
　図１０は、図１のメモリ領域２、センスアンプ３、ワードドライバ４、およびセルプレートドライバ５の詳細な構成を示している。
　センスアンプ３は、これに繋がっているＢＬ線の電位（データ）を増幅する増幅回路１１を含んでいる。センスアンプ３は、さらに、メモリ領域２の内の高信頼性領域８と通常領域９とでＢＬ線の寄生容量を切り替える為に、付加容量と、この付加容量をＢＬ線に接続するための容量付加スイッチ１２と、容量付加スイッチ選択線２２とを含んでいる。
　本実施の形態では、高信頼性領域８でのメモリセルの選択方法が実施形態１、２と異なる。
　本実施の形態では、メモリ領域２の内の高信頼性領域８に、１ワードあたり１つのワードドライバ１３が設置されている。高信頼性領域８は、このワードドライバ１３の出力に接続される１本のＷＬ＿ＨＱ線がメモリセル１８を選択する構成を有している。一方、メモリセル１８を選択するＣＰ＿ＨＱ線については、１ワードあたり１つのセルプレートドライバ１４が設置されている。高信頼性領域８は、このセルプレートドライバ１４の出力に接続される１本のＣＰ＿ＨＱ線がメモリセル１８を選択する２本のＣＰ＿ＨＱ１，ＣＰ＿ＨＱ２線に分岐する構成を有している。
　メモリ領域２の内の通常領域９では図２と同様に、メモリセル１８を選択する１本のＷＬ線は１つのワードドライバ１５の出力に接続されている。同様にメモリセルを選択する１本のＣＰ線もまた、１つのセルプレートドライバ１６の出力に接続されている。
　ここで、高信頼性領域８のメモリセル１８は、ＢＬ線に沿って隣接したセル１７とセル２１との電荷蓄積部が、スイッチを介さず直接接続される構成を有している。
　図１１は、この直接接続されたメモリセル１８の断面構成を示す。高信頼性領域８内の隣接したセル１７，２１の電荷蓄積部を構成する電極Ａ２とＡ１は接続電極Ｄで接続されている。すなわち、通常領域９は、隣接したセル１７，２１の構造を図１２に示すように電極Ａ２とＡ１がつながっていない構成を有するのに対して、高信頼性領域８は、図１１に示すように、メモリセル電極が隣接セル間で共有され、接続される構造を有している。なお、図中では電荷がＢＬ線に転送される経路を破線矢印で示している。
　通常領域９が選択される場合には、電荷蓄積部を構成する電極Ａ１は、拡散層Ｂ１、Ｃ１（トランジスタ）を介してＢＬ，ＸＢＬ線（ビット線）に接続される。また、他のセルの電荷蓄積部を構成する電極Ａ２は、拡散層Ｂ２、Ｃ２（トランジスタ）を介してＢＬ，ＸＢＬ線（ビット線）に接続される。ただし、トランジスタは選択的にオンになり、電極Ａ１，Ａ２が同時にＢＬ，ＸＢＬ線に接続されることはない。
　一方、高信頼性領域８が選択される場合には、電極Ａ１、Ｂ２は、接続電極Ｄを介して互いに接続されているので、共通の拡散層Ｂ２、Ｃ２（トランジスタ）を介してＢＬ，ＸＢＬ線に同時に接続される。
　次に図１０から図１２の構成での、通常領域９、及び、高信頼性領域８のデータの書き込み動作について説明する。
　外部から入力されたアドレスに基づいて通常領域９が選択された場合の書き込み動作自体は、前記実施の形態１と全く同じである。
　外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、高信頼性領域８の１つのワードドライバ１３、および１つのセルプレートドライバ１４が起動され、ＷＬ＿ＨＱ信号と、ＣＰ＿ＨＱ信号とが出力される。ＣＰ＿ＨＱ信号は、ＢＬ線に沿って隣接し接続されているセル１７，２１の電荷蓄積部を構成するセルプレートに電圧を印加するため、ＣＰ＿ＨＱ１信号と、ＣＰ＿ＨＱ２信号とに分岐する。上記ＷＬ＿ＨＱ信号と、ＣＰ＿ＨＱ１信号と、ＣＰ＿ＨＱ２信号とで、高信頼性領域８のメモリセル１８が選択される。
　そして外部から入力されたデータは、センスアンプ３に転送され、ＢＬ線対を介して、選択されたメモリセル１８へ書き込まれる。高信頼性領域８のメモリセル１８は、前記のようにＢＬ線に沿って隣接した２つのセル１７，２１が接続された構成を有している。すなわちセル複数分の容量を持ったメモリセル１８に、データが書き込まれる（この時、各ＢＬ線対（ＢＬ／ＸＢＬ線）に接続され、同時に選択される複数のセル１７，２１には同じデータが書き込まれる）。
　次に図１０から図１２の構成での、通常領域９、及び、高信頼性領域８のデータの読み出し動作について説明する。
　外部から入力されたアドレスに基づいて通常領域９が選択された場合の読み出し動作自体は、やはり実施形態１と全く同じである。
　外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、１つの高信頼性領域８のワードドライバ１３、および１つのセルプレートドライバ１４が起動され、ＷＬ＿ＨＱ信号と、ＣＰ＿ＨＱ信号が出力される。ＣＰ＿ＨＱ信号は、ＢＬ線に沿って隣接し接続されているセル１７，２１の電荷蓄積部を構成するセルプレートに電圧を印加するため、ＣＰ＿ＨＱ１信号と、ＣＰ＿ＨＱ２信号とに分岐する。上記ＷＬ＿ＨＱ信号と、ＣＰ＿ＨＱ１信号と、ＣＰ＿ＨＱ２信号とで、高信頼性領域８のメモリセル１８が選択される。高信頼性領域８中のセル１７は、ＷＬ＿ＨＱ信号によって駆動されるスイッチングトランジスタを介してＢＬ線に繋がる。また、メモリセル１８中のセル２１も、上記セル１７とＢＬ線とを接続するスイッチトランジスタを共通に介してＢＬ線に繋がる。ここで、セル２１とＢＬ線とを直接接続するスイッチトランジスタを選択するＷＬ線はＶＳＳ電位に設定されている。
　これにより、複数個分相当の容量を持ったメモリセル１８が選択されることにより、保持されていたデータがそれぞれ繋がるＢＬ／ＸＢＬ線に複数分加算された電圧として読み出されてくる。
　ここで、容量付加スイッチ１２の制御に関しては実施形態１と同じである。
　これにより、やはり、例えば、高温熱処理によって保持データが減少した場合でも、センスアンプでデータを検知するのに必要なデータ量、すなわち読み出し電圧を確保することができる。
　本構成では特に、メモリセルはＢＬ線に沿って隣接した２つのセルを接続した構成をとっているが、メモリセルを選択するＷＬ線は１本でよく、複数本を駆動する必要がないことから、低消費電力化と高信頼性領域８の設置を容易に両立できる。
　《発明の実施形態３の変形例》
　セル１７とメモリセル１８は、上記のように接続電極Ｄで接続するのに限らず、図１３に示すように接続拡散層Ｄで接続するようにしてもよい。
　すなわち、同図の例では、セル１７，２１の電荷蓄積部を構成する電極Ａ１は、拡散層Ｂ１から接続拡散層Ｄを介して拡散層Ｂ２に接続されることにより電極Ａ２と接続され、共通に拡散層Ｂ２、Ｃ２（トランジスタ）を介してＢＬ，ＸＢＬ線に繋がるようになっている。このように接続される場合でも、複数個分相当の容量を持ったメモリセル１８が選択されることにより、保持されていたデータがそれぞれ繋がるＢＬ／ＸＢＬ線に複数分加算された電圧として読み出されてくる作用効果は同じである。
　《発明の実施形態４》
　まず、本発明の第４の実施の形態の構成について説明する。
　図１４は、この発明の第４の実施の形態によるＦｅＲＡＭの機能ブロック構成を示している。
　本実施の形態は、メモリ制御回路１（アドレス入力回路を含む）、メモリ領域２、センスアンプ３、ＩＯ回路６、およびコラムデコーダ７を備える。
　メモリ領域２は、通常メモリ領域４２と高信頼性メモリ領域５２で構成される。
　センスアンプ３は通常メモリ領域用センスアンプ４３と高信頼性メモリ領域用センスアンプ５３で構成されている。例えば高信頼性メモリ領域用センスアンプ５３は実施の形態１、２、または３で述べたのと同様、付加容量と、この付加容量をＢＬ線に接続するための容量付加スイッチと、容量付加スイッチ選択線とを含んでいてもよい。
　ここでは特に、通常メモリ領域用センスアンプ４３に比べて高信頼性メモリ領域用センスアンプ５３では、増幅回路を構成するトランジスタのゲート長を長く、ゲート幅を広くし、微小電位差をより検知できる構成にしていることを特徴としている。
　通常メモリ領域４２は専用の通常メモリ領域用センスアンプ４３の他、通常メモリ領域用ワードドライバ４４、通常メモリ領域用セルプレートドライバ４５を備える。
　高信頼性メモリ領域５２は専用の高信頼性メモリ領域用センスアンプ５３の他、高信頼性メモリ領域用ワードドライバ５４、高信頼性メモリ領域用セルプレートドライバ５５を備える。
　メモリ制御回路１（アドレス入力回路を含む）、ＩＯ回路６、コラムデコーダ７は実施の形態１で述べた機能を有する。
　メモリ領域２を構成する、通常メモリ領域４２と高信頼性メモリ領域５２は、実施の形態１、２、または３で述べた通常領域９と高信頼性領域８と同様に構成される。
　次に、本実施の形態の動作について説明する。
　本実施の形態におけるデータの書き込みの動作、および、読み出し動作については、実施の形態１、２、または３で述べた内容となる。
　本構成では、特に高信頼性メモリ領域５２で、ＢＬ線で加算される電圧（電位差）が大きくなることに加えて、このデータを検知する高信頼性メモリ領域用センスアンプ５３の動作マージンが大きくなることから、より高いデータ保持能力が得られる。
　なお、高信頼性メモリ領域用センスアンプ５３には、通常メモリ領域用センスアンプ４３とは異なる電源電圧を供給する専用電源を使用することで、微小電位差をより容易に検知できる構成もとれる。
　《発明の実施形態５》
　以下、図面を参照して、この発明の第５の実施の形態を説明する。
　図１５は、この発明の第５の実施の形態による不揮発性半導体メモリ装置を用いた半導体集積回路の構成を示している。
　半導体集積回路は、
　メモリ領域２内に高信頼性領域８と通常領域９が設置されたメモリ回路６０と、
　このメモリ回路６０に電源電位を供給する電源電位発生回路６１と、
　コマンド発生部６２ａとアドレス発生部６２ｂとを備え、これらのメモリ回路６０と電源電位発生回路６１に、動作を指示するコマンドＣＯＭと動作先を指示するアドレス信号を供給するチップ制御回路６２から構成される。
　特にこのメモリ回路６０は、前記第１から第４までの実施の形態のいずれかと同様の構成を有するとともに、さらに、以下の特徴を有する。
　すなわち、図１６に示すように、メモリ回路６０は、データを保持するメモリセル１０，１８から読み出したデータを増幅する増幅回路１１とメモリセルへＢＬ線を介してデータを書き込むデータ書き込み回路６３を含むセンスアンプ３を備える。
　またこの増幅回路１１は電源電位ＶＤＤ２で、データ書き込み回路６３は電源電位ＶＤＤ３で動作する。
　メモリセル１０，１８を選択してデータを読み出す信号であるセルプレート線信号（ＣＰ信号）の最高電位は電源電位ＶＤＤ３で、その発生回路であるセルプレートドライバ１４，１６は電源電位ＶＤＤ３で動作する。
　メモリセルとＢＬ線との間のスイッチを切替えてメモリセルを選択するための信号であるワード線信号（ＷＬ信号）の最高電位は電源電位ＶＰＰで、その発生回路であるワードドライバ１３，１５は電源電位ＶＰＰで動作する。
　外部からのコマンドやアドレスによって、これらセンスアンプ３、セルプレートドライバ１４，１６、およびワードドライバ１３，１５を制御するメモリ制御回路１は電源電位ＶＤＤ１で動作する。
　以下、この構成での動作方法を示す。
　外部からの動作指定先が通常領域９の場合、電源電位発生回路６１にチップ制御回路６２から領域指定信号ＳＩＧ１が転送される。この場合、図１７のようにＶＤＤ１／ＶＤＤ２／ＶＤＤ３／ＶＰＰとしてはそれぞれ通常の動作仕様電位が発せられ、メモリ回路６０の各部がこの電位で動作する。
　外部からの動作指定先が高信頼性領域８の場合は、電源電位発生回路６１にチップ制御回路６２から領域指定信号ＳＩＧ２が転送される。この場合、同図のようにＶＤＤ１／ＶＤＤ２／ＶＤＤ３／ＶＰＰとしてはそれぞれ通常の動作仕様と異なる電位が発せられ、メモリ回路６０の各部がこの電位で動作する。すなわち、ＶＤＤ２は低電圧（例えば仕様最小電位、あるいは、さらに低い電位）、ＶＤＤ３とＶＰＰは高電圧（例えば仕様最高電位、あるいは、さらに高い電位）に設定され、電源電位発生回路６１からメモリ回路６０に供給される。
　次に、本実施の形態におけるデータの書き込みの動作について説明する。
　まず、チップ制御回路６２から入力されたコマンドＣＯＭとアドレスを基に、電源電位ＶＤＤ１でメモリ制御回路１が動作し、ワードドライバ４、セルプレートドライバ５の起動信号が出力される。セルプレートドライバ５は、メモリセル１０，１８の保持データを一旦読み出すため、より高い電圧をメモリセル１０，１８に印加するために高電圧で動作し、高電位のＣＰ信号が出力される。ワードドライバ４はこのメモリセル１０，１８の保持データを十分にＢＬ線に伝えるため、高電圧で動作（ＶＤＤ２＋スイッチトランジスタの閾値電位（Ｖｔ））し、この電位を持ったＷＬ信号が出力される。これらのＷＬ信号とＣＰ信号によってメモリセル１０，１８が選択される。選択されたメモリセル１０，１８からは書き込まれていたデータが電圧としてＢＬ線に読み出され、このＢＬ線に繋がったセンスアンプ３に転送される。センスアンプ３はこの電圧を増幅する際には通常より低い電位で動作する。これにより、センスアンプがよりＢＬ線に読み出された微小な電位を正しく検知して動作でき、センスアンプ内に保持できる。
　一方、外部から入力された書き込みデータは、ＩＯ部を介し、入力されたアドレスを基にコラムデコーダによって選択されたセンスアンプ３の増幅回路１１に転送され、先に保持されていた読み出しデータが書き換えられる。この後、この書き換えられたデータがＢＬ線を介してメモリセル１０，１８に転送されて書き込まれるように、センスアンプ３内のデータ書き込み回路６３の電源電位ＶＤＤ３は高電位にされる。書き込みデータは、高電位ＶＤＤ３で動作するデータ書き込み回路６３によってＢＬ線を介してメモリセルに転送され、転送先のやはり高電位であるＷＬ信号、ＣＰ信号で選択されているメモリセル１０，１８に高電位で書き込まれる。
　次に、本実施の形態におけるデータの読み出しの動作について説明する。
　チップ制御回路６２から入力されたコマンドＣＯＭとアドレスを基に、電源電位ＶＤＤ１でメモリ制御回路が動作し、ワードドライバ４、セルプレートドライバ５の起動信号が出力される。セルプレートドライバ５は、メモリセル１０，１８の保持データを一旦読み出すため、より高い電圧をメモリセル１０，１８に印加するために高電圧で操作し、高電位のＣＰ信号が出力される。ワードドライバ４はこのメモリセル１０，１８の保持データを十分にＢＬ線に伝えるため、高電圧で動作（ＶＤＤ２＋スイッチトランジスタの閾値電位（Ｖｔ））し、この電位を持ったＷＬ信号が出力される。これらのＷＬ信号とＣＰ信号によってメモリセル１０，１８が選択される。選択されたメモリセル１０，１８からは書き込まれていたデータが電圧としてＢＬ線に読み出され、このＢＬ線に繋がったセンスアンプ３に転送される。センスアンプはこの電圧を増幅する際には通常より低い電位で動作する。これにより、センスアンプがＢＬ線に読み出された微小な電位を正しく検知し、保持できるようになる。
　次に、入力されたアドレスを基にコラムデコーダ７によってセンスアンプ３の増幅回路１１が選択される。選択された増幅回路１１は保持していた読み出しデータを電源電位ＶＤＤ１で動作するＩＯ回路に転送し、読み出しデータはＩＯ回路を介して外部に出力される。
　これと並行して、センスアンプ３が保持した読み出しデータは、ＢＬ線を介してメモリセル１０，１８に転送、再度書き込まれる。この再度書き込まれる際にも、センスアンプ３内のデータ書き込み回路６３の電源電位ＶＤＤ３は高電位にされる。この再書き込みデータは、高電位ＶＤＤ３で動作するデータ書き込み回路６３によってＢＬ線を介してメモリセル１０，１８に転送され、転送先のやはり高電位であるＷＬ信号、ＣＰ信号で選択されているメモリセル１０，１８に高電位で書き込まれる。
　このように、読み出し、書き込み動作とも、セル印加電圧（ＶＤＤ２）を高く、読み出し動作ではセンスアンプ電圧（ＶＤＤ２）が低くされるように、高信頼性領域８への動作指示時にメモリ回路６０の動作電圧が最適化されることで、この領域に保持したデータの保持特性が飛躍的に向上する。
　ここで特に、例えば、高信頼性領域８への動作指示は、半導体集積回路での電源投入時に実施すると効果がより大きい。
　高信頼性領域８には、メモリ回路６０やチップ全体の動作を規定する基本データ、また、セキュリティ認証用のデータが保持されることで、この領域が使用されることの優位性が高くなる。これらのデータの持つ特異性から一度保持された後に書き替えられることは少なく、また、そのデータが動作開始時に必要となる為、電源投入時に読み込まれることが、より使用条件として求められることが多い。
　この場合、チップ制御回路６２に電源電位検知機能を持たせればよい。
　チップ制御回路６２は、外部電源ＶＣＣの電位をモニタして、チップに電源が投入されたかを検知し、投入時にはコマンド信号ＰＯＲをメモリ回路６０、および、電源電位発生回路６１に転送する。メモリ回路６０は、このＰＯＲを受けて動作領域を高信頼性領域８にする。電源電位発生回路６１は、電源電位ＶＤＤ１，ＶＤＤ２，ＶＤＤ３，ＶＰＰの発生電位を、上記のようにメモリセル１８の読み出しデータ量を多く（ＢＬ線に出力される電位を高く）、そして、再書き込みでは保持データ量（電荷）が多くなるように、また、センスアンプで読み出しデータをより感度良く検知できる電位に設定する。
　これにより、電源投入時毎の高信頼性領域８の動作で、この領域のデータの保持特性が向上する。
　なお、本明細書での実施の形態では、不揮発性半導体メモリとしてのＦｅＲＡＭを例に挙げたが、他の不揮発性メモリやＳＲＡＭ、ＤＲＡＭのような揮発性メモリにも、読み出しデータ量（電圧）の向上によるデータ保持特性の向上と回路面積削減等の効果がある。
　また、変形例を含む各実施の形態で説明した構成要素は、論理的に可能である限り種々組み合わせてもよい。具体的には、例えば、実施の形態１で説明したような１Ｔ１Ｃ（１つのトランジスタと１つのキャパシタ）などを他の各実施の形態に適用してもよい。
　本発明にかかる半導体記憶装置は、例えば、デコード回路の削減による高温処理ストレスなどによりデータが消失しない領域の小面積化ができ、通常セルと同じ大きさのセルを使用することによるセル特性のばらつきを抑えることで、低消費電力化と併せた読み出しデータ量（電圧）確保によるデータ保持保証を確立できるなどの効果を有し、特に高セキュリティデータを保持する必要のある不揮発性半導体メモリ装置などの半導体記憶装置等として有用である。
　　　　　　１　　　メモリ制御回路
　　　　　　２　　　メモリ領域
　　　　　　３　　　センスアンプ
　　　　　　４　　　ワードドライバ
　　　　　　５　　　セルプレートドライバ
　　　　　　６　　　ＩＯ回路
　　　　　　７　　　コラムデコーダ
　　　　　　８　　　高信頼性領域
　　　　　　９　　　通常領域
　　　　　１０　　　メモリセル
　　　　　１１　　　増幅回路
　　　　　１２　　　容量付加スイッチ
　　　　　１３　　　ワードドライバ
　　　　　１４　　　セルプレートドライバ
　　　　　１５　　　ワードドライバ
　　　　　１６　　　セルプレートドライバ
　　　　　１７　　　セル
　　　　　１８　　　メモリセル
　　　　　１９　　　ワードドライバ
　　　　　２０　　　セルプレートドライバ
　　　　　２１　　　セル
　　　　　２２　　　容量付加スイッチ選択線
　　　　　４２　　　通常メモリ領域
　　　　　４３　　　通常メモリ領域用センスアンプ
　　　　　４４　　　通常メモリ領域用ワードドライバ
　　　　　４５　　　通常メモリ領域用セルプレートドライバ
　　　　　５２　　　高信頼性メモリ領域
　　　　　５３　　　高信頼性メモリ領域用センスアンプ
　　　　　５４　　　高信頼性メモリ領域用ワードドライバ
　　　　　５５　　　高信頼性メモリ領域用セルプレートドライバ
　　　　　６０　　　メモリ回路
　　　　　６１　　　電源電位発生回路
　　　　　６２　　　チップ制御回路
　　　　　６２ａ　　コマンド発生部
　　　　　６２ｂ　　アドレス発生部
　　　　　６３　　　データ書き込み回路

Claims (21)

  1. 　共通のビット線に接続される複数のメモリセルと、
    　前記メモリセルを選択する選択線と、
    　前記選択線を駆動する駆動回路と、
    　選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅するセンスアンプと、
    　を備えた半導体記憶装置であって、
    　前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有し、
    　前記第１の領域からの読み出しが行われる場合に、第２の領域よりも多くの前記選択線が、共通の駆動回路により同時に駆動されて、第２の領域よりも多くのメモリセルが同時に選択され、
    　前記同時に選択されたメモリセルの記憶内容に応じて前記共通のビット線に生じる電圧が、前記センスアンプによって増幅されることを特徴とする半導体記憶装置。
  2. 　請求項１の半導体記憶装置であって、
    　前記同時に駆動される選択線は、１つの拡散層で互いに接続されていることを特徴とする半導体記憶装置。
  3. 　請求項１の半導体記憶装置であって、
    　前記同時に駆動される選択線は、複数の拡散層を介して互いに接続されていることを特徴とする半導体記憶装置。
  4. 　請求項１の半導体記憶装置であって、
    　前記選択線を同時に駆動する共通の駆動回路は、単一の駆動素子から構成されていることを特徴とする半導体記憶装置。
  5. 　共通のビット線に接続される複数のメモリセルと、
    　前記メモリセルを選択する選択線と、
    　前記選択線を駆動する駆動回路と、
    　選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅するセンスアンプと、
    　を備えた半導体記憶装置であって、
    　前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有し、
    　前記第１の領域からの読み出しが行われる場合に、共通のビット線に接続される、前記第２の領域よりも多くの前記メモリセルが、前記駆動回路により駆動される単一の前記選択線によって選択され、
    　前記同時に選択されたメモリセルの記憶内容に応じて前記共通のビット線に生じる電圧が、前記センスアンプによって増幅されることを特徴とする半導体記憶装置。
  6. 　請求項５の半導体記憶装置であって、
    　前記メモリセルは、１対の電極を有し、記憶内容に応じて電荷を蓄積する電荷蓄積部を備えるとともに、
    　前記同時に選択される各メモリセルの前記電荷蓄積部における一方の電極が、互いに接続されるとともに、前記単一の選択線によって駆動される共通のトランジスタを介して、前記共通のビット線に接続されていることを特徴とする半導体記憶装置。
  7. 　請求項５の半導体記憶装置であって、
    　前記メモリセルは、それぞれ、１対の電極を有し、記憶内容に応じて電荷を蓄積する電荷蓄積部と、前記単一の選択線によって駆動されるトランジスタとを備えるとともに、
    　前記同時に選択される各メモリセルの前記電荷蓄積部における一方の電極が、それぞれ前記トランジスタを介して、前記共通のビット線に接続されていることを特徴とする半導体記憶装置。
  8. 　請求項５の半導体記憶装置であって、
    　前記第２の領域よりも多くの前記メモリセルは、前記メモリセルのストレージノードが互いに接続されることによって、前記単一の選択線によって選択されることを特徴とする半導体記憶装置。
  9. 　請求項５の半導体記憶装置であって、
    　前記第２の領域よりも多くの前記メモリセルは、前記メモリセルを形成する電極部で互いに接続されることによって、前記単一の選択線によって選択されることを特徴とする半導体記憶装置。
  10. 　請求項５の半導体記憶装置であって、
    　前記メモリセルは、１対の電極を有し、記憶内容に応じて電荷を蓄積する電荷蓄積部を備えるとともに、
    　前記電荷蓄積部における一方の電極に所定の電圧を印加する電圧印加線が設けられ、
    　前記選択線と前記電圧印加線とが同じ本数であることを特徴とする半導体記憶装置。
  11. 　請求項５の半導体記憶装置であって、
    　前記メモリセルは、１対の電極を有し、記憶内容に応じて電荷を蓄積する電荷蓄積部を備えるとともに、
    　前記電荷蓄積部における一方の電極に所定の電圧を印加する電圧印加線が設けられ、
    　前記選択線よりも前記電圧印加線の本数が多いことを特徴とする半導体記憶装置。
  12. 　請求項５の半導体記憶装置であって、
    　前記同時に選択されるメモリセルは、前記選択線の方向に隣接するメモリセルであることを特徴とする半導体記憶装置。
  13. 　請求項５の半導体記憶装置であって、
    　前記同時に選択されるメモリセルは、前記ビットの方向に隣接するメモリセルであることを特徴とする半導体記憶装置。
  14. 　共通のビット線に接続される複数のメモリセルと、
    　前記メモリセルを選択する選択線と、
    　前記選択線を駆動する駆動回路と、
    　を備えた半導体記憶装置であって、
    　前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有するとともに、
    　さらに、それぞれ、前記第１、または第２の領域に対応して設けられ、選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅する第１、および第２のセンスアンプを備え、
    　前記センスアンプは、互いに異なる増幅能力を有していることを特徴とする半導体記憶装置。
  15. 　請求項１４の半導体記憶装置であって、
    　前記第１のセンスアンプを構成するトランジスタは、
    　前記第２のセンスアンプを構成するトランジスタよりゲート長が長く、かつ、ゲート幅が広いことを特徴とする半導体記憶装置。
  16. 　請求項１の半導体記憶装置であって、
    　前記メモリセルの記憶内容が読み出される際に、前記ビット線の容量を増大させることを特徴とする半導体記憶装置。
  17. 　請求項１６の半導体記憶装置であって、
    　前記メモリセルの記憶内容が読み出される際に、前記ビット線に付加容量が接続されることを特徴とする半導体記憶装置。
  18. 　請求項１の半導体記憶装置と、
    　記憶データの書き込み動作、および読み出し動作の対象とする、前記第１、および第２の領域のうち一方の選択と、書き込み動作、および読み出し動作とを制御する制御回路と、
    　を備えたことを特徴とする半導体集積回路。
  19. 　請求項１８の半導体集積回路であって、
    　さらに、前記半導体記憶装置に電源電位を供給する電源回路を備え、
    　前記制御回路は、前記第１、または第２の領域の選択に応じて、前記半導体記憶装置に供給される電源電位を異ならせるように前記電源回路を制御することを特徴とする半導体集積回路。
  20. 　請求項１８の半導体集積回路であって、
    　電源の投入時に、前記第１の領域が選択されることを特徴とする半導体集積回路。
  21. 　請求項１の半導体記憶装置であって、
    　前記第１、および第２の領域におけるメモリセルが、強誘電体を用いたメモリセルであることを特徴とする半導体記憶装置。
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