JP2001057096A - 多重化メモリ及びそれを用いたセンサ並びに制御システム - Google Patents

Abstract

(57)【要約】 【課題】面積と消費電力を小さく抑え、耐ノイズ性の高
い多重化メモリ及び圧力センサを提供する。 【解決手段】メモリセル１００〜１１３…がマトリクス
状に配置され、同一データが割り当ての複数のメモリセ
ルに書き込まれる。同一データは、例えば正極性と負極
性の相補データ、前記複数のメモリセルに１つのライト
ドライバ１０により書き込めるよう、ライトドライバ１
０からのデータ伝送線Ｄ，ＤＮがＤ０〜Ｄ１Ｎに分岐さ
れて、前記複数のメモリセルに接続され、これらのデー
タ伝送線の分岐線が複数のメモリセルから同一データを
読み出すためのデータ伝送線を兼用して、リード／ライ
ト切り換え回路７，８、ワイヤードオアを介してセンス
アンプ９の入力側に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリの多重化方
式と不揮発性メモリへの適用並びに各種センサへの応用
に関する。

【０００２】

【従来の技術】従来より、メモリの信頼性を向上させる
ために、同一データを複数のメモリに記憶して多重化
し、複数メモリから読み出した同一データを多数決処理
するものが報告されている。このような従来例は、特開
平6−83716号公報，特開平10−55316号公報に記載され
ている。

【０００３】上記従来例では、並列に備えた３つのメモ
リに同一データを書き込み、前記３つのメモリから読み
出した３つのデータを専用ハードで多数決処理し１つの
データを生成していた。こうすることで、どれか１つの
メモリが壊れてもシステムとしては正しいデータを出力
することが可能となる。

【０００４】また、特開平2−226597 号公報でも、同様
の技術が記載されており、具体的には、１つのデータに
対して複数個の記憶素子を割り当てたメモリ装置におい
て、データ読み出しを割り当ての複数記憶素子に流れる
電流の総和を電流差動型の読み出し回路によって判定電
流と比較することによってデータの読み出しを行ってい
る。

【０００５】電気的に書き込み可能な不揮発性メモリで
は、書き込んだデータが時間と共に変化しデータを正し
く読み出せない場合や、書き換えを繰り返すうちに書き
込みが正しく行えないといった、万一の場合も想定し
て、これに対処する手段を講じることが信頼性を高める
ことになる。

【０００６】このような事態に対処するため、不揮発性
メモリでは、経時的変化による記憶データの不良を検出
する方法が、特開平6−282992号公報，特開平7−98988
号公報に提案されている。この記憶データ不良検出方法
では、記憶されている不揮発性メモリの閾値変化を検知
し、メモリの経時的変化が閾値を超えれば、救済用メモ
リセルへ置き換えることで書き換え動作の寿命を延ばす
と共にシステム全体の信頼性を向上させている。

【０００７】また、電気的に書き込み可能な不揮発性メ
モリを圧力センサへ適用した例として、特開平9−11331
0号公報，特開平10−281912 号公報があげられるが、不
揮発性メモリの信頼性向上に関しては触れられていな
い。

【０００８】

【発明が解決しようとする課題】特開平6−83716号公
報，特開平10−55316 号公報の例では、独立したメモリ
を３つ並べて３重化しているが、読み出しデータを多数
決処理するための専用ハードを付加しなければならなか
った。

【０００９】また、特開平6−282992号公報，特開平7−
98988 号公報に示すように、不良メモリセルを救済用メ
モリセルへ置き換えるといった方式を採用しなければな
らなかった。

【００１０】本発明は以上の点に鑑みてなされたもので
あり、その第１の目的は同一データを割り当ての複数の
メモリセルに記憶する多重化メモリにおいて、メモリ周
辺回路及び配線の合理化を図ることで、装置全体の面
積，消費電力を今まで以上に抑えることにある。

【００１１】さらに、第２の目的として、耐ノイズ性を
向上させ、より一層、信頼性を高めた多重化メモリを実
現させることにある。

【００１２】さらに、第３の目的として、圧力センサ等
の各種センサについて、センサ特性等の補正データ等セ
ンサ動作に必要なデータを低コストで高い信頼をもって
記憶し得るようにすることにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に第１の発明は、同一のデータが記憶される複数のメモ
リセルとセンスアンプ回路又は同一のデータが記憶され
る複数のメモリセルとライトドライバとをスイッチ素子
を介して接続するようにし、データの読み出し時又は書
き込み時に、それぞれのスイッチのオン，オフのタイミ
ングを制御するようにしたことを特徴とする。

【００１４】また上記課題を解決するために、メモリセ
ルがマトリクス状に配置され、同一データが割り当ての
複数のメモリセルに書き込まれる多重化されたメモリで
あって、同一データを、複数のメモリセルに１つのライ
トドライバにより書き込めるよう該ライトドライバから
のデータ伝送線が分岐されて複数のメモリセルに接続さ
れ、データ伝送線の分岐線が複数のメモリセルから同一
データを読み出すためのデータ伝送線を兼用して、これ
らの分岐線がリード／ライト切り換え回路，ワイヤード
・オアを介してセンスアンプの入力側に接続されている
ことを特徴とする。

【００１５】また上記課題を解決するために、メモリセ
ルがマトリクス状に配置され、同一データが割り当ての
複数のメモリセルに書き込まれる多重化されたメモリで
あって、同一データを、複数のメモリセルに１つのライ
トドライバにより書き込めるよう該ライトドライバから
のデータ伝送線が複数に分けられて複数のメモリセルに
接続され、これらの各データ伝送線は、それぞれのメモ
リセルから途中位置までがデータ読み出し用の伝送線を
兼用して、リード／ライト切り換え回路，ワイヤード・
オアを介してセンスアンプの入力側に接続されているこ
とを特徴とする。

【００１６】また上記課題を解決するために、メモリセ
ルがマトリクス状に配置され、同一データが割り当ての
複数のメモリセルに書き込まれる多重化されたメモリで
あって、同一データが正極性，負極性の相補データによ
り構成され、これらの相補データが一対のメモリセルに
より記憶され、この同一データを記憶する一対のメモリ
セルを複数備えて多重化され、正極性の相補データと負
極性の相補データが差動回路を介して読み出されるよう
構成したことを特徴とする。

【００１７】また上記課題を解決するために、検出対象
の物理量を検出して電気信号に変換するセンサにおい
て、検出に必要なデータを上記の発明のいずれか或いは
組み合わせに係る多重化メモリに記憶して備えているこ
とを特徴とする。

【００１８】なお、これらの発明の作用については、次
の発明の実施の形態の項で説明する。

【００１９】

【発明の実施の形態】以下、本発明を図面に示した実施
例により説明する。各図において、同一要素には同一の
符号を付してある。

【００２０】図１は本発明の第１の実施例に係る多重化
メモリの回路構成図を示したものである。この多重化メ
モリは、中央演算処理装置（ＣＰＵ），信号処理装置な
ど（以下、演算処理を行うものを総称して「プロセッ
サ」と称す。）と接続されデータ処理装置が構成され
る。このようなデータ処理装置におけるプロセッサと多
重化メモリとの間では、プロセッサから出力されたアド
レス信号によって多重化メモリへデータが書き込まれた
り、多重化メモリからデータが読み出される。

【００２１】図１に示す多重化メモリは、図示しないプ
ロセッサとデータを伝送するための複数のデータ信号線
（以下、「データバス」と称す。），アドレスを伝送す
るための複数のアドレス信号線（以下、「アドレスバ
ス」と称す。），制御信号を伝送するための複数の制御
信号線（以下、「制御バス」と称す。）によって接続さ
れる。データバスは、多重化メモリへ書き込まれるデー
タと多重化メモリから読み出されたデータを共用して送
るものである。制御バスは、主なものとしてデータの書
き込みを制御するライトコントロール信号ＷＣＴＬ、デ
ータの読み出しを制御するリードコントロール信号ＲＣ
ＴＬなどがある。このようにプロセッサと接続された多
重化メモリについて以下、詳細に説明する。

【００２２】図１において、１ａ−１，１ａ−２…１ａ
−ｎは、それぞれ１ビット分のメモリ（多重化メモリ）
であり、全部でｎビットのメモリを構成している。１ａ
−１〜１ａ−ｎの各ビットのメモリ構成は、同様にして
あるので、ここでは、代表としてメモリ１ａ−１の構成
について説明する。

【００２３】メモリ１ａ−１におけるメモリセルアレイ
５は、多数のメモリセル１００〜１０３，１１０〜１１
３…（図示ではメモリセルの一部のみを表示し、残りは
省略している）をマトリクス状に配置してなり、同一デ
ータが割り当ての複数のメモリセルに書き込まれる。

【００２４】本実施例では、１ビットのデータを正極性
と負極性の相補しあう一対のデータにより構成し、正極
性のデータ（相補データ）を記憶するメモリセルと負極
性のデータ（相補データ）を記憶するメモリセルとで一
対のメモリセルが構成されている。例えば本実施例で
は、メモリセル１００と１０１を１ビットのデータを書
き込む一対のメモリセルとし（ワードＷ０の選択により
メモリセル１００に正極性のデータを書き込み、メモリ
セル１０１に負極性のデータを書き込む）、メモリセル
１０２と１０３を上記メモリセル１００，１０１と同一
データ（ビット）を書き込むもう一対のメモリセルとし
ている（メモリセル１０２に正極性のデータを書き込
み、メモリセル１０３に負極性のデータを書き込む）。
同様にしてメモリセル１１０と１１１を１ビットのデー
タを書き込む一対のメモリセルとし（ワードＷ１の選択
によりメモリセル１１０に正極性のデータを書き込み、
メモリセル１１１には負極性のデータを書き込む）、メ
モリセル１１２と１１３を上記メモリセル１１０と１１
１と同一データを書き込むもう一対のメモリセルとして
いる。以下、図示省略した残りのメモリセルについても
同様に構成している。すなわち、本実施例では、同一デ
ータを２重化されたメモリセルにより記憶されるように
してある。

【００２５】Ｘデコーダ(ＸＤＥＣ)２は、プロセッサか
ら送られてくるアドレス信号ＡＤＤに基づきワード線Ｗ
０〜Ｗｎのいずれかを選択するもので、ワード線によ
り、選択すべきメモリセルのＸ座標が決定される。アド
レス信号ＡＤＤやライトコントロール信号ＷＣＴＬ及び
リードコントロール信号ＲＣＴＬは本多重化メモリと接
続するプロセッサから送られてくる。

【００２６】３はライトコントロール回路（ＷＣＴ
Ｌ）、４はリードコントロール回路（ＲＣＴＬ）、７は
ライト切り換え回路、８はリード切り換え回路、９はデ
ータ読み出し用のセンスアンプ（データ読み出し部）、
１０はライトドライバ（データ書き込み部）であり、こ
れらの機能について以下に述べる。

【００２７】本実施例では、同一データ（ここでは正極
性書き込みデータＷＤ及び負極性書き込みデータＷＤ
Ｎ）を、ワード線で割り当てた複数のメモリセルに１つ
のライトドライバ（ＷＤＲＶ）１０で書き込めるよう
に、ライトドライバ１０からの正極性書き込みデータ伝
送線Ｄ及び負極性書き込みデータ伝送線ＤＮがそれぞれ
途中からＤ０，Ｄ１及びＤ０Ｎ，Ｄ１Ｎのように分岐し
て複数のメモリセルに接続される。Ｄ０，Ｄ０Ｎで１ビ
ットの正／負極性データのデータ伝送線を構成し、Ｄ
１，Ｄ１Ｎでもう一方の正／負極性データのデータ伝送
線を構成して、２重化している。このうち、分岐線Ｄ０
は２重化メモリのうち一方の正極性データ書き込み用の
メモリセル１００，１１０，…のデータ伝送線となり、
分岐線Ｄ１はもう一方の正極性データ書き込み用のメモ
リセル１０２，１１２，…のデータ伝送線となる。同様
に、分岐線Ｄ０Ｎは２重化メモリのうち一方の負極性デ
ータ書き込み用のメモリセル１０１，１１１，…のデー
タ伝送線となり、分岐線Ｄ１Ｎはもう一方の負極性デー
タ書き込み用のメモリセル１０３，１１３，…のデータ
伝送線となる。

【００２８】分岐線Ｄ０，Ｄ１及びＤ０Ｎ，Ｄ１Ｎは、
割り当ての複数のメモリセル（例えば、メモリセル１０
０，１０２や１１０，１１２等）から同一データを読み
出すためのデータ伝送線を兼用して、正極性データ用の
分岐線Ｄ０，Ｄ１がデータ伝送線Ｄ０′，Ｄ１′，ライ
ト切り換え回路７，リード切り換え回路８，ワイヤード
・オア，入力線Ｄ′を介してセンスアンプ９の一方の入
力側に接続され、負極性データ用の分岐線Ｄ０Ｎ，Ｄ１
Ｎがデータ伝送線Ｄ０Ｎ′，Ｄ１Ｎ′，ライト切り換え
回路７，リード切り換え回路８，ワイヤード・オア，入
力線ＤＮ′を介してセンスアンプ９のもう一方の入力側
に接続されている。

【００２９】ライト切り換え回路７は、２重化メモリの
どちらのメモリへ書き込みを行うか選択するためのもの
で、NMOSFET５０〜５３より成る。NMOSFET５０がデータ
伝送線Ｄ０を選択するためのスイッチ素子、NMOSFET５
１ がデータ伝送線Ｄ０Ｎを選択するためのスイッチ素
子、NMOSFET５２ がデータ伝送線Ｄ１を選択するための
スイッチ素子、NMOSFET５３ がデータ伝送線Ｄ１Ｎを選
択するためのスイッチ素子となる。これらのNMOSFET５
０〜５３ は、ライトコントロール回路３から出力され
るライト切り換え信号ＷＣ０，ＷＣ１によりオン，オフ
制御され、ＷＣ０は、NMOSFET５０，５１を制御し、Ｗ
Ｃ１は、NMOSFET５２，５３を制御する。

【００３０】ライトコントロール回路３は、本多重化メ
モリに接続されているプロセッサから送られてくるライ
ト制御のためのライトコントロール信号ＷＣＴＬによっ
てライト切り換え信号ＷＣ０，ＷＣ１のレベルの切り換
えを行っている。このライト切り換え信号ＷＣ０，ＷＣ
１のレベルの切り換えとして２つのモードがある。１つ
は、ライト切り換え信号ＷＣ０，ＷＣ１をほぼ同時にハ
イレベルまたはロウレベルに制御するもので、ハイレベ
ルの状態で多重化メモリに同時にデータが書き込まれる
（ワードＷ０の選択でメモリセル１００，１０１，１０
２，１０３にほぼ同じタイミングでデータが書き込まれ
る。）ものである。もう１つは、ライト切り換え信号Ｗ
Ｃ０とライト切り換え信号ＷＣ１とを交互にハイレベル
又はロウレベルに制御するもので、多重化メモリに交互
にデータが書き込まれる（ワードＷ０の選択でメモリセ
ル１００，１０１とメモリセル１０２，１０３とが別々
のタイミングでデータが書き込まれる。）ものである。

【００３１】これを実現するための構成として次の２つ
の構成がある。

【００３２】（ａ）ライトコントロール回路３は、プロ
セッサから送られてくる図示しないモード選択信号によ
って予め上記した２つのモードのいずれかが設定され、
ライトコントロール信号ＷＣＴＬが入力されたら、設定
されたモードに従って、ライト切り換え信号ＷＣ０，Ｗ
Ｃ１のレベルの切り換えを行う。このようにモードを予
め設定する構成とすることで、書き込み時にプロセッサ
はライトコントロール信号ＷＣＴＬを多重化メモリに送
るだけでよい。

【００３３】（ｂ）ライトコントロール信号ＷＣＴＬと
してライト切り換え信号ＷＣ０，WC1のレベルを制御す
る信号，ライト切り換え信号ＷＣ０のレベルを制御する
信号，ライト切り換え信号ＷＣ１のレベルを制御する信
号を用意し、プロセッサからこれらのいずれかの信号を
ライトコントロール回路３に送る。このようにライトコ
ントロール信号ＷＣＴＬの内容によってライト切り換え
信号ＷＣ０，ＷＣ１のレベルを制御する構成とすれば、
ライトコントロール回路３の構造が比較的簡単になる。

【００３４】また、ライトコントロール回路３を外部の
クロックに同期してライト切り換え信号ＷＣ０，ＷＣ１
を制御することで、本多重化メモリを外部のクロックに
同期して動作させることもできる。この場合、多重化し
たメモリセルに同時にデータを書き込む場合には、ライ
トコントロール回路３はクロックに同期してライト切り
換え信号ＷＣ０，ＷＣ１を同時にハイレベル又はロウレ
ベルにすればよいが、多重化したメモリへ交互にデータ
を書き込む場合には、次のいずれかの構成とする必要が
ある。

【００３５】第１の方法として、１つのクロックで一方
のメモリセルにデータを書き込む方法である。

【００３６】上述(ａ)で説明したようにライトコントロ
ール回路３に予めモードを設定するようにした場合、ラ
イトコントロール回路３は、最初のクロックでライト切
り換え信号ＷＣ０をハイレベルにし、次のクロックでＷ
Ｃ１をハイレベルに切り換えるようにクロックでライト
切り換え信号ＷＣ０，ＷＣ１を制御する。また、この場
合、プロセッサからは２つのクロックの間、ライトコン
トロール信号ＷＣＴＬをライトコントロール回路３に送
る。

【００３７】上述（ｂ）で説明したようにライトコント
ロール信号ＷＣＴＬによって制御する場合には、プロセ
ッサからクロック毎にライト切り換え信号ＷＣ０，ＷＣ
１のレベルを制御する信号を送るようにする。

【００３８】第２の方法として、１つのクロックの間に
多重化されたメモリセルに交互にデータを書き込む方法
である。

【００３９】上述（ａ）で説明したようにライトコント
ロール回路３に予めモードを設定するようにした場合、
ライトコントロール回路３はクロックの前半サイクルに
ライト切り換え信号ＷＣ０をハイレベルにし、次の後半
サイクルでＷＣ１をハイレベルに切り替えるようにライ
ト切り換え信号ＷＣ０，ＷＣ１を制御する。この場合、
プロセッサからは１つのクロックの間、ライトコントロ
ール信号ＷＣＴＬをライトコントロール回路３に送る。

【００４０】リード切り換え回路８は、２重化メモリか
らの読み出しを選択するためのもので、NMOSFET２８〜
３１により構成される。NMOSFET２８がデータ伝送線Ｄ
０′ひいてはＤ０を選択するためのスイッチ素子、NMOS
FET２９がデータ伝送線D0N′ひいてはＤ０Ｎを選択する
ためのスイッチ素子、NMOSFET３０ がデータ伝送線Ｄ
１′ひいてはＤ１を選択するためのスイッチ素子、NMOS
FET３１ がデータ伝送線Ｄ１Ｎ′ひいてはＤ１Ｎを選択
するためのスイッチ素子となる。これらのNMOSFET２８
〜３１ は、リードコントロール回路４から出力される
リード切り換え信号ＲＣ０，ＲＣ１によりオン，オフ制
御され、ＲＣ０は、NMOSFET２８,２９を制御し、ＲＣ１
は、NMOSFET３０，３１ を制御する。この時、リード制
御のためのリードコントロール信号ＲＣＴＬは、本多重
化メモリに接続されたプロセッサにより制御される。

【００４１】リードコントロール回路４は、本多重化メ
モリに接続されているプロセッサから送られてくるリー
ド制御のためのリードコントロール信号ＲＣＴＬによっ
てリード切り換え信号ＲＣ０，ＲＣ１のレベルの切り換
えを行っている。このリード切り換え信号ＲＣ０，ＲＣ
１のレベルの切り換えとして２つのモードがある。１つ
は、リード切り換え信号ＲＣ０，ＲＣ１をほぼ同時にハ
イレベルまたはロウレベルに制御するもので、ハイレベ
ルの状態で多重化メモリから同時にデータが読み出され
る(ワードＷ０の選択により、メモリセル１００,１０
１,１０２,１０３のデータがほぼ同じタイミングでセン
スアンプ９へ送られる。）ものである。もう１つは、リ
ード切り換え信号ＲＣ０とリード切り換え信号ＲＣ１と
を交互にハイレベル又はロウレベルに制御するもので、
多重化メモリから交互にデータが読み出される（ワード
Ｗ０の選択によりメモリセル１００，１０１とメモリセ
ル１０２，１０３のデータが別々のタイミングでセンス
アンプ９へ送られる。）ものである。

【００４２】これを実現するための構成として次の２つ
の構成がある。

【００４３】（ａ）リードコントロール回路４は、プロ
セッサから送られてくる図示しないモード選択信号によ
って予め上記した２つのモードのいずれかが設定され、
リードコントロール信号ＲＣＴＬが入力されたら、設定
されたモードに従って、リード切り換え信号ＲＣ０，Ｒ
Ｃ１のレベルの切り換えを行う。このようにモードを予
め設定する構成とすることで、読み出し時にプロセッサ
はリードコントロール信号ＲＣＴＬを多重化メモリに送
るだけでよい。

【００４４】（ｂ）リードコントロール信号ＲＣＴＬと
してリード切り換え信号ＲＣ０，RC1のレベルを制御す
る信号，リード切り換え信号ＲＣ０のレベルを制御する
信号，リード切り換え信号ＲＣ１のレベルを制御する信
号を用意し、プロセッサからこれらのいずれかの信号を
リードコントロール回路４に送る。このようにリードコ
ントロール信号ＲＣＴＬの内容によってリード切り換え
信号ＲＣ０，ＲＣ１のレベルを制御する構成とすれば、
リードコントロール回路４の構造が比較的簡単になる。

【００４５】また、リードコントロール回路４を外部の
クロックに同期してリード切り換え信号ＲＣ０，ＲＣ１
を制御することで、本多重化メモリを外部のクロックに
同期して動作させることもできる。この場合、多重化し
たメモリセルに同時にデータを読み出す場合には、リー
ドコントロール回路４はクロックに同期してリード切り
換え信号ＲＣ０，ＲＣ１を同時にハイレベル又はロウレ
ベルにすればよいが、多重化したメモリから交互にデー
タを読み出す場合には、次のいずれかの構成とする必要
がある。

【００４６】第１の方法として、１つのクロックで一方
のメモリセルからデータを読み出す方法である。

【００４７】上述(ａ)で説明したようにリードコントロ
ール回路４に予めモードを設定するようにした場合、リ
ードコントロール回路４は、最初のクロックでリード切
り換え信号ＲＣ０をハイレベルにし、次のクロックでＲ
Ｃ１をハイレベルに切り換えるようにクロックでリード
切り換え信号ＲＣ０，ＲＣ１を制御する。また、この場
合、プロセッサからは２つのクロックの間、リードコン
トロール信号ＲＣＴＬをリードコントロール回路４に送
る。

【００４８】上述（ｂ）で説明したようにリードコント
ロール信号ＲＣＴＬによって制御する場合には、プロセ
ッサからクロック毎にリード切り換え信号ＲＣ０，ＲＣ
１のレベルを制御する信号を送るようにする。

【００４９】第２の方法として、１つのクロックの間に
多重化されたメモリセルから交互にデータを読み出す方
法である。

【００５０】上述（ａ）で説明したようにリードコント
ロール回路４に予めモードを設定するようにした場合、
リードコントロール回路４はクロックの前半サイクルに
リード切り換え信号ＲＣ０をハイレベルにし、次の後半
サイクルでＲＣ１をハイレベルに切り換えるようにリー
ド切り換え信号ＲＣ０，ＲＣ１を制御する。この場合、
プロセッサからは１つのクロックの間、リードコントロ
ール信号ＲＣＴＬをリードコントロール回路３に送る。

【００５１】書き込み及び読み出しデータの伝送線(分
岐線)Ｄ０，Ｄ１及びＤ０Ｎ，Ｄ１Ｎは、多重化メモリ
セルのＹ座標を決定する信号線でもあり、これらの信号
線を選択するライト切り換え回路７，リード切り換え回
路８は、その意味で、メモリセルアレイ５のＹデコーダ
を兼用することにもなる。

【００５２】ＲＤはワイヤードオア後の正極性の読み出
しデータ、ＲＤＮは同じく負極性の読み出しデータ、Ｒ
ＤＡＴＡはセンスアンプ９からの読み出しデータ、ＷＤ
は正極性の書き込みデータ、ＷＤＮは負極性の書き込み
データ、ＷＤＡＴＡはメモリセルへの書き込みデータで
ある。

【００５３】ここで、先ず、図１のライト動作（データ
書き込み動作）について説明する。尚、ここでは多重化
したメモリセルへ交互にデータを書き込む場合について
説明する。また、説明の補助として図１７にライト動作
時のタイミングチャートを示す。このタイミングチャー
トは、それぞれの信号のハイレベルとロウレベルの切り
換えのタイミングを示したものである。

【００５４】プロセッサから送られてくるライトデータ
ＷＤＡＴＡは、ライトドライバ１０により正極性のライ
トデータＷＤと負極性のライトデータＷＤＮに変換され
る。データＷＤ，ＷＤＮは、データ伝送線Ｄ，ＤＮに分
けられ、ワード線Ｗ０〜Ｗ１及びライト切り換え回路７
を介して選択された伝送線Ｄ０，Ｄ０Ｎ,Ｄ１,Ｄ１Ｎを
介して所定のメモリセルへ入力される。

【００５５】ライト切り換え回路７では、正／負極性の
書き込みデータＷＤ，ＷＤＮを、２重化したメモリセル
のどちらか片方へ書き込むように制御し、２重化された
メモリセルへ２回に分けて書き込む。例えば、Ｘデコー
ダ２がアドレス信号ＡＤＤに基づきワード線Ｗ０を選択
した場合で、ライトコントロール回路３がプロセッサか
ら送られてくるライトコントロール信号ＷＣＴＬに基づ
きライト切り換え信号ＷＣ０をハイレベルにすると(こ
のとき、ＷＣ１はローレベルにある)、NMOSEFT５０，５
１がオンし、正極性のデータＷＤがデータ伝送線Ｄ，Ｄ
０を介してメモリセル１００に書き込まれ、負極性のデ
ータＷＤＮがデータ伝送線ＤＮ，Ｄ０Ｎを介してメモリ
セル１０１に書き込まれる。次いで、ライト切り換え信
号ＷＣ１がハイレベルになり（このとき、ＷＣ０はロー
レベルにある）、NMOSEFT５２，５３がオンし、上記と
同一の正極性のデータＷＤがデータ伝送線Ｄ，Ｄ１を介
してメモリセル１０２に書き込まれ、同じく負極性のデ
ータＷＤＮがデータ伝送線ＤＮ，Ｄ１Ｎを介してメモリ
セル１０３に書き込まれる。このようにしてデータを多
重化して格納する。すなわち、メモリセル１００，１０
２へは正極性の同じデータが書き込まれ、メモリセル１
０１，１０３へは負極性の同じデータが書き込まれる。

【００５６】ライトデータを多重化メモリに片方ずつ書
き込めるように制御すると、ライトドライバ１０の負荷
駆動能力を小さく設計することができる。また、ライト
ドライバ１０の負荷駆動能力を大きく設計できれば、ラ
イト切り換え信号ＷＣ０，ＷＣ１を同時にハイレベルに
し、ライト切り換え回路７内の全てのNMOSEFT ５０〜５
３をオンすることで、多重化（ここでは２重化メモリ）
された割り当ての複数メモリセルの全てに同時にデータ
を書き込むことが可能である。以上のデータ書き込み動
作モードの時には、リード切り換え回路８内の全てのMO
SFET２８〜３１は、オフするように制御されている。な
お、メモリセル１１０，１１１や１１２，１１３以降の
多重化メモリセルについても、ワード線Ｗ１以降の選択
及びライト切り換え回路７，リード切り換え回路８のコ
ントロールにより同様のデータ書き込みがなされる。

【００５７】次に図１のリード動作について説明する。
説明の補助として図１８にリード動作時のタイミングチ
ャートを示す。

【００５８】リード動作時はライト切り換え信号ＷＣ
０，ＷＣ１は、共にローレベルとなるよう制御されてお
り、NMOSEFT５０〜５３ は全てオフしている。一方、リ
ード切り換え信号ＲＣ０，ＲＣ１は少なくとも一方或い
は両方がハイレベルとなっている。

【００５９】通常の読み出しモードの時には、リード切
り換え信号ＲＣ０，ＲＣ１の両方がハイレベルとなり、
NMOSEFT２８〜３１の全てがオンする。NMOSEFT２８〜３
１全てが同時にオンした場合は、データ伝送線Ｄ０，Ｄ
０ＮとＤ１，Ｄ１Ｎが同時に選択される。

【００６０】この時、アドレス信号ＡＤＤに基づきＸデ
コーダ２のデコード動作により、例えばワード線Ｗ０が
選択されると、メモリセル１００〜１０３からデータが
読み出される。伝送線Ｄ０，Ｄ０Ｎを介して、正／負極
性の相補データがメモリセル１００，１０１から読み出
され、伝送線Ｄ１，Ｄ１Ｎを介してもう一方のメモリセ
ル１０２，１０３から上記と同じ正／負極性の相補デー
タが読み出される。

【００６１】読み出されたデータのうち、メモリセル１
００，１０２の正極性のデータは、伝送線Ｄ０，Ｄ０′
とＤ１，Ｄ１′を介してワイヤードオアされ、このワイ
ヤードオアにより正極性データが加算され、正極性のデ
ータＲＤとしてセンスアンプ９へ入力される。メモリセ
ル１０１，１０３の負極性のデータは、データ線D0N,Ｄ
０Ｎ′とＤ１Ｎ，Ｄ１Ｎ′を介してワイヤードオアさ
れ、このワイヤードオアにより負極性データが加算さ
れ、負極性のデータＲＤＮとしてセンスアンプ９へ入力
される。

【００６２】正／負極性の加算データＲＤ，ＲＤＮは、
差動のセンスアンプ９により増幅されセンスアンプ９か
らのリードデータＲＤＡＴＡとして読み出される。この
ように２重化されたメモリセルからの読み出しデータ
を、ワイヤードオアにより加算し、差動のセンスアンプ
９を用いてリードデータＲＤＡＴＡを得ることは、多数
決処理して読み出すことと等価である。すなわち相補デ
ータを２重化した実質的に４重化したメモリセルによる
多数決を意味し、４つのメモリセル１００〜103のうち
の１つが壊れても、センスアンプ９への入力信号ＲＤ，
ＲＮには差があるためセンスアンプ９からは正しくデー
タが読み出される。

【００６３】なお、メモリセル１１０，１１１や１１
２，１１３以降の多重化メモリセルについても、ワード
線Ｗ１以降の選択及びライト切り換え回路７，リード切
り換え回路８のコントロールにより同様のデータ読み出
しがなされる。

【００６４】本実施例では、複数のメモリセルから読み
出された同一データは、スイッチ手段（スイッチ素子２
８〜３１）を介してワイヤードオアされるが、さらにリ
ードコントロール回路４によってスイッチ素子を制御す
ることで、ワイヤードオアする信号線数の選択を可能に
している。

【００６５】すなわち、スイッチ素子２８〜３１を全て
オンさせれば、ワイヤードオアする信号線数は正／負極
性データ用の合計で、Ｄ０，Ｄ０Ｎ，Ｄ１，Ｄ１Ｎの４
本となり、スイッチ素子２８，２９或いは３０，３１を
オンさせればワイヤードオアする信号線数は正極，負極
性データにつき各１本（ワイヤードオアの片側の信号線
だけ）となり、スイッチ素子２９〜３１を全てオフさせ
れば、ワイヤードオアする信号線数は零となる。

【００６６】以上のようにスイッチ手段を介してワイヤ
ードオアする信号線数の選択数を切り換え可能にするこ
とにより、読み出しデータの多数決処理，メモリセルの
診断，データの書き込み／読み出しを配線の合理化をは
かりつつ実現させることができる。

【００６７】尚、ライトコントロール回路３による多重
化されたメモリセルへの同時書き込み、交互の書き込
み、リードコントロール回路４による多重化されたメモ
リセルからの同時読み出し、交互の読み出しは、ライト
コントロール回路３，リードコントロール回路４により
スイッチ素子のオン，オフのタイミングを制御すること
に相当する。同様に、データの書き込み時にリードコン
トロール回路４によるスイッチ素子のオフ，データ読み
出し時にライトコントロール回路３によるスイッチ素子
のオフも、スイッチ素子のオン，オフのタイミングを制
御していることに相当する。

【００６８】図２に本実施例の読み出し動作原理を示
す。

【００６９】図２において、Ｐは正極メモリセル(例え
ば、図１のメモリセル１００,１０２に相当する）、Ｎ
は負極メモリセル（例えば、図１のメモリセル１０１，
１０３に相当する）であり、正／負極性の相補データが
２重化メモリにより記憶されている。図２（ａ）は、全
てのメモリが健全な状態であり、この時は正極性の相補
データの電流値は２ｉとなり、負極性の相補データの電
流値が０となって、差動のセンスアンプを介してリード
データＲＤＡＴＡが得られる。図２（ｂ）は、メモリセ
ルの１つが壊れた場合（ここでは、正極性の一方のデー
タが壊れた場合を例示している）であり、この場合に
も、もう一方の正極性データが確保されていることによ
り正常なリードデータＲＤＡＴＡが得られる。

【００７０】なお、本実施例のように正／負極性の相補
データにより１ビットのデータを構成し、これを差動回
路（センサアンプ）を介して読み出すようにすれば、判
定用のリファレンス信号を作る回路が不要となる。な
お、図３のように相補データを用いないで正極性データ
だけで多重化メモリを構成した場合においては、判定用
のリファレンス信号を必要とする。正／負極性の相補デ
ータを用いた場合には、次のような利点がある。書き込
みデータＷＤＡＴＡにノイズが含まれ、正極性のデータ
ＷＤ，負極性データＷＤＮがそのノイズの影響を受けて
メモリセルに書き込まれても、読み出し時には正／負極
性データの差動によりノイズが相補的に打ち消しあうの
で、リファレンス信号を用いる方式より一層の信頼性を
高める。

【００７１】また、本実施例では、リード切り換え回路
８をパストランジスタを介してワイヤードオアする構成
としているが、正極性データ同士，負極性データ同士の
読み出し信号を加算する手段が有れば同様の効果が得ら
れる。

【００７２】本実施例では、リードコントロール信号Ｒ
ＣＴＬに基づき、リード切り換え信号ＲＣ０及びＲＣ１
のいずれか一方を選択（ハイレベル信号）にして、リー
ド切り換え回路８のNMOSEFT２８，２９か、NMOSEFT３
０，３１の一方側をオンさせることにより、２重化され
たデータをそれぞれ単独に読み出すことも可能である。
これにより、それぞれのデータが正しく書き込まれてい
るかをチェックすることが可能になる。

【００７３】すなわち、リード切り換え信号ＲＣ０によ
りNMOSEFT２８，２９ がオンした場合は、伝送線Ｄ０，
Ｄ０Ｎを介して相補データが読み出される。また、NMOS
EFT３０，３１がオンした場合は、２重化のもう一方の
相補データが伝送線Ｄ１，Ｄ１Ｎを介して読み出され
る。

【００７４】尚、図１に示した多重化メモリを外部のク
ロックに同期させて動作させる場合には、ライトドライ
バ１０，センスアンプ９にそれぞれラッチ回路を設け
て、外部からのクロックに同期してライトドライバ１０
へデータを送り、外部からのクロックに同期してセンス
アンプ９からのデータをデータバスに出力するようにす
ればよい。

【００７５】図１の実施例によれば、次のような効果を
奏する。

【００７６】（ａ）メモリセルを多重化することで、メ
モリセルの１つが壊れても正常なデータを読み出すこと
が可能である。

【００７７】（ｂ）データ伝送線をＤ０，Ｄ１及びＤ０
Ｎ，Ｄ１Ｎのように多重化の複数のメモリセルに対応し
て分岐化し、この分岐線Ｄ０，Ｄ１及びＤ０Ｎ，Ｄ１Ｎ
をリード切り換え回路７、ライト切り換え回路８を介し
てライトドライバ１０及びセンスアンプ９に切り換え可
能に接続することで、データ伝送線の一部を読み出し
／書き込み兼用とし、しかも、リード切り換え回路
７，ライト切り換え回路８がマトリクス状のメモリセル
のＹデコーダも兼用し、専用のＹデコーダを省略可能に
し、さらにセンスアンプ９及びライトドライバ１０を
多重化されたメモリセルに共用することができる。その
結果、多重化メモリセルの周辺回路及び配線構造の合理
化，簡略化を図ることで、多重化に伴う面積，消費電力
増加のオーバヘッドを、メモリセルの増分のみに抑える
ことが可能である。また、多重化メモリからの読み出し
データをワイヤードオアによる加算と差動のセンスアン
プによる読み出しで多数決処理しているため、多数決処
理のための専用ハードを不要とすることが可能となる。

【００７８】（ｃ）多重化したメモリセルをそれぞれ単
独で読み出せることにより、メモリテストを容易に行う
ことが可能である。この場合、図１に示したそれぞれの
センスアンプ９から出力されるリードデータＲＤＡＴＡ
を保持するラッチ回路を設ける。このラッチ回路は、多
重化された分だけ設ける。つまり２重化されていれば２
つのラッチ回路，３重化されていれば３つのラッチ回路
を設ける。なお、この場合には、ラッチ回路を選択する
ための切り換え器が必要になる。この切り換え器の制御
は、リードコントロール回路ＲＣＴから出力されるリー
ド切り換え信号ＲＣ０，ＲＣ１によって行う。更に、多
重化されたデータの比較を行うためにそれぞれのラッチ
回路から出力されたデータを比較する比較回路を設け
る。ラッチ回路に格納されたデータは、比較回路へ送ら
れ比較される。これにより、メモリ装置だけで故障診断
をリアルタイムに行うことができる。例えば、データを
比較した結果、データ間に相違がある場合に比較回路か
ら“１”を、相違がない場合に“０”を出力するように
し、この故障診断結果をデータバスを介してプロセッサ
に送ることで、プロセッサ側で多重化メモリのどの部分
が故障したのか検出することが可能となる。

【００７９】また、多重化したメモリセルのそれぞれか
ら読み出したデータをプロセッサへ送り、プロセッサで
一致しないビットを検出することで、故障診断を行うこ
とが可能となる。

【００８０】（ｄ）多重化メモリに正／負極性の相補デ
ータを記憶させることで、データの多数決判定処理に用
いるリファレンス信号を不要とし、また、ノイズに強い
多重化メモリを実現することが可能になる。

【００８１】（ｅ）また、本実施例を電気的書き込み可
能な不揮発性メモリへ適用すれば、書き込みデータの経
時的変化によるデータ故障に対して高い信頼性を確保で
きる。また、書き込みと消去を繰り返すことによるメモ
リセルに対する過度のストレスによる劣化に対してもデ
ータを保証できるため、書き込み回数に対する寿命向上
を図ることができる。特に、ＥＰＲＯＭ等の不揮発性メ
モリの経時劣化による閾値の微妙な変化に対しては、セ
ンスアンプ以降での、ある閾値に対するデジタル的な０
／１判定よりもセンスアンプ以前に相補信号によりその
差信号を読み出す方が信頼性が高い。すなわち、不揮発
性メモリでは、２重化しなくとも相補でデータを保持
し、その差信号をアナログ的に読み出すことが信頼性の
面で効果がある。

【００８２】さらに、本実施例をスタティックメモリ
（ＳＲＡＭ）等に適用すれば、アルファ線によるソフト
エラーが発生しても正常に動作を継続することが可能で
ある。アルファ線によるソフトエラー率に見合ったメモ
リ多重化（たとえば３重化や４重化）を実現すれば宇宙
での使用にも耐えうる多重化メモリを実現することが可
能である。

【００８３】図４に上記センスアンプ９の具体的な回路
の一例を示す。

【００８４】図４において、３０１〜３０７はPMOSFE
T、３０８〜３１６はNMOSEFT、３２０，３２１は反転回
路である。

【００８５】本センスアンプ回路は電流検出型のセンス
アンプであり、正極性のメモリセル読み出しデータＲＤ
と負極性のメモリセル読み出しデータＲＤＮの電流差を
検知してセンスアンプからリードデータＲＤＡＴＡを出
力する。

【００８６】正極性読み出しデータＲＤは、PMOSFET３
０１とNMOSEFT３０８，３１０により中間電位にクラン
プされている。すなわち、データＲＤの電位が中間電位
から下がった場合には、NMOSEFT３０８のコンダクタン
スが下がりNMOSEFT３１０のゲート電位が上昇する。こ
れによりNMOSEFT３１０ のコンダクタンスが上がること
でデータＲＤが高い電位へ引き上げられる。また、負極
性読み出しデータＲＤの電位が中間電位から上がった場
合は、NMOSFET３０８のコンダクタンスが上がり NMOSE
FT３１０のゲート電位が下がる。これによりNMOSEFT３
１０のコンダクタンスが下がることでデータＲＤが低い
電位へ引き下げられる。このようにして、データＲＤは
中間電位にクランプされる。

【００８７】負極性読み出しデータＲＤＮも、PMOSFET
３０２とNMOSEFT３０９，３１１により上記同様のクラ
ンプ動作を行う。このように正／負極性の読み出しデー
タＲＤ，ＲＤＮをクランプするのは、電位が変動する
と、差動回路の動作スピードが遅くなるため、そのよう
な事態が生じないようにするためである。

【００８８】リードデータＲＤ，ＲＤＮ の電流信号
は、負荷となるPMOSFET３０３，３０４により電圧信号
に変換され、PMOSFET３０６，３０７のゲートへ入力さ
れる。 PMOSFET３０６，３０７とNMOSEFT３１２，３１
３により差動回路を構成している。差動回路の出力信号
はPMOSFET３０７のドレインとNMOSEFT３１３のドレイン
の接続点から出力され反転回路３２０を介してセンスア
ンプ出力ＲＤＡＴＡとなる。

【００８９】PMOSFET３０５は差動回路へのバイアス電
流供給用であり、PMOSFET３０３，３０４と共にセンス
アンプ活性時のみオンするように動作する。センスアン
プ活性化信号ＳＡＯＮはセンスアンプ活性時にハイレベ
ルとなり、非活性時にはローレベルとなる。

【００９０】センスアンプ活性化信号ＳＡＯＮは反転回
路３２１を介してPMOSFET３０３〜３０５とNMOSEFT３１
４〜３１６へ入力されている。NMOSEFT３１４〜３１６
はセンスアンプ非活性時にオンし読み出しデータＲＤ，
ＲＤＮと差動回路出力をローレベルへプルダウンする。

【００９１】ここで、メモリへデータが書き込まれる以
前の状態（すなわちリードデータＲＤ，ＲＤＮの電流が
同一となっている状態）で差動回路の出力データが中間
電位とならないように、負荷用PMOSFET３０３ と３０４
は異なったコンダクタンスに設定している。

【００９２】図５は本発明の第２の実施例に係る多重化
メモリの回路構成図である。本多重化メモリも第１の実
施例で説明したようにプロセッサとデータバス，アドレ
スバス，制御バスを介して接続し、データ処理装置を構
成することができる。

【００９３】本実施例と第１実施例との異なるところ
は、リード／ライトコントロール回路１１とライト切り
換え回路１２及びリード切り換え回路１３である。

【００９４】本実施例のリード／ライトコントロール回
路１１は、リードとライトのコントロール回路を一体化
し、リード／ライトコントロール信号Ｒ／ＷＣＴＬによ
りライト切り換え信号ＷＣ１０とリード切り換え信号Ｒ
Ｃ１０が選択的に出力される。従って、プロセッサから
はリード／ライトコントロール信号Ｒ／ＷＣＴＬが出力
される。尚、実施例１で説明したようにライトコントロ
ール信号ＷＣＴＬ，リードコントロール信号ＲＣＴＬを
リード／ライトコントロール回路１１に入力するように
してもよい。

【００９５】ライト切り換え回路１２内のNMOSFET５８
〜６１ は、ライトコントロール信号ＷＣ１０がハイレ
ベルのとき全てオンする。これによりメモリセルアレイ
５へのデータ書き込み時は、データ伝送線Ｄ０，Ｄ１及
びＤ０Ｎ，Ｄ１Ｎの全てが選択され、例えばワード線Ｗ
０が選択されている時にはメモリセル１００〜１０３へ
一斉にデータが書き込まれる。この時、リード切り換え
信号ＲＣ１０はローレベルとなっており、リード切り換
え回路１３内のNMOSFET ６２〜６５は全てオフし、書き
込みデータのセンスアンプ９への回り込みを防止してい
る。

【００９６】特に電気的に書き込み可能な不揮発性メモ
リなどでは、書き込み電圧は高電圧となるため、センス
アンプなどの高耐圧ＭＯＳを使用していない回路への高
電圧の回り込みを防止するのは重要である。

【００９７】リード切り換え回路１３内のNMOSFET６２
〜６５ は、リード切り換え信号RC10がハイレベルのと
き全てオンする。これはデータの読み込み時は常に多重
化メモリを多数決処理して読み出していることを意味す
る。この時ライト切り換え信号ＷＣ１０はローレベルの
ためライト切り換え回路１２内NMOSFET５８〜６１ は全
てオフしている。

【００９８】図５に示す実施例によれば、多重化メモリ
をそれぞれ片方ずつ読み出してチェックできない点を除
けば図１に示した実施例と同様の効果を得ることができ
る。また、本実施例では、第１実施例に比べて、リード
／ライトコントロール回路１１の構成を簡単にでき、多
重化メモリの周辺回路をさらに簡略化できる効果があ
る。尚、本多重化メモリを外部のクロックに同期させて
動作させる場合には、第１の実施例で説明したのと同様
に、ライトドライバ１０，センスアンプ９にラッチ回路
を設ける。

【００９９】図６は本発明の第３の実施例に係る多重化
メモリの回路構成図である。本多重化メモリも第１の実
施例で説明したようにプロセッサとデータバス，アドレ
スバス，制御バスを介して接続し、データ処理装置を構
成することができる。

【０１００】本実施例と第１実施例との異なる点は、リ
ード／ライトコントロール回路１１を一体化したこと
と、Ｙデコーダ１４，Ｙスイッチ１５を使用した点、及
びライト切り換え回路１６，リード切り換え回路１７の
構成である。

【０１０１】Ｙデコーダ１４は、プロセッサから出力さ
れるアドレス信号ＡＤＤの一部を入力し、多重化された
マトリクス配置のメモリセル１００〜１０３，１１０〜
113,…のＹ座標（データ伝送線Ｄ０，Ｄ０Ｎ，Ｄ１，Ｄ
１Ｎ）を選択するもので、Ｙデコーダ１４の出力信号Ｙ
０,Ｙ１でＹスイッチ１５内のNMOSFET６６〜６９を制御
している。

【０１０２】Ｙスイッチ１５のNMOSFET６６〜６９は、
データ伝送線(分岐線）Ｄ０，Ｄ０Ｎ，Ｄ１，Ｄ１Ｎに
設けられ、Ｙデコーダ１４の出力信号Ｙ０がハイレベル
になるとNMOSFET６６，６７ がオンし、データ伝送線Ｄ
０，Ｄ０Ｎが選択され、出力信号Ｙ１がハイレベルにな
るとNMOSFET６８，６９ がオンし、データ伝送線Ｄ１，
Ｄ１Ｎが選択される。

【０１０３】Ｙスイッチ１５で２重化されたデータ線Ｄ
０，Ｄ０ＮとＤ１，Ｄ１Ｎをそれぞれ個別に選択できる
ようにしたことで、ライト切り換え回路１６とリード切
り換え回路１７内のＭＯＳＦＥＴの個数を半減してい
る。

【０１０４】すなわち、ライト切り換え回路１６内はNM
OSFET７０と７１とで構成され、NMOSFET７０は、分岐前
の伝送線Ｄに設けられ、NMOSFET７１は、分岐前の伝送
線ＤＮに設けられている。

【０１０５】リード切り換え回路１７内はNMOSFET７２
と７３とで構成され、NMOSFET７２は、ワイヤードオア
後の入力線Ｄ′に設けられ、NMOSFET７３ は、ワイヤー
ドオア後の入力線ＤＮ′に設けられている。

【０１０６】データ書き込みモードの時（ライト時）に
は、ライト切り換え信号ＷＣ１０がハイレベルとなりラ
イト切り換え回路１６のNMOSFET７０，７１がオンし、
リード切り換え信号ＲＣ１０はローレベルになって、リ
ード切り換え回路１７のNMOSFET７２,７３がオフする。

【０１０７】また、Ｙデコーダ１４からは、最初にデコ
ード出力信号Ｙ０がハイレベルになりNMOSFET６６,６７
がオンする。この時、例えばワードＷ０が選択されてい
れば、メモリセル１００に正極性の相補データが書き込
まれ、メモリセル１０１に負極性の相補データが書き込
まれる。次いで、デコード出力信号Ｙ０に代わって出力
信号Ｙ１がハイレベルになると、NMOSFET６８，６９ が
オンすることで、上記と同一の正極性の相補データがメ
モリ１０２に書き込まれ、同じく負極性の相補データが
メモリ１０３に書き込まれる。

【０１０８】なお、Ｙデコード出力信号Ｙ０，Ｙ１を同
時にハイレベルにすることも可能であり、この場合には
割り当ての多重化メモリセルの全てに同時に正／負極性
の相補データが書き込まれる。

【０１０９】データ読み出しモードの時(リード時)に
は、通常は、Ｙデコーダ１４のデコード出力信号Ｙ０，
Ｙ１のいずれもハイレベルとなり、Ｙスイッチ１５のNM
OSFET６６，６７，６８，６９の全てがオンする。ライ
ト切り換え信号ＷＣ１０はローレベルで、ライト切り換
え回路１６のNMOSFET７０，７１ はオフし、リード切り
換え信号ＲＣ１０はハイレベルで、リード切り換え回路
１７のNMOSFET７２,７３がオンすることで、ワード信号
Ｗ０〜Ｗｎのうち選択されたメモリセル、例えばメモリ
セル１００と１０２の正極性データがワイヤードオアに
より加算されて読み出され、読み出し信号ＲＤとなって
センスアンプ９に入力され、メモリセル１０１と１０３
の負極性データもワイヤードオアにより加算されて読み
出され、読み出し信号ＲＤＮとなってセンスアンプ９に
入力される。

【０１１０】本実施例においてはＹデコードを使用して
も、その分、ライト切り換え回路１６及びリード切り換
え回路１７を構成するスイッチ素子数が減り、また、リ
ード／ライトコントロール回路１１を１つにまとめるこ
とができるので、多重化メモリの周辺回路のオーバヘッ
ドを最小限に抑えることが可能である。また、リード／
ライトコントロール回路を１つにまとめても、図５の実
施例と異なってデータ伝送線Ｄ０，Ｄ０ＮとＤ１，Ｄ１
Ｎとを選択して、第１実施例同様にメモリセルを片方ず
つ故障診断チェックすることが可能になる。これにより
高信頼の多重化メモリを実現することが可能である。

【０１１１】尚、本多重化メモリを外部のクロックに同
期させて動作させる場合には、第１の実施例で説明した
ようにライトドライバ１０，センスアンプ９にクロック
に同期して動作するラッチ回路を設ければよい。

【０１１２】図７は本発明の第４の実施例に係る多重化
メモリの回路構成図である。本多重化メモリも第１の実
施例で説明したようにプロセッサとデータバス，アドレ
スバス，制御バスを介して接続し、データ処理装置を構
成することができる。

【０１１３】本実施例は、３重化メモリを例示し、既述
した各実施例と異なる点は、大きくは、多重化（３重
化）メモリに記憶するデータを正／負極性の相補データ
に代えて同極性データとした点、及び１つのライトドラ
イバ６から出る同一データの伝送線をＤ０，Ｄ１，Ｄ２
と複数に分けた点である。

【０１１４】図中、１ｂ−１，１ｂ−２，…１ｂ−ｎ
は、それぞれ１ビット分の多重化メモリであり、メモリ
セルアレイ２１は、ワード線Ｗ０〜Ｗｎにより選択可能
にマトリクス配置されたメモリセルより成る。本実施例
では、３重化メモリを構築するために、メモリセル１５
０，１５１，１５２には同極性の同一データが記憶さ
れ、メモリセル１６０，１６１，１６２以降も同様に同
一データが記憶されるようにしてある。

【０１１５】同一データを、複数のメモリセル(ここで
は３重化メモリセル)に１つのライトドライバ６により
書き込めるよう、該ライトドライバ６からのデータ伝送
線Ｄ０，Ｄ１，Ｄ２が複数に分けられて割り当ての複数
のメモリセル１５０，１５１，１５２、１６０，１６
１，１６２…に接続され、これらの各データ伝送線Ｄ
０，Ｄ１，Ｄ２は、それぞれのメモリセルから途中位置
までがデータ読み出し用の伝送線を兼用して、伝送線Ｄ
０′，Ｄ１′，Ｄ２′，リード／ライト切り換え回路２
２，２３、ワイヤードオアを介してセンスアンプ９の入
力側に接続されている。

【０１１６】ライトコントロール回路１８，リードコン
トロール回路１９，ライト切り換え回路２２、リード切
り換え回路２３の機能は、基本的には、今まで述べてき
たものと同様の機能をなすものである。

【０１１７】ライト切り換え回路２２は、NMOSFET７４
〜７６により構成され、このうち NMOSFET７４はデー
タ伝送線Ｄ０に設けられ、NMOSFET７５はデータ伝送線
Ｄ１に設けられ、NMOSFET７６はデータ伝送線Ｄ２に設
けられる。

【０１１８】リード切り換え回路２３は、NMOSFET７７
〜７９により構成され、このうち NMOSFET７７はデー
タ伝送線Ｄ０′に接続され、NMOSFET７８はデータ伝送
線D1′に接続され、NMOSFET７９はデータ伝送線Ｄ２′
に接続される。上記ライト切り換え回路２２及びリード
切り換え回路２３は、Ｙデコーダの機能も兼用する。

【０１１９】２０はリファレンス信号発生回路、ＲＥＦ
はリファレンス信号発生回路２０のコントロール信号、
ＷＣ０，ＷＣ１，ＷＣ２はライト切り換え信号、ＲＣ
０，ＲＣ１，ＲＣ２はリード切り換え信号、ＷＤ０，Ｗ
Ｄ１，ＷＤ２は同極性の同一書き込みデータである。

【０１２０】図７では、図１，図５，図６に示した実施
例が正／負極性の相補のデータを記憶したメモリセルを
２重化していたのに対し、同極性の同一のデータを記憶
したメモリセルを３重化している。

【０１２１】ここで、本実施例の動作について説明す
る。

【０１２２】データ書き込みモードの時（ライト時）に
は、ライト切り換え信号ＷＣ０，ＷＣ１，ＷＣ２が１つ
ずつ順番に或いは同時にハイレベルとなり、ライト切り
換え回路２２のNMOSFET７４〜７６ が順番に或いは同時
にオンし、リード切り換え信号ＲＣ０，ＲＣ１，ＲＣ２
はローレベルになって、リード切り換え回路２３のNMOS
FET７７，７８，７９ がオフになる。この時、例えばワ
ード線Ｗ０が選択されていれば、３重化されたメモリセ
ル１５０，１５１，１５２に同一のデータが単独で或い
は同時に書き込む制御がなされる。

【０１２３】次に、通常のデータ読み出しモードの時
（リード時）には、ライト切り換え信号ＷＣ０，ＷＣ
１，ＷＣ２がローレベルとなり、ライト切り換え回路２
２のNMOSFET７４〜７６ がオフし、リード切り換え信号
ＲＣ０，ＲＣ１，ＲＣ２はハイレベルになって、リード
切り換え回路２３のNMOSFET７７，７８，７９ がオンす
る。この時、例えば、ワード線Ｗ０が選択されるとメモ
リセル１５０〜１５２から同一のデータがデータ線Ｄ
０，Ｄ１，Ｄ２及びＤ０′，Ｄ１′，Ｄ２′を介して読
み出され、これらのデータがワイヤードオアにより加算
され、読み出し信号ＲＤとなってセンスアンプ９に入力
される。

【０１２４】センスアンプ９のもう一方には、判定用の
リファレンス信号Ｒｅｆが入力され、読み出しデータＲ
ＤＡＴＡが出力される。

【０１２５】なお、リードコントロール回路１９は、リ
ード切り換え信号ＲＣ０，ＲＣ１，ＲＣ２を上記のよう
に同時にハイレベルにするほかに、１つずつ順番にハイ
レベルにして、リード切り換え回路２３のNMOSFET７
７，７８，７９ を順番にオンさせ、３重化されたメモ
リセルのそれぞれを単独で読み出す制御も可能である。
このようにすることで、各メモリセルが故障診断も可能
になる。リファレンス信号発生回路２０は、３重化され
たメモリセルを単独でリードする場合と複数加算してリ
ードの場合に応じてリファレンス信号Ｒｅｆを変化させ
ている。

【０１２６】尚、ライトコントロール回路１８，リード
コントロール回路１９は、第１の実施例で説明したライ
トコントロール回路３，リードコントロール回路４と同
様に構成すればよい。更に、本多重化メモリを外部のク
ロックに同期させて動作させる場合には、第１の実施例
で説明した構成とすればよい。

【０１２７】本実施例によれば、既述した各実施例同様
に多重メモリセルの周辺回路の合理化，簡略化を図り得
るほかに、個々のメモリセルへデータを直接リード／ラ
イトできるため、メモリセルのテストが、図１，図５，
図６に示した正／負極性の相補データでリード／ライト
する方式に比べて容易である。また、図１，図５，図６
の実施例に対してメモリセルの個数を３／４に削減可能
である。

【０１２８】ただし、リード動作に於いてリファレンス
信号を必要とすること、及び多重化されたメモリセルの
単独リードと一括リードを切り換える際に、リファレン
ス信号の信号レベルを切り換える手段が必要となるなど
制御回路が若干複雑となる。図８は本発明の第５の実施
例に係る多重化メモリである。本多重化メモリも第１の
実施例で説明したようにプロセッサとデータバス，アド
レスバス，制御バスを介して接続し、データ処理装置を
構成することができる。本実施例と既述の実施例との異
なる大きな点は、図１〜図７までの実施例がワード線方
向（Ｘ座標方向）にメモリセルを多重化していたのに対
して、データ線方向（Ｙ座標方向）にメモリセルを多重
化しているのが特徴である。

【０１２９】図中、１ｃ−１，１ｃ−２，…１ｃ−ｎ
は、それぞれ１ビット分のメモリを示す。

【０１３０】本実施例においても、図１，図５，図６の
実施例と同様に、一のデータが正／負極性の相補データ
を用いており、ライトドライバ１０からのデータ伝送線
のうち正極性のデータ伝送線Ｄは途中で符号Ｄ１０，Ｄ
１１に示すように分岐され、負極性のデータ伝送線ＤＮ
は途中で符号Ｄ１０Ｎ，Ｄ１１Ｎに示すように分岐され
て、割り当ての複数のメモリセルに接続されている。上
記データ伝送線（分岐線）Ｄ１０，Ｄ１１，Ｄ１０Ｎ，
Ｄ１１Ｎはデータ読み出し用のデータ伝送線を兼用し
て、それぞれリード／ライト切り換え回路１６，１７を
介してセンスアンプ９の入力側に接続されている。

【０１３１】２５−１，２５−２，２５−３，２５−４
…は多重化するメモリセルを選択するための多重化切り
換え回路であり、複数のゲート回路例えばアンドゲート
により構成される。ゲート２５−１の入力側にはワード
Ｗ０とリード／ライトコントロール回路１１から出力さ
れる多重化メモリ選択信号ＲＷＣ０が入力され、その出
力線がワード線となる。ゲート２５−２の入力側にはワ
ードＷ０とリード／ライトコントロール回路１１から出
力される多重化メモリ選択信号ＲＷＣ１が入力され、そ
の出力線がワード線となる。

【０１３２】また、同様にして、ゲート２５−３の入力
側にはワードＷ１と多重化メモリ選択信号ＲＷＣ０が入
力され、その出力線がワード線となる。ゲート２５−４
の入力側にはワードＷ１と多重化メモリ選択信号ＲＷＣ
１が入力され、その出力線がワード線となる。

【０１３３】メモリセルアレイ５とライト切り換え回路
１６との間にはＹスイッチ１５が設けてある。Ｙスイッ
チ１５はNMOSFET６６〜６９より成り、NMOSFET６６はデ
ータ伝送線Ｄ１０に、NMOSFET６７はデータ伝送線Ｄ１
０Ｎに、NMOSFET６８はデータ伝送線Ｄ１１に、NMOSFET
６９はデータ伝送線Ｄ１１Ｎに設けてある。

【０１３４】メモリセルアレイ５は、第１のカラム２６
−１と第２のカラム２６−２とに分けられている。

【０１３５】メモリセルへのデータ書き込み（ライト
時）は、例えば、多重化メモリ切り換え信号ＲＷＣ０が
ハイレベル，ＲＷＣ１がローレベルになるよう制御さ
れ、ワードＷ０がハイレベル、また、Ｙデコード１４の
出力信号Ｙ０によりNMOSFET６６,６７がオンすれば、メ
モリセル２００，２０１が選択される。この状態で、ラ
イト切り換え回路１６のスイッチ素子７０，７１をオン
しておけば、正極性の相補データＷＤがデータ伝送線Ｄ
１０を介してメモリセル２００に書き込まれ、負極性の
相補データＷＤＮがデータ伝送線Ｄ１０Ｎを介してメモ
リセル２０１に書き込まれる。

【０１３６】また、上記のデータ書き込み可能状態（ラ
イトモード）において、多重化メモリ切り換え信号ＲＷ
Ｃ０がローレベル，ＲＷＣ１がハイレベルに切り換わる
と（ここではワードはＷ０が選択されているものとす
る）、メモリセル２０２，２０３に上記と同一の正／負
極性の相補データがそれぞれ書き込まれることで多重化
メモリが構築される。

【０１３７】上記同様にして、ライトモードの状態でワ
ードＷ１が選択されると、多重化メモリ切り換え信号Ｒ
ＷＣ０がハイレベルの状態では、メモリセル２１０，２
１１に正／負極性の相補データが書き込まれ、ＲＷＣ１
がハイレベルの状態ではメモリセル２１２，２１３に正
／負極性の相補データが書き込まれる。

【０１３８】すなわち本実施例では、データ線方向に多
重化されたメモリに同一データが書き込まれる。

【０１３９】なお、第１カラムの多重化メモリを選択す
るか、第２カラムの多重化メモリを選択するかは、Ｙス
イッチ１５のスイッチ素子６６，６７か６８，６９の切
り換え制御により可能である。

【０１４０】多重化メモリの片側（一対のメモリ）へデ
ータを単独に書き込むか、多重化メモリの双方にデータ
を同時に書き込むかは、多重化メモリ切り換え信号ＲＷ
Ｃ０，ＲＷＣ１を用いて任意に制御可能である。ここで
は、２００〜２０３、２０４〜２０７、２１０〜２１
３、２１４〜２１７がそれぞれの２重化メモリを構成し
ている。

【０１４１】次にメモリセルからのデータ読み出し動作
を説明する。

【０１４２】通常のデータ読み出しは、多重化メモリ切
り換え信号ＲＷＣ０，ＲＷＣ１…、ワードＷ０，Ｗ１
…、Ｙデコード出力信号Ｙ０，Ｙ１、リード／ライトの
切り換え信号ＷＣ１０，ＲＣ１０により多重化メモリセ
ルが選択されることで行われる。

【０１４３】例えば、ワードＷ０がハイレベル，多重化
メモリ切り換え信号ＲＷＣ０，RWC1がハイレベル，Ｙデ
コード出力信号Ｙ０がハイレベル，Ｙ１がローレベル，
ライト切り換え信号ＷＣ１０がローレベル，リード切り
換え信号ＲＣ１０がハイレベルであれば、スイッチ素子
６６，６７及び７２，７３がオン状態になって、メモリ
セル２００〜２０３がデータ伝送線Ｄ１０Ｎ，Ｄ１０Ｎ
を介してセンスアンプ９に接続される。

【０１４４】この状態では、正極性側ではメモリセル２
００，２０２の同一データが読み出されて、データ伝送
線Ｄ１０上でワイヤードオアされ、その加算データが読
み出しデータＲＤとしてセンスアンプ９に入力される
（ここでは、Ｄ１０の分岐線Ｄ１０−１，Ｄ１０−２が
Ｄ１０上でワイヤードオアされることになり、分岐線Ｄ
１０−３，Ｄ１０−４も同様である）。一方、負極性側
では、メモリセル２０１，２０３の同一データが読み出
されて、データ伝送線Ｄ１０Ｎ上でワイヤードオアさ
れ、その加算データが読み出しデータＲＤＮとしてセン
スアンプ９に入力される（ここでは、Ｄ１０Ｎの分岐線
Ｄ１０Ｎ−１，Ｄ１０Ｎ−２がD10N上でワイヤードオア
されることになり、分岐線Ｄ１０Ｎ−３,Ｄ１０Ｎ−４
も同様である)。最終的にはセンスアンプ９から読み出
しデータＲＤＡＴＡとして出力される。これにより、差
動のセンスアンプ９により多数決処理されデータが読み
出される。

【０１４５】また、メモリセルの故障診断モードの場合
には、多重化メモリ切り換え信号ＲＷＣ０，ＲＷＣ１の
いずれか一方をハイレベルとし、それとワードＷ０，Ｗ
１のいずれか１つを選択することにより、２重化された
メモリセルのうち片方を単独でリードすることができ
る。

【０１４６】本実施例のリード／ライトコントロール回
路１１は、データの書き込み時に、多重化されたメモリ
セルへの同時書き込みと交互の書き込みを制御すること
ができる。またデータの読み出し時も同様に、多重化さ
れたメモリセルから同時読み出しと交互の読み出しを制
御することができる。これは、リード／ライトコントロ
ール回路１１が、第１の実施例で説明したライトコント
ロール回路３，リードコントロール回路４の両機能を実
現できるようにすればよい。

【０１４７】つまり、プロセッサから送られてくるモー
ド選択信号によって制御する場合には、リード／ライト
コントロール回路１１に次のようなレジスタを設けて制
御する。

【０１４８】

【表１】

【０１４９】このレジスタは予めプロセッサによって設
定することができる。リード／ライトコントロール回路
１１は、プロセッサから送られてくるリード／ライトコ
ントロール信号Ｒ／ＷＣＴＬを取り込み、リードコント
ロール信号か、ライトコントロール信号かを判別し、そ
れぞれのレジスタの内容によって、多重化メモリ切り換
え信号ＲＷＣ０，ＲＷＣ１を制御する。

【０１５０】尚、第１の実施例の（ｂ）として説明した
ようにリード／ライトコントロール信号Ｒ／ＷＣＴＬに
よって、同時書き込み，交互書き込み，同時読み出し，
交互読み出しを指定できるようにすれば、リード／ライ
トコントロール回路１１はレジスタを設ける必要がな
く、リード／ライトコントロール信号Ｒ／ＷＣＴＬによ
って多重化メモリ切り換え信号ＲＷＣ０，ＲＷＣ１を制
御することができる。

【０１５１】また、本多重化メモリが外部のクロックに
同期して動作する場合には、第１の実施例で説明したの
と同様にライトドライバ１０，センスアンプ９にそれぞ
れクロックに同期して動作するラッチ回路を設ける。

【０１５２】図８に示した実施例では、多重化されたメ
モリセルにおいて、ワード線を多重化切り換え回路２５
−１〜２５−４を介して分離し、データ線Ｄ１０，Ｄ１
０Ｎ及びＤ１１，Ｄ１１Ｎのそれぞれがワイヤードオア
の出力線としていることが特徴である。例えば２００〜
２０３のメモリセルの場合、ワード線をゲート回路２５
−１，２５−２を介して分離している。

【０１５３】また、同一の正極性データを記憶するメモ
リセル２００，２０２でデータ線Ｄ１０を共有し（メモ
リセル２１０，２１２についても同様）、負極性データ
であるメモリセル２０１，２０３でデータ線Ｄ１０Ｎを
それぞれ共有している（メモリセル２１１，２１３につ
いても同様）。

【０１５４】以上のように本実施例では、図１〜図７ま
での実施例がワード線方向にメモリセルを多重化してい
たのに対して、データ線方向にメモリセルを多重化して
いる。これにより図１，図５，図６，図７に示した実施
例に対して、メモリ面積の縦横比を変更することができ
る。また、Ｙデコーダによるカラム選択回路を設けたこ
とでメモリの大容量化への対応が容易となる。

【０１５５】図９は本発明の第６の実施例に係わる多重
化メモリである。

【０１５６】本実施例は、図８に示した実施例から多重
化切り換え回路２５−１〜２５−４を削除しており、そ
の他の構成は図８と同様にしてある。

【０１５７】本実施例によれば、多重化メモリの単独リ
ード／ライトはできなくなり、全て多重化でのリード／
ライト動作となる。したがって、多重化メモリのそれぞ
れ単独ではメモリテストは行えないが、多重化切り換え
回路が削除できたことで図８の実施例に比較して小面積
化を実現することができる。

【０１５８】以上、プロセッサと多重化メモリで構成さ
れるデータ処理装置及び多重化メモリの構成について説
明した。

【０１５９】次に、これまで説明した多重化メモリを応
用した制御システムについて説明する。この制御システ
ムは、複数のデータ処理装置と、この複数のデータ処理
装置からデータを収集したり、それぞれの局所データ処
理装置に制御データなどを配信する中央データ処理装置
から構成される。データ処理装置，中央データ処理装置
ともにデータを処理するプロセッサと、データを記憶す
るメモリとを主な構成要素とし、システムの適用対象に
よって、その他の要素を付加する。

【０１６０】図１０は制御システムへ適用したデータ処
理装置の第１の実施例を示したものである。これは圧力
センサから出力される信号を中央データ処理装置で収集
して制御するシステムにおいて、圧力センサの特性のば
らつきを補正するためのものであり、圧力センサ４００
とデータ処理装置４０１から構成されている。

【０１６１】データ処理装置４０１は、圧力センサから
出力される信号をデジタル信号に変換するＡ／Ｄ変換器
４０２，温度センサ４０４，温度センサ４０４から出力
される信号をデジタル信号に変換するＡ／Ｄ変換器４０
３，演算器４０５，演算器４０５によって演算されたデ
ジタル信号をアナログ信号に変換するＤ／Ａ変換器４０
６，本発明の多重化メモリを適用したEPROM408，Ａ／Ｄ
変換機402,４０３，Ｄ／Ａ変換器４０６へクロック信号
を供給する発振器４０７，EPROM408に格納するデータを
外部から書き込むための外部インタフェース回路４０９
により構成される。

【０１６２】本データ処理装置４０１は、圧力センサ４
００の特性のばらつきの補正を行うと共に発振器４０７
の発振周波数の調整を行う構成となっている。これを実
現するために、EPROM408はｎビットのメモリで構成し、
外部インターフェース回路４０９から信号線４２５を介
してｎビットのデータが書き込まれるようになってお
り、ワードによって書き込み場所を指定して圧力センサ
の特性のばらつきの補正を行うためのデータ（以下、
「補正データ」と称す。）と発振器の発振周波数の調整
を行うためのデータ（以下、「調整データ」と称す。）
とを記憶する。EPROM408に記憶された補正データは信号
線４２３を介して演算器４０５へ送られ、調整データは
信号線４２４を介して発振器４０７へ送られる。本実施
例では、補正データはｎビットとし、調整データはｍビ
ット（ｍ＜ｎ）としている。従ってEPROM408のセンスア
ンプは、ｎ＋ｍ個有している。従って、ワードによって
調整データの読み出しを指定した場合には、ｍ個のセン
スアンプが選択され、ｍビットのデータを信号線４２４
を介して発振器へ送り、ワードによって補正データの読
み出しを指定した場合にはｎ個のセンスアンプが選択さ
れｎビットのデータを信号線４２３を介して演算器４０
５へ送っている。

【０１６３】次に、本データ処理装置４０１の動作につ
いて説明する。まず初期設定として補正データと調整デ
ータとを外部インタフェース回路４０９からEPROM408へ
書き込む。補正データとは、予め圧力センサの特性を検
査し、圧力センサの特性を直線に近似するためのデータ
である。調整データとは、予め発振器の特性を検査し、
動作させたい周波数にするためのデータである。

【０１６４】本データ処理装置の動作として圧力センサ
４００の出力信号の補正について説明する。圧力センサ
４００から得られる圧力センサの出力信号と温度センサ
404から得られる温度センサの出力信号をそれぞれＡ／
Ｄ変換器４０２及び４０３によりデジタル信号に変換
し、演算器４０５へ入力する。演算器４０５はEPROM408
から補正データを読み出し、この補正データと温度セン
サからの出力信号に基づいて圧力センサの特性を直線に
近似した場合の圧力センサの出力信号を演算によって求
める。得られたデータは圧力センサの出力として信号線
４２１を介してＤ／Ａ変換器でアナログ信号に変換し、
圧力センサ出力４３０として出力される。図１０に示し
た圧力センサは自動車のエンジンルーム内などの過酷な
環境で使用される。この場合、特に高温等の影響でＥＰ
ＲＯＭへ書き込んだデータが経時的劣化を起こしやす
い。このような場合に本発明の多重化メモリをＥＰＲＯ
Ｍへ適用すると、１つのメモリセルが劣化してもメモリ
出力は多数決処理により正常なデータを出力できるた
め、高信頼の圧力センサを実現することができる。さら
に圧力センサなどの製品立ち上げ時の初期歩留まりを上
げることも可能である。次に、データ処理装置４０１の
発振器４０７の発振周波数の調整について説明する。図
１１は、発振器の発振周波数の調整方法を示す図であ
る。図中、ＣＬＫは発振器４０７から出力されるクロッ
ク信号、５００は分周及びデューティ調整回路、ＣＬＫ
＿ｄｉｖはクロック信号ＣＬＫの分周とデューティを調
整した分周信号、４０８は発振周波数調整データが格納
されているＥＰＲＯＭであり、発振周波数の調整に必要
な部分のみを示している。EPROM408はｍビットの調整デ
ータを格納する多重化されたメモリセル５０１と、多重
化されたメモリセルから読み出されたデータを加算し、
増幅するｍ個のセンスアンプ９、センスアンプ９からの
出力信号ＳＡＯを格納し、ＣＬＫ＿ｄｉｖによって格納
したデータを出力するｍ個のラッチ回路５０２から構成
され、ラッチ回路は調整データOSCCTLを出力する。

【０１６５】発振器の発振周波数調整方法について説明
する。EPROM408から読み出された相補データＲＤ，ＲＤ
Ｎはセンスアンプ９で増幅されラッチ回路５０２へ取り
込まれる。ラッチ回路５０２から出力された調整データ
OSCCTLは、発振器４０７へ入力される。調整データOSCC
TLは複数ビットで構成され、その信号により発振器４０
７の発振周波数を調整する。発振器４０７から出力され
たクロック信号CLKは、一旦、分周およびデューティ調
整回路５００で、図１１に示す波形の様にクロック信号
ＣＬＫの分周とデューティの調整が行われＣＬＫ＿ｄｉ
ｖとして出力される。このＣＬＫ＿ｄｉｖが、センスア
ンプ９の活性化信号及びラッチ回路５０２のクロックと
なっている。すなわち、ＣＬＫ＿ｄｉｖがハイレベルの
期間にセンスアンプ９が動作しEPROM408のデータを読み
出すとともにラッチ回路502へデータが伝搬する。ＣＬ
Ｋ＿ｄｉｖがハイレベルからローレベルへ変化するとセ
ンスアンプ９は動作を停止しラッチ回路５０２はその時
の読み出されたデータを保持する。これにより読み出し
動作の低消費電力化が可能となる。

【０１６６】このように、EPROM408から読み出した調整
データOSCCTLで発振器４０７を調整し、周波数調整後の
発振器からのクロック信号ＣＬＫに同期して調整データ
を読み出すためのセンスアンプ９とラッチ回路５０２を
制御することは、制御信号が帰還しているため以下に示
すような問題が発生する。この問題とは、調整データOS
CCTLが電源投入時には不確定（ラッチ回路５０２の保持
データが不確定）となるため、発振器４０７が高い周波
数で発振する場合が有るという問題である。

【０１６７】すなわち、クロックパルスのハイレベル期
間にセンスアンプ９とラッチ回路５０２が動作するが、
発振器４０７が高い周波数で発振した場合、クロック信
号ＣＬＫのパルス幅が狭くなり、EPROM408からの読み出
しデータをラッチ回路502へ取りこめないという、ディ
レイ不良が発生する問題である。

【０１６８】この様な問題を解決するために、本実施例
では分周信号ＣＬＫ＿ｄｉｖのパルス幅をクロック信号
ＣＬＫのパルス幅の２倍に設定している。これにより、
例えば電源投入時などにクロック信号ＣＬＫが通常動作
時の２倍の発振周波数で発振してパルス幅が通常の１／
２になった場合でも、ＣＬＫ＿ｄｉｖのパルス幅がディ
レイ不良を起こさない正常時のパルス幅を確保でき、EP
ROM408からの読み出しデータＳＡＯをセンスアンプ９で
増幅しラッチ回路５０２に取り込むことが可能となる。

【０１６９】こうすることにより、電源投入時でラッチ
回路５０２の記憶データが不定の場合やラッチ回路５０
２の記憶データがノイズ等により破壊された場合におい
ても、発振器４０７が発振しクロック信号ＣＬＫを出力
している限りは、何サイクルか所定のクロック数だけ待
てばEPROM408から調整データOSCCTLが読み出され、クロ
ック信号ＣＬＫが所望の周波数に安定する。

【０１７０】分周及びデューティ調整回路５００はデュ
ーティとパルス幅を調整しているが、これは設計により
変更可能である。デューティの調整はセンスアンプ９や
ラッチ回路５０２などの読み出し回路の低消費電力化に
寄与し、パルス幅は先に述べたように発振器４０７の未
調整時の最高動作周波数により決定するものである。図
１１に示す実施例によれば、不揮発性メモリなどの記憶
装置に書き込んだデータにより発振器の発振周波数を制
御できることは、システムの応答速度を可変にできると
ともにクロック信号に同期して動作している論理回路部
の消費電力を可変にできる効果がある。すなわち、装置
組み立て後において、システムの応答性と低消費電力性
をシステムの仕様に合わせて変更できる効果がある。

【０１７１】また、発振器調整データを記憶している記
憶装置の読み出し用クロックのデューティとパルス幅を
調整できることは、記憶装置の読み出し時の消費電力を
可変にできるとともに、電源投入時などのクロック周波
数未調整時においても、一定期間以内に記憶データを読
み出し発振器の発振周波数を所望の周波数へ設定できる
効果がある。

【０１７２】尚、図１０に示したデータ処理装置４０１
を同一の半導体基板上に形成して、１チップのＬＳＩと
することもできる。

【０１７３】また、圧力センサ４００とＬＳＩで構成し
たデータ処理装置４０１を一体にして圧力センサ装置を
構成することもできる。

【０１７４】図１２は、制御システムへ適用したデータ
処理装置の第２の実施例である。図中、６００はセン
サ、６０１は入出力レンジ切り換えデータ、６０２は各
パーツ毎に動作レンジを切り換えるためのレンジ切り換
え信号である。

【０１７５】図１２では、入出力レンジ切り換えデータ
６０１をEPROM408へ書き込み、EPROM408から読み出した
レンジ切り換え信号６０２により、Ａ／Ｄ変換器４０
２，４０３及びＤ／Ａ変換器４０６の動作レンジを切り
換えている。

【０１７６】図１２に示す実施例によれば、不揮発性メ
モリ４０８の入出力レンジ切り換えデータを書き換える
ことにより、データ処理装置４０１の回路構成を変更す
ることなく、センサ６００を各種の仕様のセンサへ取り
換え可能である。

【０１７７】仕様の異なるセンサとしては、吸気圧セン
サ，大気圧センサ，燃料タンク圧センサ，ブレーキ圧セ
ンサ，燃料圧センサなと多種が考えられ、それぞれ出力
信号の電圧範囲が異なっている。

【０１７８】尚、この場合も同一の半導体基板上に形成
してＬＳＩを構成することができる。

【０１７９】図１３は、制御システムへ適用したデータ
処理装置の第３の実施例である。図中、７００はバイア
ス電流調整データ、７０１は各パーツの電流調整信号で
ある。図１３では、バイアス電流調整データ７００を不
揮発性メモリ４０８へ書き込み、不揮発性メモリ４０８
から読み出した電流調整信号７０１により、Ａ／Ｄ変換
器４０２，４０３及びＤ／Ａ変換器４０６の消費電力を
調整している。

【０１８０】図１３に示す実施例によれば、不揮発性メ
モリ４０８のバイアス電流調整データを書き換えること
により、特性補正LSI401の回路構成を変更することなく
各パーツの消費電力を調整可能である。

【０１８１】図１４は、制御システムへ適用したデータ
処理装置の第４の実施例である。図中、８００はテスト
モード／通常動作のモード切り換えデータ、８０１は各
パーツの動作モード切り換え信号である。図１４では、
モード切り換えデータ８００をEPROM408へ書き込み、EP
ROM408から読み出したモード切り換え信号８０１によ
り、Ａ／Ｄ変換器４０２，４０３及び演算器４０５，Ｄ
／Ａ変換器４０６，発振器４０７のテストモードと通常
動作モードのモード切り換えを行っている。

【０１８２】図１４に示す実施例によれば、EPROM408の
モード切り換えデータを書き換えることにより、テスト
モードと通常動作モードを切り替えることが可能とな
り、テストを容易に行うことが可能である。

【０１８３】図１５は、制御システムへ適用したデータ
処理装置の第５の実施例である。図中、９００は製造番
号などの製品識別データである。本実施例に示した製品
識別データ９００は、製品出荷時に不揮発性メモリ４０
８へ書き込んでいる。これにより、製品が市場に投入さ
れた後に不良が発生した場合などにおいて、製品の追跡
調査を行いやすくなり不良となった原因究明などを容易
に行うことが可能となる。

【０１８４】図１６は、今まで説明した制御システムを
エンジン制御に適用した実施例を示したものである。図
中、１０００はエンジンコントールユニットであり、先
に説明した中央データ処理装置に相当するものである。
１００１は図１０に示した圧力センサ４００とデータ処
理装置４０１を一体にした圧力センサ装置、１００２は
圧力センサ装置１００１から出力される圧力検知信号、
１００３は燃料インジェクタ、１００４はインジェクタ
１００３の制御信号、１００５は吸気弁、1006は点火プ
ラグ、１００７は点火プラグの制御信号、１００８は排
気弁、１００９は吸気管、１０１０は排気管、１０１１
はシリンダー、１０１２はピストンである。

【０１８５】次にエンジン制御システムの動作について
説明する。シリンダー１０１１には、吸気弁１００５が
開いて空気とインジェクタ１００３から噴射した燃料の
混合気が吸入される。吸入された混合気は、点火プラグ
１００６により添加され爆発しピストン１０１２を動か
す。爆発後の排気は、排気弁１００８が開いて排気管１
０１０へ送り出される。この時、圧力センサ装置１００
１から出力される圧力検知信号は吸気管１００９に流れ
る空気流量によって変化する。つまり、圧力センサ装置
１００１から出力される圧力検知信号は吸気管１００９
に流れる空気流量の検出センサとして働き、その信号を
エンジンコントロールユニット１０００へ伝えている。
エンジンコントロールユニット１０００は、圧力検知信
号1002のほか、各種センサからの信号を受け取り、イン
ジェクタ１００３の燃料噴射量や点火プラグ１００６の
点火タイミングを制御している。これにより動力性能や
排気ガス中の不純物濃度などを制御している。

【０１８６】図１６に示す実施例によれば、経時劣化が
小さく高信頼で低コストの圧力センサをエンジン制御シ
ステムに適用していることから、エンジン制御システム
そのものも高信頼で低コスト化を実現できる効果があ
る。また、圧力センサ内の不揮発性メモリのデータを書
き換えることにより、仕様の異なるシステムにもフレキ
シブルに対応可能である。さらに、圧力センサ内の不揮
発性メモリにセンサの製品識別番号を書き込むことによ
り、センサ不良時にメーカの製品追跡調査を容易に行え
るようになり、同種のセンサを搭載したシステムの割り
出しも行いやすくなるといった効果がある。

【０１８７】

【発明の効果】以上のように本発明の多重化メモリによ
れば、装置全体の面積，消費電力を今まで以上に抑える
ことができる。

【０１８８】さらに、耐ノイズ性を向上させ、より一
層、信頼性を高めた多重化メモリを実現することができ
る。

【０１８９】また、不揮発性メモリへ適用すれば、書き
込みデータの経時的変化によるデータ故障に対して高い
信頼性を確保できる。また、書き込みと消去を繰り返す
ことによるメモリセルに対する過度のストレスによる劣
化に対してもデータを保証できるため、書き込み回数を
増加させることができる。

【０１９０】さらに、低コストで信頼性の高いシステム
を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わる多重化メモリの
回路構成を示した図である。

【図２】第１の実施例である多重化メモリのデータ読み
出し動作の原理を説明するための図である。

【図３】他の多重化メモリのデータ読み出し動作の原理
を説明するための図である。

【図４】センスアンプの構成を示した図である。

【図５】本発明の第２の実施例に係わる多重化メモリの
回路構成を示した図である。

【図６】本発明の第３の実施例に係わる多重化メモリの
回路構成を示した図である。

【図７】本発明の第４の実施例に係わる多重化メモリの
回路構成を示した図である。

【図８】本発明の第５の実施例に係わる多重化メモリの
回路構成を示した図である。

【図９】本発明の第６の実施例に係わる多重化メモリの
回路構成を示した図である。

【図１０】本発明の多重化メモリを適用したデータ処理
システムにおける第１の実施例に係わるデータ処理装置
の構成を示した図である。

【図１１】発振器の発振周波数の調整を行う回路構成を
示した図である。

【図１２】本発明の多重化メモリを適用したデータ処理
システムにおける第２の実施例に係わるデータ処理装置
の構成を示した図である。

【図１３】本発明の多重化メモリを適用したデータ処理
システムにおける第３の実施例に係わるデータ処理装置
の構成を示した図である。

【図１４】本発明の多重化メモリを適用したデータ処理
システムにおける第４の実施例に係わるデータ処理装置
の構成を示した図である。

【図１５】本発明の多重化メモリを適用したデータ処理
システムにおける第５の実施例に係わるデータ処理装置
の構成を示した図である。

【図１６】本発明の多重化メモリを適用したデータ処理
システムの応用例を示した図である。

【図１７】図１におけるライト動作時のタイミングチャ
ートを示した図である。

【図１８】図１におけるリード動作時のタイミングチャ
ートを示した図である。

【符号の説明】

２…Ｘデコーダ、３…ライトコントロール回路、４…リ
ードコントロール回路、５…メモリセルアレイ、７…ラ
イト切り換え回路、８…リード切り換え回路、９…セン
スアンプ、１０…ライトドライバ、１１…リード／ライ
トコントロール回路、１４…Ｙデコーダ、１５…Ｙスイ
ッチ、２０…リファレンス信号発生回路、２５−１〜２
５−４…多重化切り換え回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 昌大 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 村林 文夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 山田 弘道 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 半沢 恵二 茨城県ひたちなか市高場2477番地 株式会 社日立カーエンジニアリング内 (72)発明者 櫻井 康平 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮▲崎▼ 敦史 茨城県ひたちなか市大字高場2520番地 株 式会社日立製作所自動車機器グループ内 Ｆターム(参考） 5B025 AC03 AD04 AD06 AD15 AE06 AE08

Claims (15)

【特許請求の範囲】
1. 【請求項１】マトリクス状に配置され、同一のデータを
   記憶する複数のメモリセルと、 複数の前記メモリセルから読み出された同一のデータを
   加算及び増幅する複数のセンスアンプ回路と、 複数の前記メモリセルと前記センスアンプ回路との接続
   を制御する複数のスイッチ素子と、 複数の前記スイッチ素子を制御する制御回路とを有し、 前記制御回路は、それぞれの前記スイッチのオン，オフ
   を制御することによって前記メモリセルから読み出され
   たデータを前記センスアンプ回路へ伝送するタイミング
   を制御する多重化メモリ。
2. 【請求項２】マトリクス状に配置され、同一のデータを
   記憶する複数のメモリセルと、 外部から入力されたデータから前記メモリセルへ書き込
   むための相補データを生成するデータ生成回路と、 複数の前記メモリセルから読み出された同一のデータを
   加算及び増幅する複数のセンスアンプ回路と、 複数の前記メモリセルと前記データ生成回路との接続及
   び前記メモリセルと前記センスアンプ回路との接続を制
   御する複数のスイッチ素子と、 複数の前記スイッチ素子を制御する制御回路とを有し、 前記制御回路は、それぞれの前記スイッチのオン，オフ
   を制御することによって前記データ生成回路から前記メ
   モリセルへのデータの伝送のタイミング又は前記メモリ
   セルから読み出されたデータを前記センスアンプ回路へ
   伝送するタイミングを制御する多重化メモリ。
3. 【請求項３】メモリセルがマトリクス状に配置され、同
   一データが割り当ての複数のメモリセルに書き込まれる
   多重化されたメモリであって、 前記同一データを、前記複数のメモリセルに１つのライ
   トドライバにより書き込めるよう該ライトドライバから
   のデータ伝送線が分岐されて前記複数のメモリセルに接
   続され、前記データ伝送線の分岐線が前記複数のメモリ
   セルから同一データを読み出すためのデータ伝送線を兼
   用して、これらの分岐線がリード／ライト切り換え回
   路，ワイヤード・オアを介してセンスアンプの入力側に
   接続されていることを特徴とする多重化メモリ。
4. 【請求項４】メモリセルがマトリクス状に配置され、同
   一データが割り当ての複数のメモリセルに書き込まれる
   多重化されたメモリであって、 前記同一データを、前記複数のメモリセルに１つのライ
   トドライバにより書き込めるよう該ライトドライバから
   のデータ伝送線が複数に分けられて前記複数のメモリセ
   ルに接続され、これらの各データ伝送線は、それぞれの
   メモリセルから途中位置までがデータ読み出し用の伝送
   線を兼用して、リード／ライト切り換え回路，ワイヤー
   ド・オアを介してセンスアンプの入力側に接続されてい
   ることを特徴とする多重化メモリ。
5. 【請求項５】メモリセルがマトリクス状に配置され、同
   一データが割り当ての複数のメモリセルに書き込まれる
   多重化されたメモリであって、 前記同一データが正極性，負極性の相補データにより構
   成され、これらの相補データが一対のメモリセルにより
   記憶され、この同一データを記憶する前記一対のメモリ
   セルを複数備えて多重化され、正極性の相補データと負
   極性の相補データが差動回路を介して読み出されるよう
   構成したことを特徴とする多重化メモリ。
6. 【請求項６】メモリセルがマトリクス状に配置され、同
   一データが割り当ての複数のメモリセルに書き込まれる
   多重化されたメモリであって、 前記同一データが正極性，負極性の相補データにより構
   成された不揮発性メモリであることを特徴とする多重化
   メモリ。
7. 【請求項７】前記複数のメモリセルに記憶された同一の
   データを、全て同時に読み出すほかに、必要に応じてメ
   モリセルを選択して読み出す手段を備えている請求項３
   ないし６のいずれか１項記載の多重化メモリ。
8. 【請求項８】検出対象の物理量を検出して電気信号に変
   換するセンサにおいて、検出に必要なデータを請求項３
   ないし７のいずれか１項に記載の多重化メモリに記憶し
   て備えていることを特徴とするセンサ。
9. 【請求項９】検出対象の物理量を検出して電気信号に変
   換するセンサにおいて、センサの特性を補正するための
   補正データを、請求項３ないし７のいずれか１項に記載
   の多重化メモリに記憶して備えていることを特徴とする
   センサ。
10. 【請求項１０】発振器を内蔵したセンサにおいて、前記
    発振器の発振周波数を切り換えるためのデータを不揮発
    性メモリに記憶して備えていることを特徴とするセン
    サ。
11. 【請求項１１】センサが、検出対象の物理量を検出して
    電気信号に変換する検出手段と、該検出手段の出力信号
    を補正する補正手段から構成され、 前記補正手段の入力或いは出力信号レベルのレンジ切り
    換えを、不揮発性メモリに記憶したデータにより制御可
    能であることを特徴とするセンサ。
12. 【請求項１２】検出対象の物理量を検出して電気信号に
    変換するセンサにおいて、センサの消費電力を不揮発性
    メモリに記憶したデータにより制御可能であることを特
    徴とするセンサ。
13. 【請求項１３】検出対象の物理量を検出して電気信号に
    変換するセンサにおいて、テストモードと通常動作モー
    ドの切り換えを不揮発性メモリに記憶したデータにより
    制御可能であることを特徴とするセンサ。
14. 【請求項１４】検出対象の物理量を検出して電気信号に
    変換するセンサにおいて、センサの製品識別データを内
    蔵の不揮発性メモリに記憶していることを特徴とするセ
    ンサ。
15. 【請求項１５】検出対象の物理量を検出して電気信号に
    変換するセンサを備え、センサの出力信号に応じて各種
    制御を行う制御システムにおいて、 前記制御システムが、請求項１ないし１３のいずれか１
    項に記載の多重化メモリまたはセンサを備えていること
    を特徴とする制御システム。